KR102574163B1 - 자기 메모리 장치 - Google Patents

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Abstract

자기 메모리 장치는 기판, 및 기판 상의 복수의 자기 터널 접합 패턴들을 포함하되, 자기 터널 접합 패턴들의 각각은 터널 배리어 패턴, 터널 배리어 패턴을 사이에 두고 기판의 상면에 수직한 방향으로 서로 이격된 제1 자성 패턴 및 제2 자성 패턴, 제2 자성 패턴을 사이에 두고 터널 배리어 패턴으로부터 기판의 상면에 수직한 방향으로 이격된 비자성 패턴; 및 제2 자성 패턴과 비자성 패턴 사이에 제공되고, 기판의 상면에 평행한 방향으로 서로 이격되는 복수의 미세 자성 패턴들을 포함한다.

Description

자기 메모리 장치{MAGNETIC MEMORY DEVICE}
본 발명은 자기 메모리 장치에 관한 것으로, 보다 상세하게는, 자기터널접합을 구비하는 자기 메모리 장치에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
KR 공개특허공보 10-2012-0027525 (2012.03.21. 공개)
본 발명이 해결하고자 하는 일 과제는 자기터널접합 구조체의 자성 층과 비자성 층 사이의 계면수직자기이방성이 개선된 자기 메모리 장치를 제공하는 것에 있다.
본 발명이 해결하고자 하는 일 과제는 자기터널접합 구조체의 열안정성 및 터널자기저항이 개선된 자기 메모리 장치를 제공하는 것에 있다.
다만, 본 발명이 해결하고자 하는 과제는 상기 개시에 한정되지 않는다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기 메모리 장치는 기판; 및 상기 기판 상의 복수의 자기 터널 접합 패턴들을 포함하되, 상기 자기 터널 접합 패턴들의 각각은: 터널 배리어 패턴; 상기 터널 배리어 패턴을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 상기 기판의 상기 상면에 수직한 상기 방향으로 이격된 비자성 패턴; 및 상기 제2 자성 패턴과 상기 비자성 패턴 사이에 제공되고, 상기 기판의 상기 상면에 평행한 방향으로 서로 이격되는 복수의 미세 자성 패턴들을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기 메모리 장치는 기판; 및 상기 기판 상의 복수의 자기 터널 접합 패턴들을 포함하되, 상기 자기 터널 접합 패턴들의 각각은: 터널 배리어 패턴; 상기 터널 배리어 패턴을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 및 상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 상기 기판의 상면에 수직한 방향으로 이격된 비자성 패턴을 포함하고, 상기 비자성 패턴은 자성 원자들로 도핑될 수 있다.
본 발명의 기술적 사상의 예시적인 실시예들에 따르면, 자기터널접합은 자성 층, 이에 인접하는 비자성 층 및 상기 자성 층과 비자성 층 사이에 개재되는 미세 자성 패턴들을 포함할 수 있다. 미세 자성 패턴들은 기판의 상면에 수직한 자기 모멘트를 가질 수 있다. 미세 자성 패턴들의 자기 모멘트를 통해, 비자성 패턴과 제2 자성 패턴 사이 영역의 자기 모멘트가 강화될 수 있다. 이에 따라, 비자성 패턴과 제2 자성 패턴 사이의 계면 수직 자기 이방성(iPMA), 자기터널접합(MTJ) 구조체의 열안정성 및 터널 자기 저항이 개선될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 메모리 셀의 회로도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 자기터널접합 구조체의 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 6 및 도 7은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 도 4의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 8은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다.
도 9 및 도 10은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 블록도이다.
도 1을 참조하면, 자기 메모리 장치는 메모리 셀 어레이(1), 행 디코더(2), 열 선택 회로(3), 읽기/쓰기 회로(4) 및 제어 로직(5)을 포함할 수 있다.
메모리 셀 어레이(1)는 복수 개의 워드 라인들 및 복수 개의 비트라인들을 포함하며, 워드 라인드로가 비트 라인들이 교차하는 지점들에 메모리 셀들이 연결될 수 있다. 메모리 셀 어레이(1)의 구성은 도 2를 참조하여 상세히 설명된다.
행 디코더(2)는 워드 라인들을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 복수 개의 워드 라인들 중 하나를 선택할 수 있다.
열 선택 회로(3)는 비트 라인들을 통해 메모리 셀 어레이(1)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수 개의 비트 라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)에서 선택된 비트라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 비트 라인 바이어스를 제공할 수 있다. 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트 라인에 비트 라인 전압을 제공할 수 있다.
제어 로직(5)은 외부에서 제공된 명령(command) 신호에 따라, 반도체 메모리 장치를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(5)에서 출력된 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 메모리 셀 어레이의 회로도이다. 도 3은 본 발명의 실시예들에 따른 자기 메모리 장치의 단위 메모리 셀의 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수 개의 제1 도전 라인들, 제2 도전 라인들 및 단위 메모리 셀들(MC)을 포함할 수 있다. 제1 도전 라인들은 워드 라인들(WL)일 수 있고, 제2 도전 라인들은 비트 라인들(BL)일 수 있다. 단위 메모리 셀들(MC)은 2차원적으로 또는 3차원적으로 배열될 수 있다. 단위 메모리 셀들(MC)은 서로 교차하는 워드 라인들(WL)과 비트 라인들(BL) 사이에 연결될 수 있다. 워드 라인들(WL)의 각각은 복수 개의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트 라인들(BL)의 각각은 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드 라인(WL)에 의해 연결된 단위 메모리 셀들(MC)의 각각은 비트 라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(4)에 연결될 수 있다.
도 3을 참조하면, 단위 메모리 셀들(MC)의 각각은 메모리 소자(ME, memory element) 및 선택 소자(SE, select element)를 포함할 수 있다. 메모리 소자(ME)는 비트 라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 소자(ME)와 워드 라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자일 수 있다.
예시적인 실시예들에 따르면, 상기 메모리 소자(ME)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 상기 메모리 소자(ME)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
상기 선택 소자(SE)는 상기 메모리 소자(ME)를 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SE)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SE)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SE)에 연결될 수 있다.
구체적으로, 메모리 소자(ME)는 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 이들 사이의 터널 배리어 패턴(TBP)을 포함할 수 있다. 제1 자성 패턴(MP1), 제2 자성 패턴(MP2), 및 터널 배리어 패턴(TBP)은 자기터널접합(MJT)으로 정의될 수 있다. 제1 및 제2 자성 패턴들(MP1, MP2)의 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 메모리 소자(ME)는, 제1 자성 패턴(MP1)과 선택 소자(SE) 사이에 개재되는 제1 전극 패턴(122), 및 제2 자성 패턴(MP2)과 비트 라인(BL) 사이에 개재되는 제2 전극 패턴(132)을 포함할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 자기터널접합 구조체의 평면도이다. 명확한 설명을 위하여, 후술되는 자성 패턴들 상의 구성 요소들은 도시되지 않았다. 도 5는 도 4의 Ⅰ-Ⅰ'선에 따른 단면도이다.
도 4 및 도 5를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 선택 소자(미도시)가 기판(100) 상에 제공될 수 있다. 예를 들면, 선택 소자는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과 트랜지스터 및 피모스 전계효과 트랜지스터 중의 하나일 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 층간 절연막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제1 콘택 플러그(115)가 제1 층간 절연막(110) 내에 제공되어, 제1 층간 절연막(110)을 관통할 수 있다. 예를 들어, 제1 콘택 플러그(115)는 제1 층간 절연막(110)을 기판(100)의 상면에 수직한 방향으로 관통할 수 있다. 제1 콘택 플러그(115)는 선택 소자에 전기적으로 연결될 수 있다. 제1 콘택 플러그(115)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 콘택 플러그(115)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연막(110) 및 제1 콘택 플러그(115) 상에 제1 전극패턴(122)이 형성될 수 있다. 제1 전극 패턴(122)은 제1 콘택 플러그(115)를 통해 선택 소자에 전기적으로 연결될 수 있다. 제1 전극 패턴(122)은 도전성 금속 질화물, 금속 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 제1 전극 패턴(122)은 후술할 제1 자성 패턴(MP1)을 형성하는 공정에서 시드(seed) 역할을 수행하는 적어도 하나의 시드층을 포함할 수 있다. 예를 들어, 제1 자성 패턴(MP1)이 이 L10 구조를 갖는 자성 물질로 형성되는 경우, 제1 전극 패턴(122)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 크롬 질화물 또는 바나듐 질화물)로 형성될 수 있다. 다른 예로, 제1 자성 패턴(MP1)이 조밀 육방 결정 구조를 갖는 경우, 제1 전극 패턴(122)은 조밀 육방 결정 구조를 갖는 도전 물질(예를 들어, 루테늄)로 형성될 수 있다. 하지만, 제1 전극 패턴(122)에 포함되는 물질은 상기 개시에 한정되는 것은 아니다. 제1 전극 패턴(122)은 다른 도전 물질(예를 들어, 티타늄 또는 탄탈륨)로 형성될 수도 있다.
제1 전극 패턴(122) 상에 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)이 차례로 제공될 수 있다. 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP) 및 제2 자성 패턴(MP2)을 포함하는 구조체는 자기터널접합(MTJ) 구조체로 정의될 수 있다. 예시적인 실시예들에서, 제1 자성 패턴(MP1)은 자기터널접합 구조체의 쓰기 동작 시, 고정된 자화 방향(MP1a)을 갖는 기준 자성 패턴이고, 제2 자성 패턴(MP2)은 자기터널접합 구조체의 쓰기 동작 시 변화 가능한 자화 방향(MP2a)을 갖는 자유 자성 패턴일 수 있다. 다만, 제1 및 제2 자성패턴들(ML1, ML2)은 상기 개시에 한정되지 않는다. 즉, 다른 예시적인 실시예들에서, 제1 자성 패턴(MP1)이 자유 자성 패턴이고, 제2 자성 패턴(MP2)이 기준 자성 패턴일 수 있다. 설명의 간결함을 위하여, 이하에서는 제1 자성 패턴(MP1)이 기준 자성 패턴이고, 제2 자성 패턴(MP2)이 자유 자성 패턴인 실시예를 기준으로 설명한다.
제1 자성 패턴(MP1)은 터널 배리어 패턴(TBP)과 제1 자성 패턴(MP1)의 계면에 수직한 자화 방향(MP1a)을 가질 수 있다. 이 경우, 제1 자성 패턴(MP1)은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀 육방 격자(Hexagonal Close Packed Lattice) 구조의 CoPt 합금 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 수직 자성 물질은 CoFeTb, CoFeGd, CoFeDy 또는 이들의 조합을 포함할 수 있다. 예를 들어, L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd 및 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성패턴들 및 비자성패턴들을 포함할 수 있다. 예를 들어, 수직 자성 구조체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/N)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, (CoCr/Pd)n 적층 구조체(n은 자연수) 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 터널 배리어 패턴(TBP)은 산화 마그네슘(magnesium oxide), 산화 티타늄(titanium oxide), 산화 알루미늄(aluminum oxide), 산화 마그네슘 아연(magnesium-zinc oxide), 산화 마그네슘 붕소(magnesium-boron oxdie) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 터널 배리어 패턴(TBP)은 염화 나트륨(NaCl)결정 구조를 갖는 산화 마그네슘을 포함할 수 있다.
예시적인 실시예들에서, 제2 자성 패턴(MP2)은 터널 배리어 패턴(TBP)과 제2 자성 패턴(MP2)의 계면에 수직한 자화 방향(MP2a)을 가질 수 있다. 이 경우, 제2 자성 패턴(MP2)은 산소와 결합하여 계면 수직 자성 이방성(interface perpendicular magnetic anisotropy, i-PMA)을 유도할 수 있는 자성 원소를 포함할 수 있다. 예시적인 실시예들에서, 제2 자성 패턴(MP2)은 보론(B)을 더 포함할 수 있다. 예를 들어, 제2 자성 패턴(MP2)은 코발트-철-보론(CoFeB)을 포함할 수 있다. 예시적인 실시예들에서, 제2 자성 패턴(MP2)은 증착시 비정질 상태(amorphous state)일 수 있다. 예를 들어, 제2 자성 패턴(MP2)은 증착시 비정질 상태를 갖는 CoFeB를 포함할 수 있다.
제2 자성 패턴(MP2) 상에 미세 자성 패턴들(210)이 제공될 수 있다. 설명의 편의를 위하여, 미세 자성 패턴들(210)은 과장되게 도시되었다. 미세 자성 패턴들(210)은 자성 물질을 포함할 수 있다. 미세 자성 패턴들(210)은 서로 수평적으로 이격될 수 있다. 예를 들어, 미세 자성 패턴들(210)은 기판(100)의 상면에 평행한 방향으로 서로 이격될 수 있다. 미세 자성 패턴들(210)의 각각은 기판(100)의 상면에 수직한 방향을 따른 두께(W210)를 가질 수 있다. 미세 자성 패턴들(210)의 각각의 두께(W210)는 미세 자성 패턴들(210) 내부의 자성 물질의 원자의 2원자층(2monolayer 또는 bilayer) 또는 상기 자성 물질의 격자 상수(lattice constant)보다 작을 수 있다. 미세 자성 패턴들(210)은 기판(100)의 상면에 수직한 자기 모멘트를 가질 수 있다. 미세 자성 패턴들(210)의 자기 모멘트를 통해, 후술되는 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이 영역의 자기 모멘트가 강화될 수 있다. 이에 따라, 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이의 자기 분극(magnetic polarization), 계면 수직 자기 이방성(iPMA)이 강화되고, 자기터널접합 구조체(MTJ)의 열안정성 및 터널 자기 저항이 높아질 수 있다.
제2 자성 패턴(MP2) 및 미세 자성 패턴들(210) 상에 비자성 패턴(302)이 제공될 수 있다. 비자성 패턴(302)은 제2 자성 패턴(MP2) 및 미세 자성 패턴들(210)을 덮을 수 있다. 예를 들어, 비자성 패턴(302)은 제2 자성 패턴(MP2) 및 미세 자성 패턴들(210)과 접할 수 있다. 비자성 패턴(302)은 비자성 물질을 포함할 수 있다. 예를 들어, 비자성 패턴(302)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 몰리브데넘 산화물 또는 이들의 조합을 포함할 수 있다.
비자성 패턴(302) 상에 제2 전극 패턴(132)이 형성될 수 있다. 제2 전극 패턴(132)은, 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 루테늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 또는 이들의 조합을 포함할 수 있다.
제1 전극 패턴(122), 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2), 비자성 패턴(302) 및 제2 전극 패턴(132)의 측벽들 및 제2 전극패턴(132)의 상면을 덮는 제2 층간 절연막(140)이 제공될 수 있다. 제2 층간 절연막(140)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연막(140) 내에 제2 콘택 플러그(145)가 제공될 수 있다. 제2 콘택 플러그(145)는 제2 전극 패턴(132)에 전기적으로 연결될 수 있다. 제2 층간 절연막(140) 상에 연결 배선(150)이 제공될 수 있다. 연결 배선(150)은 제2 콘택 플러그(145)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(145) 및 연결 배선(150)은 각각 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
본 발명의 예시적인 실시예들에 따르면, 제2 자성 패턴(MP2)과 비자성 패턴(302) 사이에 미세 자성 패턴들(210)을 제공하여, 자기터널접합 구조체(MTJ)의 높은 열 안정성 및 터널자기저항(TMR) 및 제2 자성 패턴(MP2)과 비자성 패턴(300) 사이의 높은 계면수직자기이방성(iPMA)을 갖는 자기 메모리 장치가 제공될 수 있다.
도 6 및 도 7은 본 발명의 예시적인 실시예들에 따른 자기 메모리 장치의 제조 방법을 설명하기 위한 도 4의 Ⅰ-Ⅰ'선에 따른 단면도들이다. 설명의 간결함을 위하여, 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4 및 도 6를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 선택 소자(미도시)가 기판(100) 상에 제공될 수 있다. 선택 소자는 도 4 및 도 5를 참조하여 설명된 선택 소자와 실질적으로 동일할 수 있다.
기판(100) 상에 선택 소자를 덮는 제1 층간 절연 막(110)이 형성될 수 있다. 제1 층간 절연 막(110)은 증착 공정을 통해 형성될 수 있다. 예를 들어, 제1 층간 절연 막(110)은 물리 기상 증착(physical vapor deposition; PVD) 공정, 화학 기상 증착(chemical vapor deposition; CVD) 공정, 원자 층 증착(atomic layer deposition; ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제1 층간 절연 막(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연 막(110) 내에 제1 콘택 플러그(115)가 형성될 수 있다. 제1 콘택 플러그(115)를 형성하는 것은 제1 층간 절연 막(110)을 관통하는 콘택 홀(미도시)을 형성하는 공정, 상기 콘택 홀을 채우는 도전 막(미도시)을 형성하는 공정 및 제1 층간 절연 막(110)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 콘택 홀은 식각 마스크(미도시)를 이용하는 제1 층간 절연 막(110)의 이방성 식각 공정을 통해 형성될 수 있다. 제1 콘택 플러그(115)는 도전 물질을 포함할 수 있다. 예를 들어, 제1 콘택 플러그(115)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제1 층간 절연 막(110) 및 제1 콘택 플러그(115) 상에 제1 전극 층(120)이 형성될 수 있다. 제1 전극 층(120)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제1 전극 층(120)은 도전성 금속 질화물, 금속 또는 이들의 조합을 포함할 수 있다. 몇몇 실시예들에 따르면, 제1 전극 층(120)은 후술할 제1 자성 층(ML1)을 형성하는 공정에서 시드(seed) 역할을 수행하는 적어도 하나의 시드층을 포함할 수 있다. 일 예로, 제1 자성 층(ML1)이 L10 구조를 갖는 자성 물질을 포함하는 경우, 제1 전극 층(120)은 염화나트륨(NaCl) 결정 구조를 갖는 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈늄 질화물, 크롬 질화물 또는 바나듐 질화물)을 포함할 수 있다. 다른 예로, 제1 자성 층(ML1)이 조밀 육방 결정 구조를 갖는 경우, 제1 전극 층(120)은 조밀 육방 결정 구조를 갖는 도전 물질(예를 들어, 루테늄)을 포함할 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 제1 전극 층(120)은 다른 도전 물질(예를 들어, 티타늄 또는 탄탈륨)을 포함할 수 있다.
제1 전극 층(120) 상에, 제1 자성 층(ML1), 터널 배리어 층(TBL), 및 제2 자성 층(ML2)이 차례로 형성될 수 있다. 제1 자성 층(ML1), 터널 배리어 층(TBL), 및 제2 자성 층(ML2)은 증착 공정을 통해 형성될 수 있다. 예를 들어, 제1 자성 층(ML1), 터널 배리어 층(TBL), 및 제2 자성 층(ML2)은 각각은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다.
제1 자성 층(ML1)은 기준 자성 층일 수 있다. 제1 자성 층(ML1)은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀 육방 격자(Hexagonal Close Packed Lattice) 구조의 CoPt 합금, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 물질은, 예를 들어, CoFeTb, CoFeGd, 또는 CoFeDy 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은, 예를 들어, L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 및 L10 구조의 CoPt 중에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예를 들어, 상기 수직 자성 구조체는 (Co/Pt)n 적층 구조체, (CoFe/Pt)n 적층 구조체, (CoFe/Pd)n 적층 구조체, (Co/Pd)n 적층 구조체, (Co/Ni)n 적층 구조체, (CoNi/Pt)n 적층 구조체, (CoCr/Pt)n 적층 구조체, 및 (CoCr/Pd)n 적층 구조체(n은 자연수) 중에서 적어도 하나를 포함할 수 있다.
터널 배리어 층(TBL)은 산화 마그네슘(magnesium oxide), 산화 티타늄(titanium oxide), 산화 알루미늄(aluminum oxide), 산화 마그네슘 아연(magnesium-zinc oxide), 및 산화 마그네슘 붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 몇몇 실시예들에서, 터널 배리어 층(TBL)은 염화나트륨(NaCl) 결정 구조를 갖는 산화 마그네슘을 포함할 수 있다.
제2 자성 층(ML2)은 자유 자성 층일 수 있다. 제2 자성 층(ML2)은 산소와 결합하여 계면 수직 자성 이방성(iPMA)을 유도할 수 있는 자성 원소를 포함할 수 있다. 나아가, 제2 자성 층(ML2)은 보론을 더 포함할 수 있다. 예를 들어, 제2 자성 층(ML2)은 코발트-철-보론(CoFeB)로 형성될 수 있다. 몇몇 실시예들에서, 제2 자성 층(ML2)은 비정질 상태(amorphous state)일 수 있다.
제2 자성 층(ML2) 상에 미세 자성 패턴들(210)이 형성될 수 있다. 미세 자성 패턴들(210)은 자성 물질을 포함할 수 있다. 예시적인 실시예들에서, 미세 자성 패턴들(210)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 미세 자성 패턴들(210)을 형성하는 공정은 미세 자성 패턴들(210)의 두께(W210)가 미세 자성 패턴들(210) 내부의 자성 물질의 원자의 2원자층(2monolayer 또는 bilayer) 또는 상기 자성 물질의 격자 상수(lattice constant)와 동일해지기 전까지 수행될 수 있다. 미세 자성 패턴들(210)은 서로 수평적으로 이격될 수 있다. 예를 들어, 미세 자성 패턴들(210)은 기판(100)의 상면에 평행한 방향으로 서로 이격될 수 있다.
제2 자성 층(ML2)과 미세 자성 패턴들(210) 상에 비자성 층(300)이 형성될 수 있다. 예시적인 실시예들에서, 비자성 층(300)을 형성하는 것은 제2 자성 층(ML2)과 미세 자성 패턴들(210)을 덮는 금속 층(미도시)을 형성하는 공정 및 상기 금속 층을 산화하는 공정을 포함할 수 있다. 금속 층은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 금속 층은 비자성 금속 원소를 포함할 수 있다. 예를 들어, 금속 층은 탄탈륨(Ta), 티타늄(Ti), 마그네슘(Mg), 하프늄(Hf), 지르코늄(Zr), 텅스텐(W), 몰리브데넘(Mo) 또는 이들의 조합을 포함할 수 있다. 금속 층을 산화하여, 비자성 층(300)이 형성될 수 있다. 예를 들어, 금속 층은 자연 산화(natural oxidation) 공정, 반응성 산화(reactive oxidation) 공정, 또는 산소(O2) 이온 빔 공정을 통해 산화될 수 있다. 비자성 층(300)은 비자성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 비자성 층(300)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 몰리브데넘 산화물 또는 이들의 조합을 포함할 수 있다. 다른 예시적인 실시예들에서, 비자성 층(300)을 형성하는 것은 비자성을 갖는 금속 산화물을 제2 자성 층(ML2)과 미세 자성 패턴들(210) 상에 직접 증착하는 것을 포함할 수 있다.
열처리 공정이 수행될 수 있다. 예를 들어, 열처리 공정은 비자성 층(300)을 형성하는 공정 중 또는 비자성 층(300)을 형성하는 공정 종료 후 수행될 수 있다. 다만, 열처리 공정의 수행 시기는 상기 개시에 한정되지 않는다. 다른 예에서, 열처리 공정은 후술되는 제2 전극 층(130) 형성 공정 종료 후 수행될 수 있다. 예시적인 실시예들에서, 열처리 공정은 퍼니스를 이용하는 어닐링 공정, 급속 열 처리 공정, 또는 레이저 어닐링 공정을 이용하여 수행될 수 있다. 열처리 공정 중, 비자성 층(300) 내의 산소 원자들이 제2 자성 층(ML2)과 비자성 층(300) 사이의 계면으로 확산될 수 있다. 제2 자성 층(ML2)과 비자성 층(300) 사이의 계면으로 확산된 산소 원자들은 제2 자성 층(ML2) 내에 포함된 자성물질의 원자들과 결합하여 계면 수직 자기 이방성을 유도할 수 있다. 열처리 공정 중, 비자성 층(300) 내의 산소 원자들이 미세 자성 패턴들(210)로 확산될 수 있다. 미세 자성 패턴들(210)로 확산된 산소 원자들은 미세 자성 패턴들(210) 내에 포함된 자성물질의 원자들과 결합하여 수직 자기 이방성을 유도할 수 있다.
비자성 층(300) 상에 제2 전극 층(130)이 형성될 수 있다. 제2 전극 층(130)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 또는 원자 층 증착(ALD) 공정 중에서 적어도 하나를 이용하여 형성될 수 있다. 제2 전극 층(130)은, 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 루테늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물) 또는 이들의 조합을 포함할 수 있다.
도 7을 참조하면, 식각 마스크(미도시)를 이용하여, 제2 전극 층(130), 비자성 층(300), 제2 자성 층(ML2), 터널 배리어 층(TBL), 제1 자성 층(ML1) 및 제1 전극 층(120)이 순차로 식각될 수 있다. 예시적인 실시예들에서, 상기 식각 공정은 이온 빔 식각(Ion Beam Etching) 공정을 이용하여 수행될 수 있다. 제2 전극 층(130), 비자성 층(300), 제2 자성 층(ML2), 터널 배리어 층(TBL), 제1 자성 층(ML1) 및 제1 전극 층(120)이 순차로 식각되어, 제2 전극 패턴(132), 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 제1 자성 패턴(MP1) 및 제1 전극 패턴(122)이 각각 형성될 수 있다. 제1 및 제2 자성 구조체들(MP1, MP2) 및 이들 사이의 터널 배리어 패턴(TBP)은 자기터널접합 패턴(MTJ)으로 정의될 수 있다. 제1 전극 패턴(122)은 제1 층간 절연막(110) 내에 형성된 제1 콘택 플러그(115)에 전기적으로 연결될 수 있다. 자기터널접합 패턴(MTJ)은 제1 전극 패턴(122)과 제2 전극 패턴(132) 사이에 형성될 수 있다.
도 5를 다시 참조하면, 제1 층간 절연 막(110) 상에 제2 층간 절연 막(140)이 형성되어, 제1 전극 패턴(122), 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2) 및 제2 전극 패턴(132)을 덮을 수 있다. 제2 층간 절연 막(140)은 증착 공정을 통해 형성될 수 있다. 예를 들어, 제2 층간 절연 막(140)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정, 원자 층 증착(ALD) 공정 또는 이들의 조합을 통해 형성될 수 있다. 제2 층간 절연 막(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 이들의 조합을 포함할 수 있다.
제2 콘택 플러그(145)가 제2 층간 절연막(140) 내에 형성될 수 있다. 제2 콘택 플러그(145)는 제2 층간 절연막(140)을 관통하여, 제2 전극 패턴(132)에 전기적으로 연결될 수 있다. 제2 콘택 플러그(145)를 형성하는 것은 제2 층간 절연 막(140)을 관통하는 콘택 홀(미도시)을 형성하는 공정, 상기 콘택 홀을 채우는 도전 막(미도시)을 형성하는 공정 및 제2 층간 절연 막(140)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 예를 들어, 콘택 홀은 식각 마스크(미도시)를 이용하는 제2 층간 절연 막(140)의 이방성 식각공정을 통하여 형성될 수 있다. 제2 콘택 플러그(145)는 도전 물질을 포함할 수 있다. 예를 들어, 제2 콘택 플러그(145)는 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다.
제2 층간 절연막(140) 상에 배선(150)이 형성될 수 있다. 배선(150)은 제2 콘택 플러그(145)에 전기적으로 연결될 수 있다. 배선(150)은 도핑된 반도체 물질(예를 들어, 도핑된 실리콘), 금속(예를 들어, 텅스텐, 알루미늄, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물), 금속-반도체 화합물(예를 들어, 금속 실리사이드) 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 배선(150)은 비트 라인일 수 있다.
도 8은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다. 설명의 간결함을 위하여, 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4 및 도 8을 참조하면, 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제1 자성 패턴(MP1), 터널 배리어 패턴(TBP), 제2 자성 패턴(MP2), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)이 제공될 수 있다. 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제1 자성 층(MP1), 터널 배리어 패턴(TBP), 제2 자성 층(MP2), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다.
제2 자성 패턴(MP2)과 제2 전극 패턴(132) 사이에 비자성 패턴(302)이 제공될 수 있다. 예를 들어, 비자성 패턴(302)의 바닥면은 제2 자성 패턴(MP2)의 상면에 접하고, 비자성 패턴(302)의 상면은 제2 전극 패턴(132)의 바닥면에 접할 수 있다. 비자성 패턴(302)은 비자성 물질을 포함할 수 있다. 예를 들어, 비자성 패턴(302)은 비자성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 비자성 패턴(302)은 탄탈륨 산화물, 티타늄 산화물, 마그네슘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 몰리브데넘 산화물 또는 이들의 조합을 포함할 수 있다.
비자성 패턴(302)은 자성 원자들(220)로 도핑될 수 있다. 예를 들어, 제2 자성 패턴(MP2)에 인접한 비자성 패턴(302)의 하부가 자성 원자들(220)로 도핑될 수 있다. 예를 들어, 자성 원자들(220)은 비자성 패턴(302)의 바닥면으로부터 기판(100)의 상면에 수직한 방향을 따라 자성 원자들(220)의 2원자층(2monolayer 또는 bilayer) 또는 격자 상수(lattice constant)보다 작은 두께만큼 도핑될 수 있다. 다만, 이는 예시적인 것이며, 자성 원자들(220)의 도핑 두께는 상기 개시에 한정되지 않는다. 예시적인 실시예들에서, 자성 원자들(220)의 농도는 약 20 원자퍼센트(at.%) 이하일 수 있다.
자성 원자들(220)은 기판(100)의 상면에 수직한 자기 모멘트를 가질 수 있다. 자성 원자들(220)의 자기 모멘트를 통해, 후술되는 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이 영역의 자기 모멘트가 강화될 수 있다. 이에 따라, 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이의 자기 분극(magnetic polarization), 계면 수직 자기 이방성(iPMA)이 강화되고, 자기터널접합(MTJ) 구조체의 열안정성 및 터널 자기 저항이 높아질 수 있다.
도 9 및 도 10은 본 발명의 기술적 사상의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위하여, 도 6 및 도 7을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 9를 참조하면, 기판(100) 상에 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 층(120), 제1 자성 층(ML1), 터널 배리어 층(TBL), 제2 자성 층(ML2), 비자성 층(300) 및 제2 전극 층(130)이 형성될 수 있다. 기판(100) 상에 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 층(120), 제1 자성 층(ML1), 터널 배리어 층(TBL), 제2 자성 층(ML2), 비자성 층(300) 및 제2 전극 층(130)은 각각 도 6을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다. 다만, 미세 자성 패턴들(210)은 제공되지 않으므로, 비자성 층(300)은 제2 자성 층(ML2) 상에 바로 형성될 수 있다.
비자성 층(300)을 형성하는 공정 중, 자성 원자들(220)을 제공하여, 비자성 층(300)을 자성 원자들(220)로 도핑시킬 수 있다. 비자성 층(300)을 금속 층(미도시)을 증착하는 공정 및 금속 층을 산화하는 공정을 통해 형성하는 경우, 자성 원자들(220)은 금속 층을 증착하는 공정 중에 제공될 수 있다. 예를 들어, 자성 원자들(220)을 금속 층을 증착하는 공정의 초반부에 제공하여, 금속 층의 하부에 자성 원자들(220)을 도핑시킬 수 있다. 예를 들어, 자성 원자들(220)은 금속 층의 바닥면으로부터 기판(100)의 상면에 수직한 방향을 따라 자성 원자들(220)의 2원자층(2monolayer 또는 bilayer) 또는 격자 상수(lattice constant)보다 작은 두께만큼 도핑될 수 있다. 다만, 이는 예시적인 것이며, 자성 원자들(220)의 도핑 두께는 상기 개시에 한정되지 않는다. 다른 예로, 비자성 층(300)을 형성하는 것은 금속 산화물층을 제2 자성 층(ML2) 상에 바로 증착하는 것을 포함할 수 있다. 이 경우, 자성 원자들(220)은 금속 산화물층을 증착하는 공정 중에 제공될 수 있다. 예를 들어, 자성 원자들(220)을 금속 산화물층을 증착하는 공정의 초반부에 제공하여, 금속 산화물층의 하부에 자성 원자들(220)을 도핑시킬 수 있다. 예를 들어, 자성 원자들(220)은 금속 산화물층의 바닥면으로부터 기판(100)의 상면에 수직한 방향을 따라 자성 원자들(220)의 2원자층(2monolayer 또는 bilayer) 또는 격자 상수(lattice constant)보다 작은 두께만큼 도핑될 수 있다. 다만, 이는 예시적인 것이며, 자성 원자들(220)의 도핑 두께는 상기 개시에 한정되지 않는다. 예시적인 실시예들에서, 자성 원자들(220)의 농도는 약 20 원자퍼센트(at.%) 이하일 수 있다.
도 10을 참조하면, 제2 전극 층(130), 비자성 층(300), 제2 자성 층(ML2), 터널 배리어 층(TBL), 제1 자성 층(ML1) 및 제1 전극 층(120)이 순차로 식각되어, 제2 전극 패턴(132), 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 제1 자성 패턴(MP1) 및 제1 전극 패턴(122)이 각각 형성될 수 있다. 제2 전극 패턴(132), 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP), 제1 자성 패턴(MP1) 및 제1 전극 패턴(122)은 각각 도 6을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다. 제1 및 제2 자성 구조체들(MP1, MP2) 및 이들 사이의 터널 배리어 패턴(TBP)은 자기터널접합(MTJ) 패턴으로 정의될 수 있다.
도 8을 다시 참조하면, 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)이 형성될 수 있다. 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 각각 도 5를 다시 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다.
도 11은 본 발명의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다. 설명의 간결함을 위하여, 도 4 내지 도 7을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4 및 도 11을 참조하면, 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)이 제공될 수 있다. 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다. 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 각각 도 6 및 도 7을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다.
도 5에 도시된 바와 달리, 제1 및 제2 전극 패턴들(122, 132) 사이에 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)이 차례로 제공될 수 있다. 이때, 제2 자성 패턴(MP2)은 변동 가능한 자화 방향(MP2a)을 가질 수 있고, 제1 자성 패턴(MP1)은 고정된 자화 방향(MP1a)을 가질 수 있다. 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)은 각각 도 5를 참조하여 설명된 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)과 실질적으로 동일할 수 있다. 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)은 각각 도 6 및 도 7을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다. 다만, 도 6을 참조하여 설명된 것과 달리, 비자성 층(도 6의 300), 제2 자성 층(도 6의 ML2), 터널 배리어 층(도 6의 TBL) 및 제1 자성 층(도 6의 ML1)이 차례대로 증착될 수 있다.
비자성 패턴(302)과 제2 자성 패턴(MP2) 사이에 미세 자성 패턴들(210)이 개재될 수 있다. 미세 자성 패턴들(210)들은 비자성 패턴(302) 및 제2 자성 패턴(MP2)과의 상대적인 위치를 제외하면, 도 5를 참조하여 설명된 미세 자성 패턴들(210)과 실질적으로 동일한 것일 수 있다. 미세 자성 패턴들(210)은 비자성 패턴(302)의 상에 제공될 수 있다. 예를 들어, 미세 자성 패턴들(210)의 바닥면은 비자성 패턴(302)의 상면과 공면을 이룰 수 있다. 미세 자성 패턴들(210)은 제2 자성 패턴(MP2)의 하부에 포함될 수 있다. 예를 들어, 미세 자성 패턴들(210)의 상면 및 측면들은 제2 자성 패턴(MP2)에 의해 덮일 수 있다. 도 6을 참조하여 설명된 것과 달리, 미세 자성 패턴들(210)은 비자성 층(도 6의 300)을 형성한 후에 형성될 수 있다. 이에 따라, 미세 자성 패턴들(210)은 비자성 층(도 6의 300)의 상면에 형성될 수 있다.
미세 자성 패턴들(210)은 기판(100)의 상면에 수직한 자기 모멘트를 가질 수 있다. 미세 자성 패턴들(210)의 자기 모멘트를 통해, 후술되는 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이 영역의 자기 모멘트가 강화될 수 있다. 이에 따라, 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이의 자기 분극(magnetic polarization), 계면 수직 자기 이방성(iPMA)이 강화되고, 자기터널접합(MTJ) 구조체의 열안정성 및 터널 자기 저항이 높아질 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 자기터널접합(MTJ) 구조체의 도 4의 Ⅰ-Ⅰ'선에 대응하는 단면도이다. 설명의 간결함을 위하여, 도 8 내지 도 10을 참조하여 설명된 것과 실질적으로 동일한 내용은 설명되지 않을 수 있다.
도 4 및 도 12를 참조하면, 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)이 제공될 수 있다. 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 도 4 및 도 5를 참조하여 설명된 것과 실질적으로 동일할 수 있다. 기판(100), 제1 층간 절연막(110), 제1 콘택 플러그(115), 제1 전극 패턴(122), 제2 전극 패턴(132), 제2 층간 절연 막(140), 제2 콘택 플러그(145) 및 배선(150)은 각각 도 8을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다.
도 8에 도시된 바와 달리, 제1 및 제2 전극 패턴들(122, 132) 사이에 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)이 차례로 제공될 수 있다. 이때, 제2 자성 패턴(MP2)은 변동 가능한 자화 방향(MP2a)을 가질 수 있고, 제1 자성 패턴(MP1)은 고정된 자화 방향(MP1a)을 가질 수 있다. 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)은 각각 도 8을 참조하여 설명된 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)과 실질적으로 동일할 수 있다. 비자성 패턴(302), 제2 자성 패턴(MP2), 터널 배리어 패턴(TBP) 및 제1 자성 패턴(MP1)은 각각 도 9 및 도 10을 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 형성될 수 있다. 다만, 도 9를 참조하여 설명된 것과 달리, 비자성 층(도 9의 300), 제2 자성 층(도 9의 ML2), 터널 배리어 층(도 9의 TBL) 및 제1 자성 층(도 9의 ML1)이 차례대로 증착될 수 있다.
비자성 패턴(302)은 자성 원자들(220)로 도핑될 수 있다. 예를 들어, 제2 자성 패턴(MP2)에 인접한 비자성 패턴(302)의 상부가 자성 원자들(220)로 도핑될 수 있다. 예시적인 실시예들에서, 자성 원자들(220)의 농도는 약 20 원자퍼센트(at.%)보다 작을 수 있다. 자성 원자들(220)은 그 위치를 제외하면, 도 9를 참조하여 설명된 것과 실질적으로 동일한 공정을 이용하여 비자성 패턴(302)을 도핑시킬 수 있다. 비자성 층(도 9의 300)을 금속 층(미도시)을 증착하는 공정 및 금속 층을 산화하는 공정을 통해 형성하는 경우, 자성 원자들(220)은 금속 층을 증착하는 공정의 후반부에 제공될 수 있다. 이에 따라, 금속 층의 상부가 자성 원자들(220)로 도핑될 수 있다. 자성 원자들(220)은 금속 층의 상부면으로부터 기판(100)의 상면에 수직한 방향을 따라 자성 원자들(220)의 2원자층(2monolayer 또는 bilayer) 또는 격자 상수(lattice constant)보다 작은 두께만큼 도핑될 수 있다. 다만, 이는 예시적인 것이며, 자성 원자들(220)의 도핑 두께는 상기 개시에 한정되지 않는다. 다른 예로, 비자성 층(도 9의 300)을 형성하는 것은 금속 산화물층을 제2 자성 층(도 9의 ML2) 상에 바로 증착하는 것을 포함할 수 있다. 이 경우, 자성 원자들(220)은 금속 산화물층을 증착하는 공정 중에 제공될 수 있다. 예를 들어, 자성 원자들(220)을 금속 산화물층을 증착하는 공정의 후반부에 제공하여, 금속 산화물층의 상부에 자성 원자들(220)을 도핑시킬 수 있다. 자성 원자들(220)은 금속 산화물층의 상부면으로부터 기판(100)의 상면에 수직한 방향을 따라 자성 원자들(220)의 2원자층(2monolayer 또는 bilayer) 또는 격자 상수(lattice constant)보다 작은 두께만큼 도핑될 수 있다. 다만, 이는 예시적인 것이며, 자성 원자들(220)의 도핑 두께는 상기 개시에 한정되지 않는다.
자성 원자들(220)은 기판(100)의 상면에 수직한 자기 모멘트를 가질 수 있다. 자성 원자들(220)의 자기 모멘트를 통해, 후술되는 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이 영역의 자기 모멘트가 강화될 수 있다. 이에 따라, 비자성 패턴(302)과 제2 자성 패턴(MP2) 사이의 자기 분극(magnetic polarization), 계면 수직 자기 이방성(iPMA)이 강화되고, 자기터널접합(MTJ) 구조체의 열안정성 및 터널 자기 저항이 높아질 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100 : 기판
110, 140 : 제1 및 제2 층간 절연막들
115, 145 : 제1 및 제2 콘택 플러그들
122, 132 : 제1 및 제2 전극 패턴들
150 : 연결 배선
MP1, MP2 : 제1 및 제2 자성 패턴들
TBP : 터널 배리어 패턴
MTJ : 자기터널접합
210 : 미세 자성 패턴
220 : 자성 원자
302 : 비자성 패턴

Claims (10)

  1. 기판; 및
    상기 기판 상의 복수의 자기 터널 접합 패턴들을 포함하되,
    상기 자기 터널 접합 패턴들의 각각은:
    터널 배리어 패턴;
    상기 터널 배리어 패턴을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격된 제1 자성 패턴 및 제2 자성 패턴;
    상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 상기 기판의 상기 상면에 수직한 상기 방향으로 이격된 비자성 패턴; 및
    상기 제2 자성 패턴과 상기 비자성 패턴 사이에 제공되고, 상기 기판의 상기 상면에 평행한 방향으로 서로 이격되는 복수의 미세 자성 패턴들을 포함하는 자기 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 미세 자성 패턴들의 두께는 상기 미세 자성 패턴들 내부의 자성 물질의 격자 상수(lattice constant)보다 작은 자기 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 미세 자성 패턴들은 상기 제2 자성 패턴 상에 제공되는 자기 메모리 장치.
  4. 제 3 항에 있어서,
    상기 비자성 패턴은 상기 복수의 미세 자성 패턴들 사이를 채우는 자기 메모리 장치.
  5. 제 3 항에 있어서,
    상기 비자성 패턴은 상기 복수의 미세 자성 패턴들의 상면 및 측면을 덮는 자기 메모리 장치.
  6. 제 1 항에 있어서,
    상기 복수의 미세 자성 패턴들은 상기 비자성 패턴 상에 제공되는 자기 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제2 자성 패턴은 상기 복수의 미세 자성 패턴들의 상면 및 측면을 덮는 자기 메모리 장치.
  8. 기판; 및
    상기 기판 상의 복수의 자기 터널 접합 패턴들을 포함하되,
    상기 자기 터널 접합 패턴들의 각각은:
    터널 배리어 패턴;
    상기 터널 배리어 패턴을 사이에 두고 상기 기판의 상면에 수직한 방향으로 서로 이격된 제1 자성 패턴 및 제2 자성 패턴; 및
    상기 제2 자성 패턴을 사이에 두고 상기 터널 배리어 패턴으로부터 상기 기판의 상면에 수직한 방향으로 이격된 비자성 패턴을 포함하고,
    상기 비자성 패턴은 자성 원자들로 도핑된 자기 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 자성 패턴은 상기 기판과 상기 터널 배리어 패턴 사이에 제공되고,
    상기 자성 원자들은 상기 제2 자성 패턴의 상면에 인접한 상기 비자성 패턴의 하부에 도핑된 자기 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제2 자성 패턴은 상기 기판과 상기 터널 배리어 패턴 사이에 제공되고,
    상기 자성 원자들은 상기 제2 자성 패턴의 바닥면에 인접한 상기 비자성 패턴의 상부에 도핑된 자기 메모리 장치.
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