JP2010086638A - 抵抗変化型メモリデバイス、および、その動作方法 - Google Patents

Abstract

【課題】回路素子のバラツキを、抵抗変化検出の結果でキャンセル可能にする。
【解決手段】トンネル磁気抵抗素子ＴＭＲを含むメモリセルＭＣと、駆動回路５Ａを有する。駆動回路５Ａは、異なる第１抵抗Ｒ１および第２抵抗Ｒ２を含み、給電ノードＮｄに印加する駆動電圧Ｖbiasを、第１抵抗Ｒ１または第２抵抗Ｒ２に一定電流Ｉｃを流すことによって発生させる。駆動回路５Ａは、駆動電圧Ｖbiasが発生する電圧発生抵抗と、セル電流に応じて低下する給電ノードＮｄの電位を補償するプルアップ抵抗とを、第１抵抗Ｒ１と第２抵抗Ｒ２で差動的に切り替える。
【選択図】図８

Description

本発明は、抵抗変化型のメモリセルと、当該メモリセルの駆動回路と、駆動時に前記メモリセルに流れるセル電流に応じた電圧をセンスするセンス回路とを有する抵抗変化型メモリデバイスに関する。また、本発明は、データ読み出しやデータ書き込み後のベリファイ読み出しに適した抵抗変化型メモリデバイスの動作方法に関する。

抵抗変化型メモリとして、例えばＭＲＡＭ(Magneto-resistive Random Access Memory)やスピン注入メモリ（Spin ＲＡＭ(Random Access Memory)とも呼ぶ）が挙げられる。
抵抗変化型メモリは、記憶素子の抵抗をスレッショルド値と比較して論理値を読み出す方法が一般的である。

しかし、抵抗変化が小さい場合や、素子バラツキにより、とり得る抵抗値の範囲が広い場合、これらの要因によるノイズ成分が大きい。このため、抵抗変化型メモリは、記憶データの論理（“１”と“０”）を十分なマージンを持って読み出すことが難しい。

対策の一つとして、読み出し動作のＳ／Ｎ比を上げるために、高めのバイアス電圧を印加して記憶素子を流れる電流を測定することが考えられる。
しかし、ＭＲＡＭやスピン注入メモリ、あるいは、ＲＲＡＭ(Resistance Random Access Memory)に用いられるような薄膜絶縁体の透過電流に依存する抵抗記憶素子の場合、一般にはバイアス電圧が高すぎると、記憶データの論理の違い（“１”と“０”）に応じた電流差が小さくなる。このため、バイアス電圧を高くすることは、Ｓ／Ｎ比改善の解決策にならない。

そこで、抵抗記憶素子に既知のデータを書き込んで、読み出す方法が知られている（例えば、特許文献１の［従来の技術］参照）。この方法は、破壊読出しとして知られ、少なくとも以下の４つのステップを含む。

（１）ステップ１：印加電圧に応答して、メモリセル内のセンス電流の大きさを測定する。
（２）ステップ２：ある既知の状態をメモリセルに書き込む。
（３）ステップ３：ステップ１と同じ印加電圧に応答して流れるセンス電流の大きさを測定する。
（４）ステップ４：最初の測定と２度目の測定におけるセンス電流の大きさの比較に基づいて、当該ビットの本来の論理状態を判定する。

ステップ４で判定されるメモリセルの本来の状態が、ステップ２においてセルに書き込まれる状態と異なる場合、さらなる書き込み動作を行って、メモリセルをその本来の状態に戻す、書き直し動作を行う。

さらに、特許文献１には、このような場合にも安定して読み出しを行う方法として、大小の２つの電圧で電流をセンスして、その電流比から論理値判定をする方法が開示されている。この方法は、特許文献１の第８図と、関連する明細書の記載に開示されている。

特許文献１には、この方法によれば、電流比に対してスレッショルド値を設けて、論理値を読み出すので、高いバイアス電圧で読み出した場合にもＳ／Ｎ比を高くして読み出しができると記述されている。
特開２００３−２２８９９３号公報

破壊読出しの欠点は、書き戻し動作が必要であり、書き込み回数制限がある場合には読み出し回数も制限を受けることになることである。また、破壊読出しでは高速読み出しの要請に応えることができない。

特許文献１は、その第８図に開示された方法を実現するための具体的な回路の開示がない。
一般に、電圧Ｖ１と電圧Ｖ２を正確な電圧比で発生させ、かつ、電流Ｉ１と電流Ｉ２を正確に読み出す回路を、メモリ駆動回路という、設置場所が限られた用途向けに実現することは困難である。また、この回路を簡素な構成で実現できたとしても、回路素子のバラツキに起因するＳ／Ｎ比は、記憶素子の抵抗変化を読み出すには不十分となる懸念がある。

本発明は、異なる第１電圧と第２電圧を発生するときの回路素子のバラツキを、抵抗変化検出の結果においてキャンセル可能な回路構成を有する抵抗変化型メモリデバイスを提供する。
また、本発明は、回路素子のバラツキを、抵抗変化検出の結果においてキャンセル可能な手順を含む、抵抗変化型メモリの駆動方法を提供する。

本発明に関わる抵抗変化型メモリデバイスは、抵抗変化型のメモリセルと、駆動回路と、センス回路と、を有する。
前記駆動回路は、抵抗値が異なる第１抵抗および第２抵抗を含み、当該第１抵抗または第２抵抗に一定電流を流すことによって、前記メモリセルの給電ノードに印加する駆動電圧を発生させる。また前記駆動回路は、駆動電圧が発生する電圧発生抵抗と、前記メモリセルに流れるセル電流に応じて低下する前記給電ノードの電位を補償するプルアップ抵抗とを、前記第１抵抗と前記第２抵抗で差動的に切り替える。
前記センス回路は、一方端が電源電圧にプルアップされた前記プルアップ抵抗の他方端側で電圧をセンスする。ここで「他方端側」はプルアップ抵抗の端子そのものに限定されない。プルアップ抵抗の他方端に対し、他の素子（種類、個数に制限なし）を介して接続される所定ノードを、この「他方端側」とすることが許容される。

かかる構成の抵抗変化型メモリデバイスでは、センス回路の検出電圧は、電源電圧からプルアップ抵抗に電流が流れたときの電圧ドロップに依存する。そのプルアップ抵抗に流れる電流は、一定に制御される駆動電圧の駆動力によりメモリセルに流れたセル電流である。そして、駆動電圧は、その発生時に第１抵抗または第２抵抗に依存した値を有する。
駆動回路は、この駆動電圧を発生するときに用いる電圧発生抵抗と、プルアップ抵抗とを第１抵抗と第２抵抗で差動的に切り替えている。したがって、第１抵抗を電圧発生抵抗とする場合と、逆に、第２抵抗を電圧発生抵抗とする場合とで、得られる２つの出力は、共に、第１抵抗と第２抵抗の両方に依存した値となる。

抵抗変化型のメモリセルは、記憶データの論理に応じてセル抵抗が違うため、駆動電圧の大きさを第１電圧と第２電圧で変えた場合にセンス回路の入力で得られる２つの電圧の差が、記憶データの論理の違いによって変化する。
しかし、本発明の駆動回路による差動的な駆動によって、このときの電圧差においては第１抵抗の影響と第２抵抗の影響が共にキャンセルされる。

本発明に関わる抵抗変化型メモリデバイスの動作方法は、以下の、５つのステップを含む。

(１)第１ステップ：第１抵抗に一定電流を流すことにより第１駆動電圧を発生し、発生した前記第１駆動電圧を抵抗変化型のメモリセルに印加する。
(２)第２ステップ：前記第１抵抗と異なる抵抗値の第２抵抗に、前記第１ステップで前記第１駆動電圧の印加によって生じるセル電流を流し、当該第２抵抗の電圧ドロップから第１検出電圧を得る。
(３)第３ステップ：前記第２抵抗に前記一定電流を流すことにより第２駆動電圧を発生し、発生した前記第２駆動電圧を前記メモリセルに印加する。
(４)第４ステップ：前記第３ステップで前記第２駆動電圧の印加によって生じるセル電流を前記第１抵抗に流し、当該第１抵抗の電圧ドロップから第２検出電圧を得る。
(５)第５ステップ：得られた前記第１検出電圧と前記第２検出電圧の差電圧の大きさから、前記メモリセルの記憶ビットの論理を判定する。

本発明に関わる抵抗変化型メモリデバイスと、その動作方法によれば、異なる第１電圧と第２電圧を発生するときの回路素子のバラツキを、抵抗変化検出の結果においてキャンセルすることができる。

本発明のデバイス構成、特に駆動回路の構成や動作方法は、主として記憶データの読み出しに関係する。したがって、以下に説明する記憶データの読み出しの基本は、スピン注入メモリに限らず、ＭＲＡＭやＡＲＡＭなど、可変抵抗型のメモリデバイス一般に、広く適用可能である。
以下、本発明の実施形態を、スピン注入メモリを例として図面を参照して説明する。

スピン注入メモリは、磁性体に注入されたスピン偏極した伝導電子と、磁性体で磁化を担っている電子スピンとの相互作用によって、磁性体の磁化状態が変化する現象を応用したメモリである。この現象は、スピントランスファ磁化反転と呼ばれている。

メモリ素子であるトンネル磁気抵抗素子（以下、ＴＭＲと記す）について説明する。
トンネル磁気抵抗素子ＴＭＲは、図１に示すように、トンネルバリア層１０１で隔たれた２枚の磁性体層からなる積層体が基本構造である。
磁性体層は、磁化状態が変化しないように設計された磁化固定層１０２、および、磁化固定層１０２の磁化方向に対して平行もしくは非平行が安定な磁化状態となるように設計された自由層１０３からなる。

２枚の磁性体層（磁化固定層１０２および自由層１０３）を持つ積層膜は、それらの磁化のなす角度によって導電率が変化する磁気抵抗効果（ＭＲ効果）を示す。
メモリデータの書き込みは、ある方向に磁化が固定された磁化固定層１０２を通過するスピン偏極電子が、自由層１０３に進入する際にその磁性層（自由層１０３）にトルクを与えることを利用したものである。このとき、あるしきい値以上の書き込み電流を流せば自由層１０３の磁化が反転する。異なる論理（“1”と“0”）のデータ書き込みは、書き込み電流の極性を変えることにより達成される。
この反転のための書き込み電流の絶対値は、0.1[μm]程度のスケールのサイズを有する素子で数[mA]以下である。しかも、書き込み電流は、素子体積に比例して減少するため素子をスケーリングしても書き込み電流が増えることがなく、むしろ減少するため有利である。

メモリデータの読み出しは、ＭＲＡＭと同様、図１に示す積層体の両端子に所定の読み出し電圧を印加し、ＭＲ効果によって自由層１０３の磁化方向に応じて変化した抵抗に依存する電流を出力することで行われる。このときトンネル磁気抵抗素子ＴＭＲ内で流れるトンネル電流によるＭＲ効果をＴＭＲ効果と言う。

図２に、トンネル磁気抵抗素子ＴＭＲを応用したスピン注入メモリのセル構成を示す。また、図３に、メモリセルの等価回路図を示す。
図２および図３に図解されているメモリセルＭＣは、１つのトンネル磁気抵抗素子ＴＭＲと、１つのセレクトトランジスタＳＴとを有する。
トンネル磁気抵抗素子ＴＭＲの一端がビット線ＢＬに接続され、他端がセレクトトランジスタＳＴのドレインに接続され、セレクトトランジスタＳＴのソースがソース線ＳＬに、ゲートがワード線ＷＬにそれぞれ接続されている。

次に、トンネル磁気抵抗素子ＴＭＲの電気的特性について説明する。
トンネル磁気抵抗素子ＴＭＲは、トンネル電流が流れることによりスピントランスファ磁化反転が生じ、これにより電気的メモリ特性、即ち抵抗値のヒステリシス特性が変化する。

図４（Ａ１）〜図４（Ａ３）は、素子の電流−電圧特性（ヒステリシス特性）を示すグラフである。図４（Ａ１）がＴＭＲ単体の特性、図４（Ａ２）がセレクトトランジスタＳＴ（ＭＯＳトランジスタ）単体の特性、図４（Ａ３）が、両者が直列接続されたメモリセルＭＣの特性を示す。
また、図４（Ｂ１）〜（Ｂ３）は、それぞれＴＭＲ単体、ＳＴ単体、ＭＣの場合において、上記ヒステリシス特性を抵抗と電圧の関係で示すグラフである。
さらに、図５には、図４（Ａ１）に示すグラフの一部を拡大し、かつ、模式的に示す図である

図１を参照すると、磁化固定層１０２から自由層１０３に電流を流す方向が図４（Ａ１）〜図４（Ａ３）および図５の縦軸に示す電流Ｉの正方向である。自由層１０３の電位を基準に磁化固定層１０２に正または負の電圧を与えたのが、図４および図５の横軸に示す印加電圧Ｖである。

Ｉ−Ｖ特性は、例えば図５に拡大して示すように、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在する。低抵抗状態にあるときに印加電圧Ｖを増加すると、例えば印加電圧Ｖが＋０.５〜＋１[Ｖ]の間のある電圧で、図５に示す矢印Ａｈのように状態変化（高抵抗遷移）が生じる。
また、高抵抗状態にあるとき印加電圧Ｖを減らすと、例えばセル電圧が−０.５〜−１.０[Ｖ]の間のある電圧で、図５に示す矢印Ａｌのようにもう一つの状態変化（低抵抗遷移）が生じる。
セル動作では、印加電圧印加電圧Ｖを＋１.０[Ｖ]にすることで高抵抗遷移、−１[Ｖ]にすることで低抵抗遷移を制御する。

以上の電気的特性から、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことが分かる。具体的には、例えば印加電圧Ｖを＋１.０[Ｖ]にすることにより“０”データの書き込み（Write0）が可能であり、逆に、印加電圧を−１.０[Ｖ]にすることにより“１”データの書き込み（Write1）が可能である。

図４（Ａ１）や図５のＩ−Ｖ特性から、図４（Ｂ１）のＲ−Ｖ特性が得られる。
Ｒ−Ｖ特性で分かるように、抵抗変化の割合はＶ＝０[Ｖ]で最大である。ただし、Ｖ＝０[Ｖ]では電流が流れないため、印加電圧Ｖをゼロ点から少しずらしたバイアス点（例えばＶ＝10[mV]）で読み出し動作を行うとする。
このとき素子抵抗が[kΩ]オーダーであるため、読み出し電流の絶対値が[μA]オードとなり、極めて小さい。その結果、検出結果でＳ／Ｎ比がとれず誤動作の危険がある。

そこで、メモリデータの読み出し動作では、通常、磁気抵抗比（ＭＲ比）がある程度小さくてもＳ／Ｎ比が十分に高くなる電圧、例えば０.３[Ｖ]程度をメモリセルに印加する。そして、このとき、トンネル磁気抵抗素子ＴＭＲの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（“０”データの書き込み状態）か、低抵抗状態（“１”データの書き込み状態）かの判別が可能である。

以上は、Write0（高抵抗遷移）側で読み出しを行う場合であるが、Write1（低抵抗遷移）でも同様に、例えば−０.３[Ｖ]の印加電圧で読み出しが可能である。
その際、読み出す抵抗値の差が大きければ、それだけデータ判別の容易性が高いため、読み出し時の印加電圧（読み出し電圧）が絶対値で大きいほど好ましい。

読み出し電圧の絶対値を大きくすると、状態遷移を生じさせる遷移電圧とのマージンが取れなくなり、同一ビット線に接続されているメモリセルで誤書込みが生じる可能性がある（リードディスターブ）。リードディスターブ防止のためには、読み出し時に印加電圧を精密に制御する必要がある。また、ＭＲ比に印加電圧依存性がある場合、最適なＭＲ比を確保した条件で読み出し動作を行う必要がある。

図４（Ａ２）のようなＭＯＳトランジスタのＩ−Ｖ特性が、図４（Ｂ２）のようにＲ−Ｖ特性に影響する。したがって、図４（Ｂ３）のように低抵抗側の抵抗値が電圧依存性をもつ特性となる。
このことから、ＴＭＲ単体のＭＲ比より、メモリセルＭＣのＭＲ比はさらに小さいものとなる。

ここでセレクトトランジスタＳＴやトンネル磁気抵抗素子ＴＭＲなどの素子はセルごとに特性がばらつく。検出結果にノイズが重畳することもある。
このような素子特性のバラツキやノイズを抑制する最も簡単な方法は、異なるバイアス設定で２回の測定を行い、その測定結果の比をとることである。測定結果の比をとると、その比の分子と分母で上記素子特性のバラツキやノイズがキャンセルされ、得られた比は、それらの影響が除去されたものとなる。

そのような観点から、測定結果の比をとる読み出し方法は既に知られている。
つぎに、この方法を＜比較例＞として説明する。

＜比較例＞
図６は、比較例の読み出し方法を示すフローチャートである。

ステップＳＴ１００において、図５の（Read）付近の第１電圧Ｖ１をメモリセルＭＣのビット線ＢＬに与えて、ワード線ＷＬの電圧を活性レベル（“Ｈ”）にする（図３参照）。

ステップＳＴ１０１では、第１電圧Ｖ１で駆動されたメモリセルＭＣを流れるセル電流Ｉ１を測定する。この測定は、例えば、電流を電圧に変換して、クランプ回路等でそのＤＣレベルを保持する。

ステップＳＴ１０２では、図５の（Read）付近で第１電圧Ｖ１と異なる値の第２電圧Ｖ２を、ステップＳＴ１００で第１電圧Ｖ１を与えたと同じビット線ＢＬに与え、同様に、同じワード線ＷＬを再度オン（“Ｈ”に）する。

ステップＳＴ１０３では、第２電圧Ｖ２で駆動されたメモリセルＭＣに流れる電流Ｉ２を、ステップＳＴ１０１と同様な回路で測定する。

ステップＳＴ１０４では、測定し終えた電流Ｉ２と、保持している電流Ｉ１とを同時に演算器、その他の回路手段に入力し、電流比（Ｉ１／Ｉ２）を求める。

ステップＳＴ１０５では、求めた電流比（Ｉ１／Ｉ２）を、所定のスレッショルド値Ｔと比較する。そして、この電流比がＴより大きければ記憶データの論理が“1”、電流比がＴ以下なら当該論理が“0”であると判断する。

しかしながら、この方法では、第１電圧Ｖ１と第２電圧Ｖ２の大きさのバラツキが、電流比（Ｉ１／Ｉ２）のバラツキとなって現れる。第１電圧Ｖ１と第２電圧Ｖ２は、一般に、メモリ周辺回路において、入力される電源電圧から発生する。しかし、メモリ周辺回路は、その設置スペース等に制約があり、精密な電圧発生回路とならない場合も多い。
よって、単に図６のような手順の開示だけでは、このような電圧発生の誤差要因が、読み出し動作で排除できないという改善点が解決されていない。

本発明の実施形態は、このような電圧発生回路の誤差要因を読み出し動作で排除する手法と、その実現回路を提示する。
以下、この解決策を含む、より詳細な実施形態を、図面に沿って説明する。

《第１実施形態》
図７に、読み出し方法のフローチャートを示す。
図７に示すように、第１実施形態に関わる動作方法は、以下の５つのステップを含む。

(１)第１ステップＳＴ１：
第１抵抗Ｒ１に一定電流Ｉｃを流すことにより第１駆動電圧Ｖbias１を発生する。発生した第１駆動電圧Ｖbias１を抵抗変化型のメモリセルＭＣに印加する。

(２)第２ステップＳＴ２：
第１ステップＳＴ１で第１駆動電圧Ｖbias１の印加によって生じるセル電流Ｉ１を、第１抵抗Ｒ１と異なる抵抗値の第２抵抗Ｒ２に流す。このとき発生する第２抵抗Ｒ２の電圧ドロップ（Ｒ２*Ｉ１）から第１検出電圧Ｖout_aを得る。

(３)第３ステップＳＴ３：
第２抵抗Ｒ２に一定電流Ｉｃを流すことにより第２駆動電圧Ｖbias２を発生する。発生した第２駆動電圧Ｖbias２をメモリセルＭＣに印加する。

(４)第４ステップＳＴ４：
第３ステップＳＴ３で第１駆動電圧Ｖbias_aの印加によって生じる電流Ｉ２を、第１抵抗Ｒ１に流す。当該第１抵抗の電圧ドロップから第２検出電圧Ｖout_bを得る。

(５Ａ)第５ステップＳＴ５（前半）：
ステップＳＴ５ａにおいて、得られた第１検出電圧Ｖout_aと第２検出電圧Ｖout_bの差電圧を計算する。この差電圧の計算では、例えば、大きい検出電圧から小さい検出電圧を引く。

ここで、第１検出電圧Ｖout_aと第２検出電圧Ｖout_bを、単一の電源電圧でバイアスさせた状態で得るとする。そのときの差電圧は、電圧ドロップの差、即ち“（Ｒ２*Ｉ１）−（Ｒ１*Ｉ２）”と同じである。つまり、本実施形態では、バイアス点が異なる２つの検出電圧を得るのに、単一の電源電圧が使用可能である。
また、電流Ｉ１を得たときにメモリセルＭＣに印加した第１駆動電圧Ｖbias１が第１抵抗Ｒ１に比例したものであるため、電流Ｉ１は第１抵抗Ｒ１の変動成分を含んでいる。同様に、電流Ｉ２を得たときにメモリセルＭＣに印加した第２駆動電圧Ｖbias２が第２抵抗Ｒ２に比例したものであるため、電流Ｉ２は第２抵抗Ｒ２の変動成分を含んでいる。
よって、電圧ドロップの差“（Ｒ２*Ｉ１）−（Ｒ１*Ｉ２）”において、第１抵抗Ｒ１の変動成分と、第２抵抗Ｒ２の変動成分が、共にキャンセルされる。

(５Ｂ)第５ステップＳＴ５（後半）：
得られた電圧ドロップの差を、所定のスレッショルド値Ｔと比較する。スレッショルド値Ｔは、マージンに相当するものであり、
２つの電圧ドロップがマージン(Ｔ)より大きく離れていたら、例えば、記憶データの論理が“1”であると判断する。一方、２つの電圧ドロップの差がマージン（Ｔ）以下なら、抵抗差なしとして記憶データの論理が“0”と判断する。
なお、スレッショルド値Ｔ＝０でマージン無しとすると、２つの電圧ドロップの大小関係を純粋に比較することになる。スレッショルド値Ｔの設定は任意である。
以上のようにして、差電圧から、メモリセルＭＣの記憶ビットの論理が判定されると、処理が終了する。

この方法によるバラツキ成分のキャンセルは、後述の、より具体的な実施形態で第１抵抗Ｒ１と第２抵抗Ｒ２のバラツキ成分のキャンセルを例として説明する。ただし、例えば一定電流Ｉｃにバラツキ成分があっても、差電圧の演算ならキャンセルされる。
この方法によれば、符号Ｉｃ、Ｒ１、Ｒ２で示す設計値からばらついたとしても判定結果に与える影響はわずかである。
その結果、図６に示す比較例の方法に比べて安定した動作が可能である。この方法を回路的に実現すると、回路のバラツキの影響を受けにくい回路設計が可能である。

《第２実施形態》
図８は、図３のフローチャートの動作を実証するため駆動回路の一例を示すものである。また、図９は、メモリセルアレイに対する駆動回路の実装や配置の例を示す、デバイスの全体図である。

図９に図解する抵抗変化型メモリデバイス１は、メモリセルアレイ２と、その周辺回路とを有する。
メモリセルアレイ２は、図３に示すメモリセルＭＣをマトリクス状に配置している。図９では、簡略化のためソース線ＳＬを省いている。メモリセルアレイ２における行（ロウ）方向と列（カラム）方向のセル数は任意である。メモリセルアレイ２の各行（ロウ）はワード線ＷＬを介して選択され、各列（カラム）は、例えば、列ごとの駆動回路５Ａに電源を接続して活性化するか、列ごとに駆動回路５Ａをビット線ＢＬに接続するかによって選択される。

ロウ選択のためのロウデコーダ(Ｒ．ＤＥＣ）３と、カラム選択のためのカラムデコーダ（Ｃ.ＤＥＣ）４とを周辺回路に含む。
ロウデコーダ３とカラムデコーダ４にはアドレス信号ＡＤＲが入力され、その数ビットによってメモリセルアレイ２の選択行が指定され、残りの数ビットによってメモリセルアレイ２の選択列が指定される。
ロウデコーダ３は、アドレス信号ＡＤＲによって指定された行のワード線ＷＬを活性化（ここでは“Ｈ”）レベルにする。
カラムデコーダ４は、デコード後の結果に基づいて駆動回路５Ａを電源に接続する。あるいは、カラムデコーダ４は、不図示のスイッチをオンして、所定のビット線ＢＬを対応する駆動回路５Ａに接続する。

この駆動回路５Ａは、周辺回路内の駆動回路ブロック５の基本単位として設けられている。駆動回路５Ａは１本のビット線ＢＬに対して同じ構成を有し、駆動とデータ出力の機能を併せ持つ回路である。

駆動回路５Ａの出力を、ここでは「検出電圧」とよぶ。検出電圧に対して、周辺回路内、または、メモリチップの外部に設けられている手段、例えばマイクロコントローラ（μＣＯＮ）等によってデータの論理判定がされる。この手段がマイクロコンピュータやＣＰＵなどの場合、プログラムに従って当該手段内で、電圧差を演算し、所定の値と比較するなどの演算が実行される。この手段が回路手段の場合、図９に示すように、遅延部（またはホールド部）６１、電圧差の演算を行うオペアンプ６２、さらに、所定のスレッショルド値Ｔと比較する比較器６３を含んで、駆動回路５Ａが構成される。
このようにプログラム上で記述され、あるいは、回路で実現される記憶データ判別のための構成を、本発明では“センス回路”と呼ぶ。センス回路は、セル電流に応じた出力を電流または電圧としてセンシングする回路である。以下は、電圧センスの場合を例とするため、“電圧センス回路”の呼称を用いる。

駆動回路５Ａは、図８に示すように、異なる２つの第１抵抗Ｒ１と第２抵抗Ｒ２を有する。また、駆動回路５Ａは、トランジスタ５１、オペアンプ５２、キャパシタ５３、電流源５４、そして、幾つかのスイッチＳＷ１〜ＳＷ７を有する。
なお、図解したスイッチは、導通と遮断が制御されるべき配線箇所を示すためのものであり、複数切片のスイッチなどによって自由に組み合わせることで物理的なスイッチ数は削減可能である。

トランジスタ５１は、そのソースがビット線ＢＬに接続されている。トランジスタ５１のドレインは第１スイッチＳＷ１を介して、図９の電圧センス回路６Ａの入力が接続される検出ノードＮｓに対し接続が制御される。
検出ノードＮｓと電源線との間に第２スイッチＳＷ２と電流源５４が直列に接続されている。
検出ノードＮｓとＧＮＤ電位との間に、第３スイッチＳＷ３と「電圧保持部」としてのキャパシタ５３が直列接続されている。

オペアンプ５２の非反転入力「＋」は、第３スイッチＳＷ３とキャパシタ５３の接続中点である、電圧保持ノードＮｖに接続されている。オペアンプ５２の反転入力「−」は、トランジスタ５１のソースに接続されている。
トランジスタ５１のソース、言い換えるとビット線ＢＬの端は、トランジスタ５１とオペアンプ５２による定電圧制御が行われるノードであり、以下、給電ノードＮｄと呼ぶ。
オペアンプ５２の出力はトランジスタ５１のゲートに接続されている。

オペアンプ５２は、トランジスタ５１のソースに接続された給電ノードＮｄの電位が、電圧保持ノードＮｖの電位と等しくなるように、トランジスタ５１のソースとゲート間の電圧を制御する。制御終了時には、このソースとゲート間の電圧がトランジスタ５１の閾値電圧Ｖｔｈと等しくなり、トランジスタ５１がカットオフ状態に遷移する。
この状態でトランジスタ５１が定電圧制御を行うには、トランジスタ５１のドレイン側に電荷補償経路が確立されていなければならない。給電ノードＮｄから電荷が吸い出されると、トランジスタ５１が瞬時にオンして、ドレインから電荷を補給し、給電ノードＮｄの電位を電圧保持ノードＮｖの電位に戻す制御が実行される。
この定電圧制御では、ビット線ＢＬに流れる電流に応じてトランジスタ５１のドレイン電位が決まる。よって、電流−電圧変換が行われ、この電圧が検出ノードＮｓで電圧センスされる。

第１抵抗Ｒ１と第２抵抗Ｒ２は、電圧保持ノードＮｖに与える制御の基準電圧を発生する電圧発生抵抗としての役目と、トランジスタ５１のドレインを電源電圧Ｖｄｄでプルアップして上記電荷補償経路を確保するプルアップ抵抗としての役目がある。
第１抵抗Ｒ１と第２抵抗Ｒ２の両端に接続された４つのスイッチＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２は、電圧発生抵抗とプルアップ抵抗とを差動的に選択するスイッチ回路を形成している。４つのスイッチＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２で、本発明の「第１の抵抗スイッチ回路」と「第２の抵抗スイッチ回路」が形成されている。「第１の抵抗スイッチ回路」は電圧発生抵抗を切り替える回路であり、「第２の抵抗スイッチ回路」はプルアップ抵抗を切り替える回路である。これら抵抗スイッチ回路の制御は、図９では不図示の制御回路、または、外部のマイクロコンピュータ等の指令に基づいて行われる。

スイッチＳＷ４１は検出ノードＮｓと第１抵抗Ｒ１との間に接続され、スイッチＳＷ４２は検出ノードＮｓと第２抵抗Ｒ２との間に接続されている。
スイッチＳＷ５１は、第１抵抗Ｒ１および第２抵抗Ｒ２の反検出端側のノードＮＳｘと電源電圧Ｖｄｄの供給線との間に接続され、スイッチＳＷ５２は、反検出端側のノードＮＳｘとＧＮＤ電位との間に接続されている。

図１０（Ａ）〜図１０（Ｄ）に、具体的な数値を挙げて、駆動回路の動作を示している。
ここで電流源５４が流す一定電流Ｉｃ＝100[μA]、第１抵抗Ｒ１：1[k_ohm]、第２抵抗Ｒ２：4[k_ohm]とする。

図９（Ａ）に示すように、第１抵抗Ｒ１に一定電流Ｉｃを流して第１電圧Ｖ１＝100[μA]*1[k_ohm]＝100[mV]の電位をキャパシタ５３に蓄積する。この処理は、図７においては、ステップＳＴ１での「Ｖ１の発生」に相当する。

続いて、第１の読み出しを行う。
図１０（Ｂ）に示すように、キャパシタ５３の保持電圧：Ｖ１と等しくなるように、メモリセルＭＣの給電ノードＮｄの電位がトランジスタ５１およびオペアンプ５２によって定電圧制御される。
また、上記定電圧制御の開始と同時に、あるいは、若干前に、プルアップ抵抗が第１抵抗Ｒ１から第２抵抗Ｒ２に切り替えられる。
このときの給電ノードＮｄの電圧を“第１駆動電圧Ｖbias_a”と表す。このときの定電圧制御は、図７のステップＳＴ１における“Ｖ１の印加”に相当する。

第１駆動電圧Ｖbias_aでメモリセルＭＣにセル電流が流れたときの抵抗を符号“Ｒcell_a”により表す。
検出ノードＮｓの電位が安定したときに、その値を、第１検出電圧Ｖout_aと呼ぶ。
第１検出電圧Ｖout_aは、例えば図９に示す電圧センス回路６Ａ内の遅延部６１に入力される。
第１検出電圧Ｖout_aは、メモリセルＭＣの抵抗をＲｘ（＝Ｒcell_a）とすると、Ｖout_a＝Ｖｄｄ−Ｒ１*Ｉｃ／Ｒｘ*Ｒ２=Ｖｄｄ−400／Ｒｘとなる。この第１検出電圧Ｖout_aの遅延部６１への入力は、実質的に“電圧センス”の実行に該当し、図７のステップＳＴ２に相当する。

続いて、図１０（Ｃ）に示すように、電圧発生抵抗を第１抵抗Ｒ１から第２抵抗Ｒ２に切り替えて、第２抵抗Ｒ２に一定電流Ｉｃを流す。これにより、第２電圧Ｖ２＝100[μA]*4[k_ohm]＝400[mV]がキャパシタ５３に蓄積される。この処理は、図７のステップＳＴ３における“Ｖ２の発生に”に相当する。

続いて、第２の読み出しを行う。
図１０（Ｄ）に示すように、キャパシタ５３の保持電圧：Ｖ２と等しくなるように、メモリセルＭＣの給電ノードＮｄの電位がトランジスタ５１およびオペアンプ５２によって定電圧制御される。
また、上記定電圧制御の開始と同時に、あるいは、若干前に、プルアップ抵抗が第２抵抗Ｒ２から第１抵抗Ｒ１に切り替えられる。
このときの給電ノードＮｄの電圧を“第２駆動電圧Ｖbias_b”と表す。このときの定電圧制御は、図７のステップＳＴ３における“Ｖ２の印加”に相当する。

第２駆動電圧Ｖbias_bでメモリセルＭＣにセル電流が流れたときの抵抗を符号“Ｒcell_b”により表す。
検出ノードＮｓの電位が安定したときに、その値を、第２検出電圧Ｖout_bと呼ぶ。
第２検出電圧Ｖout_bは、例えば図９に示す電圧センス回路６Ａ内のオペアンプ６２に入力される。
第２検出電圧Ｖout_bは、メモリセルＭＣの抵抗をＲｙ（＝Ｒcell_b）とすると、Ｖout_b＝Ｖｄｄ−Ｒ２*Ｉｃ／Ｒｙ*Ｒ１=Ｖｄｄ−400／Ｒｙとなる。この第２検出電圧Ｖout_bのオペアンプ６２への入力は、実質的に“電圧センス”の実行に該当し、図７のステップＳＴ４に相当する。

オペアンプ６２の入力に、第１検出電圧Ｖout_aと第２検出電圧Ｖout_bが揃うと、オペアンプ６２が両者の大きい方から小さい法を引いて、差電圧を出力する。この演算は、図７のステップＳＴ５ａに該当する。
続いて、図９の比較器６３が、オペアンプ６２の出力である差電圧を、所定のスレッショルド値Ｔと比較する。
この比較の結果、たとえば、第２検出電圧Ｖout_bが第１検出電圧Ｖout_aよりスレッショルド値Ｔ以上（たとえば10[mV]以上）小さい場合にトンネル磁気抵抗素子ＴＭＲが高抵抗状態にあるため、記憶データが“1”であると判定する。また、第２検出電圧Ｖout_bと第１検出電圧Ｖout_aの差がスレッショルド値Ｔ未満のときは、トンネル磁気抵抗素子ＴＭＲが低抵抗状態にあるため、記憶データが“0”であると判定する。この判定は、図７におけるステップＳＴ５ｂに相当する。

図１１に、第１検出電圧Ｖout_aと第２検出電圧Ｖout_bを、約200[nsec]の周期で読み出したときの、オシロスコープの観測波形を示す。
観測波形の電圧レベルが、Ｖ１（＝100[mV]）（ＳＴ１）→Ｖout_a（ＳＴ２）→Ｖ２（＝200[mV]）（ＳＴ３）→Ｖout_b（ＳＴ４）と推移している。
ここで、抵抗Ｒ１およびＲ２を種々変えたときに、第１および第２検出電圧Ｖout_a,Ｖout_bの波高値に変化が観測される。この電位差を電圧センスすると、記憶論理の判定が可能なことが分かる。これにより、狙い通りの読み出し動作が確認できた。

図１０に示す駆動回路は、一定電流Ｉｃ、第１抵抗Ｒ１、第２抵抗Ｒ２が狙い値からずれてしまったとしても２つの読み出し動作の相対関係は保たれる（式中の定数400が同時に変化する）ので、正しく読み出しできる。

図４（Ａ２）や図４（Ｂ２）のように、セレクトトランジスタＳＴ（ＭＯＳトランジスタ）の直列接続で構成されている場合、高抵抗状態では電圧上昇とともにセル抵抗が低下し、低抵抗状態では逆に上昇する。そのため、第２検出電圧Ｖout_bが第１検出電圧Ｖout_aより高い場合に低抵抗状態、第２検出電圧Ｖout_bが第１検出電圧Ｖout_aより低い場合に、高抵抗状態と判定すれば十分である。これは、スレッショルド値Ｔが０であることと同意である。スレッショルド値Ｔを０とできる場合、スレッショルド発生回路が不要になるので、スレッショルド発生回路のバラツキを考慮する必要が無くなり、より理想的である。

《第３実施形態》
第２実施形態ではオペアンプ５２を使って電圧保持ノードＮｖの電位と給電ノードの電位が等しくなるようにトランジスタを制御している。
しかしながら、オペアンプ５２の差動入力対をなすペアトランジスタに閾値電圧、その他のバラツキがある場合は、非反転入力電圧と反転入力電圧が等しくならず、ゼロではないオフセットΔを持つようになる。このため、電圧保持ノードＮｖと給電ノードに電位差が発生し、定電圧制御が正確でなくなる。

図１２は、オペアンプ５２のオフセットΔをキャンセルして回路バラツキの影響を受けないようにした回路を示す。
また、図１３（Ａ）〜図１３（Ｄ）に、駆動回路の動作を示す。

基本的な動作は、図９と同じであるため重複説明は割愛する。ここでは図１３（Ａ）と図１３（Ｃ）の第１電圧Ｖ１または第２電圧Ｖ２の発生と充電の最中は、インバータＩＮＶの出力と電圧保持ノードＮｖとの間に新たに設けたオフセット補正スイッチＳＷ６を閉じる。それにより新しい（キャパシタ電圧）負帰還ループが接続状態となる。このとき、不要な（給電ノード電圧）負帰還ループを開放（遮断）するためにループスイッチＳＷ７を開状態とする。新しい（キャパシタ電圧）負帰還ループには第１電圧Ｖ１または第２電圧Ｖ２にオフセットΔを加えた電圧が発生し、この電圧が電圧保持ノードＮｖに保持される。第２実施形態では、電圧保持ノードＮｖに第１電圧Ｖ１または第２電圧Ｖ２が保持される点で、本実施形態と異なる。

そして、図１３（Ｂ）や図１３（Ｄ）の読み出し時には、オフセット補正スイッチＳＷ６とループスイッチＳＷ７を反転動作させることによって第２実施形態と同じ回路構成とする。
前述のように電圧保持ノードＮｖには予め第１電圧Ｖ１または第２電圧Ｖ２よりもオフセットΔだけ高い電圧が保持されている。このため、負帰還ループには第１電圧Ｖ１または第２電圧Ｖ２と等しい電圧が現れる。

本実施形態によれば、キャンセルできるオフセットΔの値に拘らず常に、給電ノードＮｄの電位が第１電圧Ｖ１または第２電圧Ｖ２に正確に制御され、その分、誤差が小さい読み出しが可能となる。

以下の変形例は、スピン注入メモリなどの電流書き込み方式のメモリに適用できる、状況によっては考慮したほうがよい観点を提示する。

＜変形例１＞
図７における第１の読み出しは、誤書き込み確率が十分低い低電圧で行う必要がある。
しかし、第２の読み出しでは万一誤書き込みが起きても、第１検出電圧Ｖout_aを保存しているため正しく読み出しできる。このため、第１の読み出し電圧は第２の読み出し電圧より低いほうが望ましい。
ただし、誤書き込みが起こった場合は破壊読出しとなるため書き直しが必要になる。
この点を回避するには第２の読み出しでも誤書き込みしない十分低い電圧条件で行うのが、より理想的である。

＜変形例２＞
図７に示す方法を、書き込みベリファイ動作に用いることもできる。
書き込みと読み出しを独立にエラーがなくなるまで行うのが通常の方法であるが、本方法の読み出しを用いる場合は効率のよい方法がとれる。
それは、書き込み電流を遮断せずに第１の読み出しに移行する方法である。さらには書き込み条件と第１の読み出し条件を等しくして、書き込みと第１の読み出しを同時に行う方法である。
こうすることで全体の処理時間を短縮することができる。

以上述べてきた第１〜第３実施形態および変形例１と２によれば、一定電流Ｉｃ、第１抵抗Ｒ１、第２抵抗Ｒ２が設計値からばらついたとしても判定結果に与える影響はわずかであり、結果的に正常動作する製品を生産できる。
大量生産時の製品バラツキの影響が少ないため正常品をより簡単に製造でき、歩留まりを改善することができる。
また、図８あるいは図１２に示す駆動回路を使用すれば、このような信頼性が高い読み出し回路を、簡易な回路で実現可能である。

上記方法を、ベリファイ時の読み出しに適用すれば、従来技術より高速、正確にベリファイを行うことができるため、メモリのスピードを下げずにエラー率を改善でき、商品の付加価値を向上することができる。

実施形態に関わる、トンネル磁気抵抗素子の積層体構造図である。 実施形態に関わる、スピン注入メモリのセル構成を示す立体図である。 実施形態に関わる、スピン注入メモリのセル等価回路図である。 （Ａ１）〜（Ｂ３）は、実施形態に関わる抵抗変化型メモリをセル内素子の模式的な特性図である。 図４（Ａ１）を拡大して示すスケール付きのグラフである。 比較例の読み出し制御のフローチャートである。 第１実施形態に関わる読み出し制御のフローチャートである。 第２実施形態に関わる駆動回路をメモリセルＭＣと共に示す回路図である。 第２および第３実施形態に関わるメモリデバイス全体の構成図である。 （Ａ）〜（Ｄ）は、第２実施形態に関わる駆動回路の動作を示す図である。 検出電圧の観測波形図である。 第３実施形態に関わる駆動回路をメモリセルＭＣと共に示す回路図である。 （Ａ）〜（Ｄ）は、第３実施形態に関わる駆動回路の動作を示す図である。

符号の説明

１…抵抗変化型メモリデバイス、２…メモリセルアレイ、３…ロウデコーダ、４…カラムデコーダ、５…駆動回路ブロック、５Ａ…駆動回路、６…電圧センス回路ブロック、６Ａ…電圧センス回路、５１…トランジスタ、５２…オペアンプ、５３…キャパシタ、５４…電流源、Ｒ１…第１抵抗、Ｒ２…第２抵抗、ＳＴ…セレクトトランジスタ、ＴＭＲ…トンネル磁気抵抗素子、Ｖ１…第１電圧、Ｖ２…第２電圧、Ｎｄ…給電ノード、Ｎｓ…検出ノード、Ｎｖ…電圧保持ノード、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、Ｖｄｄ…電源電圧、Ｉｃ…一定電流

Claims (11)

1. 抵抗変化型のメモリセルと、
   抵抗値が異なる第１抵抗および第２抵抗を含み、当該第１抵抗または第２抵抗に一定電流を流すことによって、前記メモリセルの給電ノードに印加する駆動電圧を発生させる電圧発生抵抗と、前記メモリセルに流れるセル電流に応じて低下する前記給電ノードの電位を補償するプルアップ抵抗とを、前記第１抵抗と前記第２抵抗で差動的に切り替える駆動回路と、
   一方端が電源電圧にプルアップされた前記プルアップ抵抗の他方端側で電圧をセンスするセンス回路と、
   を有する抵抗変化型メモリデバイス。
2. 前記駆動回路は、
   前記第１抵抗と前記第２抵抗を含み、前記第１抵抗の値に比例した第１電圧と前記第２抵抗の値に比例した第２電圧とを発生する電圧発生部と、
   前記給電ノードを前記第１電圧または前記第２電圧に定電圧制御するトランジスタを含み、前記トランジスタに対し前記プルアップ抵抗を介して給電し、前記給電ノードが前記第１電圧に制御されるときは前記プルアップ抵抗を前記第２抵抗に、前記給電ノードが前記第２電圧に制御されるときは前記プルアップ抵抗を前記第１抵抗に切り替える給電制御部と、
   を有し、
   前記センス回路が、前記プルアップ抵抗と前記トランジスタとの接続点の電圧をセンスする
   請求項１に記載の抵抗変化型メモリデバイス。
3. 前記電圧発生部は、
   前記一定電流を発生する電流源と、
   前記第１抵抗および前記第２抵抗と、
   前記電圧発生抵抗を前記第１抵抗と前記第２抵抗で切り替えることにより、前記第１電圧と前記第２電圧を発生する第１の抵抗スイッチ回路と、
   を有する請求項２に記載の抵抗変化型メモリデバイス。
4. 前記トランジスタのゲートを制御する前記第１電圧または前記第２電圧を保持するキャパシタと、
   前記トランジスタのドレインに接続され、前記キャパシタを前記第１電圧または前記第２電圧で充電するときにオフし、充電完了後にオンする第１スイッチと、
   前記電流源の出力ノードと前記第１スイッチとの間に接続され、前記第１スイッチと差動動作する第２スイッチと、
   前記第１スイッチと前記第２スイッチとの接続ノードである、前記センス回路の検出ノードと、前記キャパシタの電圧保持ノードとの間に接続され、前記第１スイッチと差動動作する第３スイッチと、
   前記検出ノードに接続する前記電圧発生抵抗が前記第１抵抗に切り替わった後に前記プルアップ抵抗を前記第２抵抗に切り替え、前記電圧発生抵抗が前記第２抵抗に切り替わった後に前記プルアップ抵抗を前記第１抵抗に切り替える第２の抵抗スイッチ回路と、
   前記第１の抵抗スイッチ回路、前記第１〜第３スイッチ、前記第２の抵抗スイッチ回路および前記センス回路を制御する制御回路と、
   を有する請求項３に記載の抵抗変化型メモリデバイス。
5. 前記制御回路は、
   前記第１の抵抗スイッチ回路を制御して前記第１抵抗に前記一定電流を流して前記第１電圧を発生させ、
   前記第１スイッチをオフ、前記第２および第３スイッチをオンして前記第１電圧を前記キャパシタに充電し、
   当該充電の後に前記第１スイッチをオン、前記第２および第３スイッチをオフし、かつ、前記第２の抵抗スイッチ回路を制御して前記第２抵抗を介した前記給電ノードの電荷補償経路を確保し、
   前記センス回路を制御して前記検出ノードの第１検出電圧を測定し、
   前記第１の抵抗スイッチ回路を制御して前記第２抵抗に前記一定電流を流して前記第２電圧を発生させ、
   前記第１スイッチをオフ、前記第２および第３スイッチをオンして前記第２電圧を前記キャパシタに充電し、
   当該充電の後に前記第１スイッチをオン、前記第２および第３スイッチをオフし、かつ、前記第２の抵抗スイッチ回路を制御して前記電荷補償経路内の前記プルアップ抵抗を前記第２抵抗から前記第１抵抗に切り替え、
   前記センス回路を制御して前記検出ノードの第２検出電圧を測定し、
   前記第１検出電圧と前記第２検出電圧の差電圧の大きさに基づいて、前記抵抗変化型メモリセルの記憶ビットの論理を判別する
   請求項４に記載の抵抗変化型メモリデバイス。
6. 前記第１電圧または前記第２電圧を保持するキャパシタと、
   反転入力と前記給電ノードとの間に給電ノード電圧負帰還ループを備え、非反転入力に前記キャパシタの電圧保持ノードが接続され、出力が前記トランジスタの入力に接続されているオペアンプと、
   を有する請求項２に記載の抵抗変化型メモリデバイス。
7. 前記オペアンプの非反転入力と出力との間に、インバータを有するキャパシタ電圧負帰還ループを備え、
   前記キャパシタへの前記第１電圧または前記第２電圧の充電時にオフして前記給電ノード電圧負帰還ループを遮断し、前記メモリセルに前記セル電流を流すときにオンして前記給電ノード電圧負帰還ループを接続するスイッチと、
   前記キャパシタへの前記第１電圧または前記第２電圧の充電時にオンして前記キャパシタ電圧負帰還ループを接続し、前記メモリセルに前記セル電流を流すときにオフして前記キャパシタ電圧負帰還ループを遮断するオフセット補正スイッチと、
   前記プルアップ抵抗と前記トランジスタとの接続点と前記オペアンプの反転入力との間に接続され、前記オフセット補正スイッチと同相でオンまたはオフするスイッチと、
   を有する請求項６に記載の抵抗変化型メモリデバイス。
8. 第１抵抗に一定電流を流すことにより第１駆動電圧を発生し、発生した前記第１駆動電圧を抵抗変化型のメモリセルに印加する第１ステップと、
   前記第１抵抗と異なる抵抗値の第２抵抗に、前記第１ステップで前記第１駆動電圧の印加によって生じるセル電流を流し、当該第２抵抗の電圧ドロップから第１検出電圧を得る第２ステップと、
   前記第２抵抗に前記一定電流を流すことにより第２駆動電圧を発生し、発生した前記第２駆動電圧を前記メモリセルに印加する第３ステップと、
   前記第３ステップで前記第２駆動電圧の印加によって生じるセル電流を前記第１抵抗に流し、当該第１抵抗の電圧ドロップから第２検出電圧を得る第４ステップと、
   得られた前記第１検出電圧と前記第２検出電圧の差電圧の大きさから、前記メモリセルの記憶ビットの論理を判定する第５ステップと、
   を含む抵抗変化型メモリデバイスの動作方法。
9. 前記第５ステップでは、差電圧がゼロより大きいか否かによって前記論理の判定を行う
   請求項８に記載の抵抗変化型メモリデバイスの動作方法。
10. 前記第１ステップに先立って、前記第１駆動電圧と前記第２駆動電圧の何れよりも大きな書き込み電圧を前記メモリセルに印加する書き込みのステップを有し、
    書き込み時に前記メモリセルを流れる書き込みセル電流を遮断することなく、当該メモリセルに印加する電圧を前記書き込み電圧から前記第１駆動電圧に切り替えて前記第１ステップを実行し、前記第２〜第５ステップを実行することによってベリファイ読み出し動作を行う
    請求項８に記載の抵抗変化型メモリデバイスの動作方法。
11. 前記第１ステップでは、前記第１駆動電圧を、前記メモリセルにデータが書き込まれる大きさの書き込み電圧とすることによって書き込み動作を実行し、
    前記第２または第４ステップでは、前記書き込み動作によって前記メモリセルに書き込みセル電流が流れたときに前記第２抵抗または前記第１抵抗の電流流出側に出現する電圧を電圧センスすることによって前記第１または第２検出電圧を取得する
    請求項８に記載の抵抗変化型メモリデバイスの動作方法。

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