JP2002008369A - 抵抗性クロスポイントメモリセルアレイのための等電位検知方法 - Google Patents

抵抗性クロスポイントメモリセルアレイのための等電位検知方法

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JP2002008369A JP2001135844A JP2001135844A JP2002008369A JP 2002008369 A JP2002008369 A JP 2002008369A JP 2001135844 A JP2001135844 A JP 2001135844A JP 2001135844 A JP2001135844 A JP 2001135844A JP 2002008369 A JP2002008369 A JP 2002008369A
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ラング・ティー・トラン
Frederick A Perner
フレデリック・エイ・パーナー
James A Brug
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Abstract

(57)【要約】 【課題】 MRAMデバイス内のメモリセルの抵抗状態を高
い信頼性で検知する方法及び装置を提供すること。 【解決手段】 磁気ランダムアクセスメモリ(MRAM)中の
メモリセル(12)についての読み出し動作時に選択された
ビットラインと選択されていないビットラインとに等し
い電位を印加する。代替的には、選択されたビットライ
ンと選択されていないワードラインとに等しい電位を印
可することが可能である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ記憶装置に関
し、特に、抵抗性クロスポイントメモリセルアレイと、
該アレイ内のメモリセルの抵抗状態を検知する回路とを
含むデータ記憶装置に関する。
【０００２】
【従来の技術】磁気ランダムアクセスメモリ（MRAM）
は、長期間のデータ記憶を考慮した不揮発性メモリであ
る。MRAMデバイス内での読み書き動作の実行は、ハード
ディスクドライブなどの従来の長期(long term)記憶装
置でのデータの読み書き動作の実行よりも大幅に高速と
なる。更に、MRAMデバイスは、より小型となり、ハード
ディスクドライブその他の従来の長期記憶装置よりも消
費電力が少ないものとなる。
【０００３】典型的なMRAMデバイスは、複数のメモリセ
ルのアレイを含むものとなる。ワードラインは、各メモ
リセルの各行に沿って延び、ビットラインは各メモリセ
ルの各列に沿って延びる。各メモリセルは、該ワードラ
インとビットラインとの交点に位置する。
【０００４】メモリセルは、１ビットの情報を磁化の向
きとして記憶する。各メモリセルの磁化は、所与の時間
において、安定した２つの向きのうちの何れか一方をと
る。そのような安定した２つの向き（すなわち平行と逆
平行(anti-parallel)）が、論理値「０」と「１」を表
す。
【０００５】磁化の向きは、スピン依存型トンネル接合
デバイスのようにメモリセルの抵抗に影響を及ぼす。例
えば、磁化の向きが平行である場合には、メモリセルの
抵抗は第１の値Ｒとなり、磁化向きが平行から逆平行へ
と変化した場合には、メモリセルの抵抗は第２の値Ｒ＋
ΔＲへと増大する。選択されたメモリセルの磁化の向
き、すなわちメモリセルの論理状態は、該選択されたメ
モリセルの抵抗状態を検知することにより読み取ること
ができる。
【０００６】アレイ内の単一のメモリセルの抵抗状態の
検知は、信頼できない可能性がある。アレイ内の全ての
メモリセルは、多数の平行な経路によって結ばれてい
る。ある交点において認められる抵抗は、他の行及び列
におけるメモリセルの抵抗と並列な交点に位置するメモ
リセルの抵抗と等しくなる（メモリセルのアレイは、交
点の抵抗回路網として特帳付けすることができる）。
【０００７】更に、検知されるメモリセルが、記憶され
ている磁化に起因して異なる抵抗状態を有する場合に、
小さな電位差が生じる可能性がある。この小さな電位差
は、寄生電流または「スニークパス(sneak path)」電流
を生じさせ得るものとなる。該寄生電流は、抵抗状態の
検知を妨げ得るものとなる。
【０００８】
【発明が解決しようとする課題】MRAMデバイス内のメモ
リセルの抵抗状態を高い信頼性で検知する必要性が存在
する。
【０００９】
【課題を解決するための手段】この必要性は本発明によ
って満たされる。本発明の一実施形態によれば、抵抗性
クロスポイントメモリセルアレイ内の選択された１つの
メモリセルの読み出し動作は、該選択されたメモリセル
と交差するビットラインに第１の電位を印加し、該選択
されたメモリセルと交差するワードラインに第２の電位
を印加し、選択されていないワードライン及びビットラ
インのサブセットに第３の電位を印加し、前記選択され
たライン及び前記選択されていないラインに電位が印加
されている間に前記選択されたメモリセルの抵抗状態を
判定することにより行われる。前記第３の電位は前記第
１の電位と等しい。
【００１０】本発明の他の実施形態及び利点は、本発明
の原理を例示する図面に関連して行われる以下の詳細な
説明から明らかとなろう。
【００１１】
【発明の実施の形態】例示を目的とした図面に示すよう
に、本発明は、MRAMデバイスで実施される。MRAMデバイ
スは、複数のメモリセルからなるアレイと、該メモリセ
ルの抵抗状態を高い信頼性で検知する回路とを含む。読
み出し動作時に、該回路は、選択されたワードライン及
びビットラインと幾つかの選択されていないワードライ
ン及びビットラインとに等しい電位を印加する。等電位
を印加することにより、寄生電流が読み出し動作に干渉
するのを防止することができる。
【００１２】次に図１を参照する。同図は、複数のメモ
リセル12からなるアレイ10を含むMRAMデバイス8を示し
ている。メモリセル12は、行及び列に配列され、各行は
ｘ方向に延び、各列はｙ方向に延びている。本発明の説
明を単純化するために、比較的少数のメモリセル12しか
示していない。実際には、任意のサイズのアレイを使用
することが可能である。
【００１３】ワードライン14として機能するトレース
は、メモリセルアレイ10の一方の側面でｘ方向に延びて
いる。ビットライン16として機能するトレースは、メモ
リセルアレイ10の反対側の側面でｙ方向に延びている。
アレイ10の各行毎に１つのワードライン14が存在し、ア
レイ10の各列毎に１つのビットライン16が存在すること
が可能である。各メモリセル12は、対応するワードライ
ン14とビットライン16との交点に位置する。
【００１４】メモリセル12は、特定のタイプの装置に制
限されるものではない。例えば、メモリセル12は、スピ
ン依存型トンネル（SDT）接合デバイスとすることが可
能である。
【００１５】ここで図２ａ及び図２ｂを参照する。典型
的なSDT接合デバイス12は、磁化を有する固定(pinned)
層52を含み、その磁化の向きは、固定層52の平面内に向
けられるが、対象となる範囲内の印加磁界が存在する場
合に回転しないように固定される。SDT接合デバイス12
はまた、固定されていない磁化の向きを有する「自由」
層50を含む。より正確には、磁化は、自由層50の平面内
の１つの軸（「容易」軸）に沿った２つの方向の何れか
に向きを合わせることができる。自由層50及び固定層52
の磁化が互いに同じ向きである場合、その向きは「平
行」（図２ａの矢印で示すような向き）と呼ばれる。自
由層50及び固定層52の磁化が互いに反対の向きである場
合、その向きは「逆平行」（図２ｂに矢印で示すような
向き）と呼ばれる。自由層50における磁化は、メモリセ
ル12と交差するワードライン14及びビットライン16に書
き込み電流を印加することにより、その向きを設定する
ことが可能である。
【００１６】自由層50と固定層52とは、絶縁トンネル障
壁22によって分離される。該絶縁トンネル障壁22によ
り、自由層50と固定層52の間に量子力学的なトンネル効
果を生じさせることが可能となる。このトンネル現象
は、電子スピンに依存するものであり、SDT接合デバイ
ス12の抵抗を、自由層50及び固定層52の磁化の相対的な
向きの関数にする。例えば、SDT接合デバイス12の抵抗
は、自由層50及び固定層52の磁化の向きが平行の場合に
は第１の値Ｒとなり、該磁化の向きが逆平行の場合には
第２の値Ｒ＋ΔＲとなる。
【００１７】ここで図１に戻る。MRAMデバイス8はま
た、行デコード回路18を含む。読み出し動作時に、行デ
コード回路18は、ワードライン14に定電源電圧Vsまたは
接地電位を印加することが可能である。定電源電圧Vs
は、外部回路により提供することが可能である。
【００１８】MRAMデバイス8は更に、読み出し動作時に
選択されたメモリセル12の抵抗を検知する読み出し回路
と、書き込み動作時に選択されたメモリセル12の磁化の
向きを設定する書き込み回路とを含む。該読み出し回路
を包括的に符号20で示す。該書き込み回路は、本発明の
説明を単純化するために示していない。
【００１９】読み出し回路20は、複数の操向回路22と感
度増幅器24を含む。各操向回路22には多数のビットライ
ン16が接続される。各操向回路22は、各ビットライン16
を動作電位源または感度増幅器24に接続する１組のスイ
ッチを含む。感度増幅器24の出力はデータレジスタ30へ
供給され、該データレジスタ30は、MRAMデバイス8の入
出力パッド32に結合される。１つの感度増幅器24が、４
列のピッチに適合することができるものである場合に
は、256個の感度増幅器24を、メモリセル12の1024ｘ102
4アレイ10に使用することが可能である。合計でk＝4の
ビットライン16を各感度増幅器24に多重化することが可
能である。MRAMデバイス8が多レベルのメモリセルアレ
イ（例えば図１１を参照）を有する場合には、その追加
のレベルからのビットライン16を感度増幅器24に多重化
することが可能である。
【００２０】図３ａは、メモリセルアレイ10の電気的な
等価物を示している。選択されたメモリセルは、第１の
抵抗器12aにより表され、選択されていないメモリセル
は、第２、第３、及び第４の抵抗器12b,12c,12dによっ
て表されている。第２の抵抗器12bは、選択されたビッ
トラインに沿った選択されていないメモリセルを表し、
第３の抵抗器12cは、選択されたワードラインに沿った
選択されていないメモリセルを表し、第４の抵抗器12d
は、残りの選択されていないメモリセルを表している。
例えば、複数のメモリセル12の全てが約Rの公称抵抗値
を有しており、アレイ10がn行及びm列を有する場合に
は、第２の抵抗器12bが約R/(n-1)の抵抗値を有し、第３
の抵抗器12cが約R/(m-1)の抵抗値を有し、第４の抵抗器
12dが約R/[(n-1)(m-1)]の抵抗値を有することになる。
【００２１】第１の抵抗器12aは、交差するビットライ
ンに動作電位Vsを印加し、交差するワードラインに接地
電位を印加することにより、選択することが可能であ
る。その結果として、第１の抵抗器12aに検知電流Is が
流れる。しかし、第２、第３、及び第４の抵抗器12b,12
c,12dは、動作電位Vsと接地電位との間に結合され、こ
のため、第２、第３、及び第４の抵抗器12b,12c,12dに
スニークパス電流S1,S2,S3が流れる可能性がある。更
に、第２、第３、及び第４の抵抗器12b,12c,12dの抵抗
値は、選択された第１の抵抗器12aの抵抗値よりも遙か
に小さく、このため、スニークパス電流S1,S2,S3は、検
知電流Isよりも大きくなる。かかるスニークパス電流S
1,S2,S3は、通常は、選択されたメモリセルの読み出し
動作中の検知電流Isを不明瞭にするものとなる。
【００２２】しかし、図３ｂに示すように、かかる不明
瞭化は、選択されていないビットラインに同じ動作電位
Vb＝Vsを印加するこにより低減させ又は排除することが
できる。Vb＝Vsの場合には、スニークパス電流S1,S3
が、第２及び第４の抵抗器12b,12dに流れないよう遮断
される。第２の抵抗器12cに流れるスニークパス電流S2
は、接地電位へと導かれ、それ故、検知電流Isと干渉す
ることはない。
【００２３】代替的には、図３ｃに示すように、選択さ
れていないワードラインに同じ動作電位Vb＝Vsを印加す
ることにより、かかる不明瞭化を低減させ又は排除する
ことができる。スニークパス電流S1は、第２の抵抗器12
bに流れないよう遮断されることになる。第３及び第４
の抵抗器12c,12dに流れるスニークパス電流S2,S3は、接
地電位へと導かれ、それ故、検知電流Isと干渉すること
はない。
【００２４】したがって、アレイ10の選択されていない
ビットラインまたはワードラインに等しい電位を印加す
ることにより、検知電流Isの不明瞭化が排除され又は低
減される。その結果として、検知電流Is、ひいては選択
されたメモリセルの抵抗状態を、高い信頼性で決定する
ことができる。
【００２５】以下、メモリセルアレイ10に等しい電位を
印加し、及び選択されたメモリセルの抵抗状態を検知す
るための様々な方法について説明する。第１の方法を図
４に関連して説明し、第２の方法を図６に関連して説明
し、第３の方法を図８に関連して説明する。かかる様々
な方法のハードウェアによる実施についても後に説明す
る。
【００２６】ここで図４を参照する。同図は、電流源、
電圧フォロワ、及び比較器を使用して、選択されたメモ
リセルの抵抗状態を決定する方法を示したものである。
行デコード回路は、選択されたメモリセルと交差するワ
ードラインを接地電位に接続することにより該ワードラ
インを選択する（ブロック102）。電流源は、選択され
たメモリセルと交差するビットラインに検知電流を供給
する（ブロック104）。電流源と選択されたメモリセル
との接合部の電位は電圧フォロワによって検知される
（ブロック106）。該電圧フォロワは、選択されていな
いビットライン又は選択されていないワードライン等の
選択されていないラインのサブセットに同じ電位を印加
する。前記接合部における電位は、比較器によって基準
電圧と比較される。該比較器の出力は、選択されたメモ
リセルの抵抗状態を示すHIGH信号またはLOW信号を提供
する（ブロック108）。
【００２７】図５は、図４に関して説明した方法のハー
ドウェアによる実施を示したものである。感度増幅器24
は、電流源150、電圧フォロワ152、及び比較器154を含
む。該電流源は、電荷ポンプ150を含むことが可能であ
る。読み出し動作中に、操向回路22が、電荷ポンプ150
を選択されたビットライン16へ接続し、及び電圧フォロ
ワ152の出力を選択されていないビットラインに接続す
る。
【００２８】電荷ポンプ150は、読み出し動作中に、選
択されたビットラインに一定の検知電流Isを供給する。
該検知電流Isが、選択されたメモリセル12に供給される
と、選択されたメモリセルの両端に電圧Vが生じる。該
電圧Vは、V＝IsRまたはV＝Is(R+ΔR)である。比較器154
は、この電圧Vを基準電圧Vrefと比較する。比較器154の
出力は、レジスタ32にデータ信号を提供する。基準電圧
Vrefが、IsRとIs（R＋ΔR）との中間になるように選択
された場合には、基準電圧Vrefよりも低い電圧Vが抵抗
値R（論理０）を示し、基準電圧Vrefよりも高い電圧が
抵抗値R＋ΔR（論理１）を示すことになる。基準電圧Vr
efは、以下で示すように生成することが可能である。
【００２９】選択されたメモリセル12に検知電流Isが流
れている間、電圧フォロワ152は、電荷ポンプ150と選択
されたメモリセル12との接合部JBの電位を検知し、選択
されていないビットラインに等しい電位を印加する。そ
の結果として、スニークパス電流が読み出し動作に干渉
しなくなる。電圧フォロワ152は、選択されていないビ
ットラインの代わりに選択されていないワードラインに
同じ電位を印加することが可能である。
【００３０】ここで図６を参照する。同図は、電流感度
増幅器及び電圧源を使用して選択されたメモリセルの抵
抗状態を検知する方法を示したものである。行デコード
回路は、選択されたワードラインに検知電圧Vsを印加し
（ブロック202）、選択されたビットラインは、電流感
度増幅器の仮想接地に結合される（ブロック204）。検
知電圧Vsは、0.1〜0.5ボルトの直流電圧とすることが可
能であり、外部ソースにより提供することが可能なもの
である。選択されていないラインのサブセット（例えば
全ての選択されていないビットライン）もまた仮想接地
に接続される（ブロック206）。該仮想接地は、選択さ
れたビットラインと選択されていないラインのサブセッ
トとに等しい電位が印加されている限り、ゼロ電位また
は任意の他の電位とすることが可能である。
【００３１】検知電流は、電圧源から、選択されたメモ
リセル及び電流感度増幅器を通って流れる。選択されて
いないラインのサブセットが仮想接地にも接続されてい
るため、選択されていないラインを流れるスニークパス
電流は、それ自体の別個の経路をたどることになり、選
択されたビットラインに流れる電流に干渉することはな
い。
【００３２】選択されたビットラインを流れる検知電流
を検知して、抵抗状態を、ひいては選択されたメモリセ
ルの論理値を決定することが可能である（ブロック20
8）。検知電流は、選択されたメモリセルの抵抗状態に
依存して、Vs/RまたはVs/(R＋ΔR）と等しくなる。
【００３３】図７は、図６に関連して説明した方法のハ
ードウェアによる実施を示している。行デコード回路18
は、選択されたワードライン14を電圧源251に接続する
ことにより、該ワードライン14に検知電圧Vsを印加す
る。
【００３４】感度増幅器24は、検知電流を検知する電流
感度増幅器252を含む。該電流感度増幅器252は、接地に
接続された非反転入力と、選択されたビットライン16に
接続された反転入力とを有する、演算増幅器254とする
ことが可能である。該演算増幅器254の反転入力と出力
との間に抵抗器Rfが結合される。かかる演算増幅器254
は、V1＝VsｘRf/RまたはV2＝VsｘRf/(R+ΔR）の出力大
きさを有するよう構成される。
【００３５】読み出し動作時に、操向回路22は、選択さ
れたビットラインを電流感度増幅器252に接続し、選択
されていない全てのビットラインを仮想接地に接続す
る。選択されたビットラインは、電流感度増幅器252を
介して仮想接地に接続される。このため、選択されたビ
ットラインと選択されていないビットラインとに同じ電
位が印加される。
【００３６】比較器256は、増幅器出力を基準電圧Vref
と比較する。該基準電圧Vrefは、V1とV2の間の電圧とす
ることが可能である。すなわち、V1≦Vref≦V2である。
論理「0」または論理「1」を示す比較器256の出力は、
データレジスタ32内に記憶される。
【００３７】選択されていないビットラインは、操向回
路22によって接地電位に接続されるように示されてい
る。しかし、その代わりに、選択されていないワードラ
インを仮想接地に接続することも可能である。
【００３８】同一の選択された行に位置するメモリセル
と交差する多数の選択されたビットラインに多数の感度
増幅器252を接続することが可能である。このため、多
数のメモリセルに対して並列に読み出しを行うことが可
能である。
【００３９】ここで図８を参照する。同図は、選択され
たメモリセル12についての読み出し動作時に、直接注入
式電荷増幅器（direct injection charge amplifier）
を使用してアレイ10に等しい電位を印加する方法を示し
たものである。読み出し動作の初めに、直接注入式電荷
増幅器がVDDに事前充電され（302）、次いで選択された
ビットラインが該直接注入式電荷増幅器に接続され、選
択されていないラインのサブセットが一定の電源電圧Vs
に接続される（304）。その結果として、検知電流が、
選択されたメモリセルを流れて、コンデンサを充電す
る。検知電流が定常状態に達した後（306）、前記コン
デンサを使用して、選択されたビットラインに検知電流
を提供する（308）。これにより、コンデンサに蓄積さ
れた電荷が消耗されて、コンデンサ電圧が低下する。ま
た、検知電流が積分される際に、コンデンサ電圧は上昇
する。コンデンサ電圧が基準電圧に達するまでの時間が
測定され（310）、該測定された時間がしきい値と比較
される（312）。この比較により、抵抗状態ひいては選
択されたメモリセルの論理値が示される。
【００４０】図９は、図８に関連して説明した方法のハ
ードウェアによる実施を示したものである。感度増幅器
24は、直接注入式電荷増幅器352とコンデンサ354とを含
む。該電荷増幅器352及びコンデンサ354を選択されたビ
ットラインに結合する操向回路スイッチ356を第１のス
イッチ356と称することとする。感度増幅器24の一部を
なす第２のスイッチ358は、電圧VDDを提供する電源にコ
ンデンサ354を結合する。
【００４１】読み出し動作の最初に、第２のスイッチ35
8が閉じられ、これによりコンデンサ354が充電され始め
る。該コンデンサ354が、電圧VDDまで充電された後、第
２のスイッチ358が開かれ、及び第１のスイッチ356が閉
じられ、これによりコンデンサ354が、選択されたビッ
トライン16に検知電流を供給する。該検知電流は、選択
されたメモリセル12を流れる。電荷増幅器352は、調整
された検知電圧Vsを、選択されたビットライン16に印加
する。
【００４２】ここで更に図１０を参照する。コンデンサ
354は、選択されたメモリセル12に検知電流が流れる際
に放電される。その結果として該コンデンサ354の電圧V
capが低下する。該コンデンサ電圧Vcapが低下する速さ
は、選択されたメモリセル12の抵抗値に依存する。すな
わち、コンデンサ電圧Vcapは、選択されたメモリセル12
が高い抵抗値（R＋ΔR）を有する場合にはゆっくりと低
下し、選択されたメモリセル12が低い抵抗値（R）を有
する場合には速く低下する。
【００４３】第１の比較器360は、コンデンサ電圧Vcap
をしきい電圧Vtと比較する。次いで、該しきい電圧Vtに
達するまでの時間に従って、選択されたメモリセル12の
抵抗状態を決定することができる。
【００４４】例えば、第２の比較器362は、第１の比較
器360の出力を（特定の時間にHIGHからLOWへ（又はその
逆に）遷移する）クロックパルスCPと比較することがで
きる。該第２の比較器362の出力は、データ信号DATをデ
ータレジスタ32に提供する。クロックパルスCPが遷移す
る前にコンデンサ電圧Vcapがしきい電圧Vtよりも低くな
った場合には、前記データ信号DATは、低いセル抵抗
（R）に対応する論理値（実線で示す）を示すものとな
る。クロックが遷移した後にコンデンサ電圧Vcapがしき
い値Vtよりも低くなった場合には、データ信号DATは、
高いセル抵抗（R＋ΔR）に対応する論理値（破線で示
す）を示すものとなる。
【００４５】しきい電圧Vtは、VDDよりも低くかつVsよ
りも大きい直流電圧とすることが可能である。すなわ
ち、Vs＜Vt＜VDDである。クロックパルスCPの遷移は、
高抵抗状態のスイッチングしきい値時間T1と低抵抗状態
のスイッチングしきい値時間T2との間の時間T0で生じる
ことが可能である。しきい電圧Vt及びクロックパルスCP
は両方とも、外部の基準回路により生成することが可能
である。
【００４６】第１のスイッチ356が閉じられている間、
操向回路22は、選択されていないビットラインに電圧Vs
を印加する。該選択されていないビットラインに印加さ
れる該電圧Vsは、選択されたビットラインに印加される
電圧と同じ大きさを有する。したがって、スニークパス
電流が検知電流に干渉することはない。代替的に、選択
されていないワードラインに電圧Vsを印加することも可
能である。
【００４７】電荷増幅器は、1999年10月29日に出願され
た米国特許出願第09/430,238号に開示されているタイプ
のものとすることが可能である。かかる電荷増幅器は、
入力電流経路の一部を構成する操向回路やその他の回路
における誤差を補正する較正回路を含む。これは、電流
操向装置及びマルチプレクサスイッチのサイズ決定に関
する回路設計上の設計公差を大幅に緩和させるという効
果を有するものとなる。
【００４８】前述のハードウェアによる実施形態におけ
る基準電圧Vrefやその他の基準信号（例えばVt）は、数
多くの任意の方法で生成することが可能である。例え
ば、基準電圧Vrefは、ダミーメモリセルの単純な抵抗回
路網によって確立すること可能である。
【００４９】信号生成方式の種類は、アレイ全体にわた
るメモリセル抵抗の変動を制御する能力にある程度依存
することになる。製造プロセスが適切に制御されている
場合は、単一の外部基準信号生成器を使用して全体的な
(global)基準信号を生成することが可能である。しか
し、メモリセルの公称抵抗がアレイ全体にわたって大き
く変動する場合には、全体的な基準電圧信号は、アレイ
内の各メモリセルに正確な基準電圧を提供するものとな
らない可能性がある。基準信号を生成する様々な方法
は、2000年6月20日に出願された本出願人の米国特許出
願第09/598671号に開示されている（代理人整理番号：1
0982050-01）。
【００５０】ここで図１１を参照する。同図は、多レベ
ルMRAMチップ400を示している。該MRAMチップ400は、基
板404上にz方向に積み重ねられた数Zのメモリセルレベ
ルまたは平面402を含む。数Zは正の整数であり、Z≧1で
ある。メモリセルレベル402は、二酸化ケイ素等の絶縁
材料（図示せず）により分離することが可能である。基
板404上に読み出し及び書き込み回路を作製することが
可能である。該読み出し及び書き込み回路は、読み出し
及び書き込みの対象となるレベルを選択するための追加
のマルチプレクサを含むことが可能である。
【００５１】上記説明は、読み出し動作時にメモリセル
の抵抗状態を高い信頼性で検知することができるMRAMデ
バイスに関するものである。読み出し動作時に検知電流
が不明瞭にならないように寄生電流が遮断され又は再方
向付けが行われる。更に、寄生電流は、メモリセル構造
を変更することなくその遮断または再方向付けが行われ
る。
【００５２】本発明によるMRAMデバイスは、様々な用途
に使用することが可能である。図１２は、１つ又は２つ
以上のMRAMチップ400の一般的な用途を示している。該
一般的な用途は、MRAM記憶モジュール452、インタフェ
イスモジュール454、及びプロセッサ456を含むマシン45
0により実施される。該MRAM記憶モジュール452は、長期
記憶用に１つ又は２つ以上のMRAMチップ400を含む。イ
ンタフェイスモジュール454は、プロセッサ456とMRAM記
憶モジュール452との間のインタフェイスを提供する。
マシン450はまた、短期記憶用に高速の揮発性メモリ
（例えばSRAM）を含むことが可能である。
【００５３】マシン450がノートブック型コンピュータ
やパーソナルコンピュータ等である場合には、MRAM記憶
モジュール452は、多数のMRAMチップ400を含むことが可
能であり、インタフェイスモジュール454は、EIDEまた
はSCSIインタフェイスを含むことが可能である。マシン
450がサーバ等である場合には、MRAM記憶モジュール452
は、更に多数のMRAMチップ400を含むことが可能であ
り、インタフェイスモジュール454は、ファイバチャネ
ル又はSCSIインタフェイスを含むことが可能である。か
かるMRAM記憶モジュール452は、ハードディスクドライ
ブ等の従来の長期記憶用の記憶装置と代替し又はそれを
補うことが可能である。
【００５４】マシン450がディジタルカメラ等である場
合には、MRAM記憶モジュール452は、より少数のMRAMチ
ップ400を含むことが可能であり、インタフェイスモジ
ュール454は、カメラインタフェイスを含むことが可能
である。かかるMRAM記憶モジュール452は、ディジタル
カメラにオンボードでディジタル画像を長期記憶するこ
とを可能にする。
【００５５】本発明によるMRAMデバイスは、ハードドラ
イブやその他の従来の長期型データ記憶装置を上回る数
多くの利点を提供するものとなる。MRAMデバイスからの
データのアクセスは、ハードディスクドライブ等の従来
の長期型記憶装置からのデータのアクセスよりも遙かに
高速である。更に、MRAMデバイスは、ハードディスクド
ライブよりも小型である。
【００５６】メモリデバイスは、上述の特定の実施形態
に制限されるものではない。例えば、MRAMデバイスは、
スピン依存型トンネルデバイスの使用には制限されな
い。使用可能な他のタイプの装置として、巨大磁気抵抗
（GMR：Giant Magnetoresistance）装置が挙げられる
（但しこれに制限されるものではない）。
【００５７】磁化容易軸の方向に向けられた行に関して
MRAMデバイスを説明してきたが、行と列を交換すること
が可能である。
【００５８】メモリデバイスは、MRAMセルには制限され
ない。メモリデバイスは、抵抗性クロスポイントアレイ
内の任意のタイプのメモリセルを含むことが可能であ
る。
【００５９】選択されていないビットラインに等しい電
位を印加することが可能であるが、選択されていないビ
ットラインではなく選択されていないワードラインに等
しい電位を印加することも可能である。
【００６０】選択されていないラインは、ワードライン
またはビットラインのサブセットとすることが可能であ
る。等しい電位が印加されるサブセットは、全てのワー
ドラインまたは全てのビットラインに制限されない。例
えば、選択されたビットラインに隣接するビットライン
のサブセットに等しい電位を印加することが可能であ
る。該サブセットは、ビットラインとワードラインとの
組み合わせとすることも可能である。
【００６１】本発明は、上記で説明しまた図示した特定
の実施形態に制限されない。本発明は、特許請求の範囲
に従って解釈されるべきものである。
【００６２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．複数のメモリセル(12)からなる抵抗性クロスポイン
トアレイ(10)と、該アレイ(10)の行に沿って延びる複数
のワードライン(14)と、前記アレイ(10)の列に沿って延
びる複数のビットライン(16)と、選択されたメモリセル
(12)についての読み出し動作時に該選択されたメモリセ
ル(12)の抵抗状態を検知する回路(20)であって、選択さ
れたビットラインに第１の電位を印加し、選択されたワ
ードラインに第２の電位を印加し、及び選択されていな
いワードライン及びビットラインのサブセットに第３の
電位を印加し、該第３の電位が前記第１の電位と等し
い、回路(20)とを備えている、データ記憶装置(8)。 ２．前記回路(20)が、電流源(150)と、読み出し動作時
に選択されたビットラインに前記電流源(150)を結合す
る操向スイッチ(22)と、読み出し動作時に前記第１の電
位を検知し及び選択されていないラインのサブセットに
前記第３の電位を印加する電圧フォロワ(152)とを含
む、前項１に記載の装置。 ３．前記電流源(150)が、電荷ポンプを含み、前記回路
(20)が、読み出し動作時に基準電圧を前記電流源と前記
選択されたビットラインとの間の接合部における電位と
比較する比較器(154)を含む、前項２に記載の装置。 ４．前記回路(20)が、読み出し動作時に検知電圧源を前
記選択されたワードラインに印加し、及び前記回路(20)
が、電流感度増幅器(252)と、読み出し動作時に前記選
択されたビットラインと仮想接地との間に前記電流感度
増幅器(252)を接続する操向スイッチ(22)とを含み、こ
れにより前記第１の電位が前記選択されたビットライン
に印加され、前記操向スイッチ(22)が、前記読み出し動
作時に前記選択されていないラインのサブセットを前記
仮想接地に接続する、前項１に記載の装置。 ５．前記感度増幅器(252)が能動増幅器を含み、前記回
路(20)が、該能動増幅器の出力を基準電圧と比較する比
較器(26)を含み、前記比較器(256)の出力により、前記
選択されたメモリセルが高い抵抗状態を有しているか低
い抵抗状態を有しているかが示される、前項４に記載の
装置。 ６．前記回路(20)が、読み出し動作時に減衰する第１の
電位を前記選択されたビットラインに提供するコンデン
サ(358)を含む、前項１に記載の装置。 ７．前記回路(20)が、前記選択されたビットライン上の
前記第１の電位を調整する電荷増幅器(352)を含み、前
記コンデンサ(358)が、前記第１の電位を前記選択され
たビットラインに印加する、前項６に記載の装置。 ８．前記回路(20)が、前記選択されたメモリセルに流れ
る電流を積分し、及び前記コンデンサ電圧の減衰時間に
従って前記選択されたメモリセルが高い抵抗値を有する
か低い抵抗値を有するかを判定する、前項６に記載の装
置。 ９．前記メモリセル(12)がMRAMセルである、前項８に記
載の装置。
【図面の簡単な説明】
【図１】本発明によるMRAMデバイスを示す説明図であ
る。
【図２ａ】MRAMメモリセルの平行の磁化の向きを示す説
明図である。
【図２ｂ】MRAMメモリセルの逆平行の磁化の向きの図で
ある。
【図３ａ】MRAMメモリセルアレイの電気的な等価物に流
れる電流を示す回路図である。
【図３ｂ】MRAMメモリセルアレイの電気的な等価物に流
れる電流を示す回路図である。
【図３ｃ】MRAMメモリセルアレイの電気的な等価物に流
れる電流を示す回路図である。
【図４】MRAMメモリセルアレイ内のメモリセルに対する
第１の読み出し方法を示すフローチャートである。
【図５】該第１の読み出し方法のハードウェアによる実
施を示す説明図である。
【図６】MRAMメモリセルアレイ内のメモリセルに対する
第２の読み出し方法を示すフローチャートである。
【図７】該第２の読み出し方法のハードウェアによる実
施を示す説明図である。
【図８】MRAMメモリセルアレイ内のメモリセルに対する
第３の読み出し方法を示す説明図である。
【図９】該第３の読み出し方法のハードウェアによる実
施を示す説明図である。
【図１０】図９のハードウェアによる実施による読み出
し動作中に生成される信号を示すグラフである。
【図１１】多数のレベルを含むMRAMチップを示す説明図
である。
【図１２】１つ又は２つ以上のMRAMチップを含むマシン
を示すブロック図である。
【符号の説明】
8 データ記憶装置 10 抵抗性クロスポイントアレイ 12 メモリセル 14 ワードライン 16 ビットライン 20 回路 22 操向スイッチ 150 電流源 152 電圧フォロワ 154 比較器 252 電流感度増幅器 256 比較器 352 電荷増幅器 358 コンデンサ
フロントページの続き (72)発明者 フレデリック・エイ・パーナー アメリカ合衆国カリフォルニア州94306, パロアルト，ラモナ・ストリート・3234 (72)発明者 ジェイムス・エイ・ブラグ アメリカ合衆国カリフォルニア州94025, メンロパーク，マーモナ・ドライブ・205 Ｆターム(参考） 5F083 FZ10 LA03

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセル(12)からなる抵抗性クロ
    スポイントアレイ(10)と、 該アレイ(10)の行に沿って延びる複数のワードライン(1
    4)と、 前記アレイ(10)の列に沿って延びる複数のビットライン
    (16)と、 選択されたメモリセル(12)についての読み出し動作時に
    該選択されたメモリセル(12)の抵抗状態を検知する回路
    (20)であって、選択されたビットラインに第１の電位を
    印加し、選択されたワードラインに第２の電位を印加
    し、及び選択されていないワードライン及びビットライ
    ンのサブセットに第３の電位を印加し、該第３の電位が
    前記第１の電位と等しい、回路(20)とを備えている、デ
    ータ記憶装置(8)。
JP2001135844A 2000-05-03 2001-05-07 抵抗性クロスポイントメモリセルアレイのための等電位検知方法 Pending JP2002008369A (ja)

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