JP3795875B2 - 磁気ランダムアクセスメモリ及びそのデータ読み出し方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁気抵抗(Magneto Resistive)効果を利用して“1”,“0”情報の記憶を行う磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)及びそのデータ読み出し方法に関する。特に、クロスポイント型メモリセルを分割ビット線構造(階層ビット線方式)で配置したメモリセルアレイにおける読み出し時の主/副ビット線並びにワード線の電位制御に関する。
【0002】
【従来の技術】
MRAMは、磁気抵抗効果を利用して“1”または“0”情報を蓄積させることでメモリ動作をさせるデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作性を兼ね備えたユニバーサルなストレージデバイスの候補の1つとして位置付けられ、各社で開発が始まっている。
【0003】
磁気抵抗効果には、主にGMR(Giant Magneto Resistive)とTMR(Tunneling Magneto Resistive)の2つの効果が知られている。このうちGMR効果を利用する素子(GMR素子)は、2つの強磁性層に挟まれた導体の抵抗が上下の強磁性層のスピンの向きにより変化する現象を用いて情報を記憶するものである。しかしながら、GMR素子は、磁気抵抗値の変化の割合を示すMR比が10%程度と低いために、記憶情報の読み出し信号が小さく、読み出しマージンの確保がMRAM実現の最大の課題である。このため、現時点では実用性が不十分と考えられている。
【0004】
一方、TMR効果を利用する代表的な素子としては、スピン偏局トンネル効果による磁気抵抗の変化を用いるMTJ(Magnetic Tunnel Junction)素子が知られている。このMTJ素子は、強磁性層である2つの金属層に絶縁膜(トンネル絶縁膜)が挟まれた積層構造になっている。MTJ素子では、上下の強磁性層のスピンの向きが互いに平行な場合には、トンネル絶縁膜を介した2つの強磁性層間のトンネル確率が最大となり、その結果抵抗値が最小となる。これに対し、スピンの向きが互いに反平行な場合には、同トンネル確率が最小となることで抵抗値が最大となる。このような2つのスピン状態を実現するために、通常、上記強磁性層(磁性体膜)のうち何れか一方は、その磁化の向きが固定されており外部磁化の影響を受けないように設定されている。一般に、この磁化の向きが固定されている強磁性層はピン層と呼ばれている。他方の強磁性層(磁性体膜)は、印加される磁界の向きにより磁化の向きが上記ピン層と平行あるいは反平行にプログラム可能となっている。この強磁性層は、一般にフリー層と呼ばれており、情報を蓄える役割を担っている。MTJ素子の場合、現在では、抵抗変化率としてのMR比が50%を超えるものも得られており、MRAM開発の主流になりつつある。
【0005】
上記MTJ素子を用いたMRAMへの書き込みは、上記フリー層の磁化の向きを反転させるために、各々のメモリセルに対して直交して通過しているビット線とワード線に一定以上の電流を流し、これによって発生する合成磁界の大きさに応じてフリー層の磁化の向きを制御することで行われる。
【0006】
これに対し、読み出しは、選択されたビットに対応するMTJ素子の2枚の磁性体膜間に電圧を印加し、これを流れる電流から抵抗値を読み取ることや、選択されたMTJ素子に定電流を流し、これにより発生する2枚の磁性体膜間の電圧を検知することなどで可能となる。
【0007】
このようなMTJ素子を用いたMRAMの一例については、例えば非特許文献1に報告がされている。しかし、この非特許文献1に記載されているMRAMは、1ビットのデータを2つのMOSトランジスタと2つのMTJ素子で記憶する構成であるため大容量化や高集積化が難しい。また、大容量化や高集積化を図ると寄生容量や寄生抵抗の増大によりアクセス速度が低下する恐れがある。
【0008】
【非特許文献1】
ISSCC2000 Digest of Technical Paper p.128 "A 10ns Read and Write Non-Volatile Memory Array using a Magnetic Tunnel Junction and FET Switch in each Cell"
【0009】
【発明が解決しようとする課題】
上記のように従来の磁気ランダムアクセスメモリ及びそのデータ読み出し方法は、大容量化や高集積化が難しく、且つ大容量化や高集積化を図るとアクセス速度が低下する恐れがある。
【0010】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、大容量化や高集積化が図れ、アクセス速度の高速化も実現出来る磁気ランダムアクセスメモリ及びそのデータ読み出し方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明の一態様によると、磁気抵抗効果を示すクロスポイント型のメモリセルがそれぞれマトリクス状に配置された複数のセルユニットと、前記各セルユニット中のメモリセルの一端にそれぞれ行毎に接続されるワード線と、前記各セルユニット中のメモリセルの他端にそれぞれ列毎に接続される副ビット線と、複数の副ビット線にそれぞれスイッチ回路を介して共通接続される主ビット線と、電流通路の一端が前記主ビット線にそれぞれ接続され、他端がセンスアンプに接続されるカラム選択用の第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートに接続されるカラム選択線と、前記カラム選択線にカラムアドレス選択信号を出力して選択的に駆動するCSLドライバと、カラムアドレス信号をデコードして前記CSLドライバに供給するカラムデコーダと、前記CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与える第1のバイアス回路とを備え、前記主ビット線を選択して前記センスアンプに接続するように構成された列選択回路と、電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第2のMOSトランジスタと、前記第2のMOSトランジスタの他端にバイアス電圧を与える第2のバイアス回路と、前記第2のMOSトランジスタを前記セルユニット単位で駆動する第1の読み出しワード線ドライバと、ロウアドレス信号をデコードして前記第1の読み出しワード線ドライバに供給する第1のロウデコーダと、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第3のMOSトランジスタと、前記第3のMOSトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路を制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続する第2の読み出しワード線ドライバと、前記ロウアドレス信号をデコードして前記第2の読み出しワード線ドライバに供給する第2のロウデコーダとを含み、前記セルユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路とを具備する磁気ランダムアクセスメモリが提供される。
また、本発明の一態様によると、磁気抵抗効果を示すクロスポイント型のメモリセルがそれぞれマトリクス状に配置された複数のセルユニットと、前記各セルユニット中のメモリセルの一端にそれぞれ行毎に接続されるワード線と、前記各セルユニット中のメモリセルの他端にそれぞれ列毎に接続される副ビット線と、複数の副ビット線にそれぞれスイッチ回路を介して共通接続される主ビット線と、電流通路の一端が前記主ビット線にそれぞれ接続され、他端がセンスアンプに接続されるカラム選択用の第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートに接続されるカラム選択線と、前記カラム選択線にカラムアドレス選択信号を出力して選択的に駆動するCSLドライバと、カラムアドレス信号をデコードして前記CSLドライバに供給するカラムデコーダと、前記CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与える第1のバイアス回路とを備え、前記主ビット線を選択して前記センスアンプに接続するように構成された列選択回路と、電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第2のMOSトランジスタと、前記第2のMOSトランジスタの他端にバイアス電圧を与える第2のバイアス回路と、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第3のMOSトランジスタと、前記第3のMOSトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路と前記第2のMOSトランジスタを制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続するとともにワード線を前記第2のバイアス回路に接続する読み出しワード線ドライバと、ロウアドレス信号をデコードして前記読み出しワード線ドライバに供給するロウデコーダとを含み、前記セル ユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路とを具備する磁気ランダムアクセスメモリが提供される。
【0012】
また、本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、読み出し動作時に、選択されたメモリセルが接続された副ビット線に接続された非選択のメモリセルが接続されたワード線をフローティング状態にし、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線を前記主ビット線と実質的に等しい電位に設定するワード線電位設定手段と、CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与え、前記主ビット線の電位を所定のバイアス電圧に保持するバイアス手段とを具備する磁気ランダムアクセスメモリが提供される。
【0013】
更に、本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、前記メモリセルを選択するためのワード線を、異なる第1,第2の電位供給源に選択的に接続する接続手段と、読み出し時にワード線の電位を設定するための第1,第2のロウデコーダ及びワード線ドライバを備え、前記第1,第2のロウデコーダ及びワード線ドライバで前記接続手段を非活性化することにより、前記ワード線を電気的にフローティング状態に設定し、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線に第1のバイアス手段からバイアス電圧を与えて前記主ビット線と実質的に等しい電位に設定する制御手段と、CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与え、前記主ビット線の電位を所定のバイアス電圧に保持する第2のバイアス手段とを具備する磁気ランダムアクセスメモリが提供される。
【0014】
本発明の一態様によると、磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、前記メモリセルブロック毎に設けられた行選択回路とを備えた磁気ランダムアクセスメモリからデータを読み出す方法であって、選択すべきメモリセルに接続されたワード線を有意レベルにし、選択すべきメモリセルが接続された副ビット線に接続された非選択のメモリセルに接続されたワード線をフローティング状態にするステップと、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線に前記行選択回路中のバイアス回路からバイアス電圧を与えて前記主ビット線と実質的に等しい電位に設定するステップと、選択されたメモリセルが接続された前記副ビット線を前記主ビット線に接続し、前記主ビット線を選択して前記センスアンプに接続するステップと、選択された前記メモリセルの記憶データを前記センスアンプで検知・増幅して読み出すステップとを具備する磁気ランダムアクセスメモリのデータ読み出し方法が提供される。
【0015】
上記のような構成並びに方法によれば、セルの選択素子を必要としないクロスポイント型メモリセルを用いるので、大容量化と高集積化が容易である。また、階層ビット線方式(分割ビット線構造)を採用し、その読み出し動作時に、選択されたメモリセルと同一の副ビット線(分割ビット線)に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給するので、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制出来る。しかも、非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図ることが出来る。よって、容易に大容量化と高集積化が図れ、且つ読み出し動作マージンが大きく、高速読み出し可能なMRAM及びそのデータ読み出し方法を実現出来る。
【0016】
【発明の実施の形態】
本発明は、本出願人の先願である特願2001−390518(先願1)、特願2002−374716(先願2)及び特願2001−401850(先願3)に記載されている技術に基づいてなされたものである。これらの先願に記載した技術を更に改良し、大容量化や高集積化とアクセス速度の高速化を図るものである。更に詳しくは、非選択セルからの誤差電流を抑制しつつ、高速アクセス動作が可能な磁気ランダムアクセスメモリ及びそのデータ読み出し方法を提供するものである。
【0017】
まず、上記先願の技術について説明し、その後、本発明の各実施の形態について説明する。
【0018】
先願1には、選択MOSトランジスタを複数(例えば4個)のMTJ素子で共有化し、素子数の削減とセル面積の縮小を図ることにより、高集積化に寄与する手法が述べられている。この先願1のMRAMは、図14に示すように、メモリセルとして働くMTJ素子MC11〜MC18,MC21〜MC28、読み出し用ビット線/書き込み用ワード線RBL1/WWL1〜RBL8/WWL8、ソース線SL1,SL2、読み出し用ワード線RWL1,RWL2、書き込み用ビット線WBL1,WBL2、ロウデコーダ(Row Decoder)11−1,11−2、ロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Line Driver)12−1,12−2、書き込みワード線シンカー(Write Word Line Sinker)13−1,13−2、カラムデコーダ及び書き込みビット線ドライバ/シンカー(Column Decoder & Write Bit Line Driver/Sinker)14−1,14−2、読み出し回路(Read Circuit)15、書き込みワード線ドライバ(Write Word Line Driver)16、カラムデコーダ及び読み出しカラム選択線ドライバ(Column Decoder & Read Column Line Driver)17、スイッチ回路として働くMOSトランジスタ(MOSFET)RSW1〜RSW8,WSW1〜WSW4,SSW1,SSW2等を含んで構成されている。
【0019】
本先願1に記載されているメモリセルは、例えば図15に示すような断面構造である。すなわち、MTJ素子MC11〜MC14は、これらの素子の一端を共通接続するための配線層18上に配置されており、各MTJ素子MC11〜MC14上に読み出し用ビット線/書き込み用ワード線RBL1/WWL1〜RBL4/WWL4が配置されている。これら読み出し用ビット線/書き込み用ワード線RBL1/WWL1〜RBL4/WWL4と書き込み用ビット線WBL1は、直交(交差)する方向に配置されている。読み出し用ワード線RWL1,RWL2とソース線SL1,SL2は、上記MTJ素子MC11〜MC14の下層に、上記読み出し用ビット線/書き込み用ワード線RBL1/WWL1〜RBL4/WWL4と平行な方向に沿って配置される。
【0020】
また、先願2に提案された手法では、セル情報の読み出し信号確保の観点から、上記先願1の構成を変更してビット線に階層構造(階層ビット線方式)を採用している。この先願2のMRAMは、図16に示すようにMTJ素子MC11〜MC18,MC21〜MC28、ワード線WL1〜WL8、主ビット線MBL1,MBL2、副ビット線SBL1〜SBL4、選択線SS1,SS2、ロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Line Driver)12−1,12−2、書き込みワード線シンカー(Write Word Line Sinker)13−1,13−2、カラムデコーダ及び書き込みビット線ドライバ/シンカー(Column Decoder & Write Bit Line Driver/Sinker)14−1,14−2、カラムデコーダ及びCSLドライバ(Column Decoder & CSL Driver)19、バイアス回路(Bias Circuit)20−1,20−2、センスアンプ(S/A)21、スイッチとして働くMOSトランジスタASW1〜ASW8,BSW1〜BSW4,CSW1,CSW2等を含んで構成されている。
【0021】
図16に示すように、主ビット線MBL1,MBL2と副ビット線SBL1〜SBL4との間に選択用のMOSトランジスタBSW1〜BSW4を配置し、選択線SS1,SS2からゲート信号を供給してオン/オフ制御することで、複数の副ビット線SBL1〜SBL4のうちの少なくとも1つを選択的に主ビット線MBL1,MBL2に接続することが可能となる。これにより、センスアンプ21から見た選択ビット線に接続されるメモリセルの数を大幅に低減させることが出来る。
【0022】
この先願2に記載されている技術は、クロスポイント型メモリセルにあっては、メモリセルに選択性が無いことから、非選択のメモリセル群からセンスアンプ21に誤差信号が流れる問題を考慮し、ビット線に接続される実効的なメモリセル数の低減効果を狙ったものである。この先願2におけるメモリセルの断面構造の一例を図17に示す。メモリセルとしてのMTJ素子MC11〜MC14は、これらの素子の一端を共通接続するための配線層(副ビット線SBL1)18上に配置されており、各MTJ素子MC11〜MC14上にはワード線WL1〜WL4が配置されている。これらワード線WL1〜WL4と書き込み用ビット線WBL1及び主ビット線MBL1は、直交(交差)する方向に配置されている。また、選択線SS1,SS2は、上記MTJ素子MC11〜MC14の下層に、上記ワード線WL1〜WL4と平行な方向に沿って配置される。
【0023】
これらの先願の技術では、何れもクロスポイント型メモリセルを採用し、且つメモリセルMC11〜MC18,MC21〜MC28の下部に選択スイッチとしてのMOSトランジスタWSW1〜WSW4やMOSトランジスタBSW1〜BSW4を配置することで、セル面積の縮小が可能であり高集積化に寄与する、とされている。
【0024】
ところで、クロスポイント型メモリセルからのデータの読み出しは、例えば先願3に記載されているような手法により行われる。図18は、クロスポイント型メモリセルにおける読み出しに関係するMRAMのコア部を抽出して示すブロック図である。クロスポイント型メモリセルであるMTJ素子MCは、ワード線WL1〜WL5とビット線BL1〜BL5の各交差部に配置され、アレイ構成(メモリセルアレイ22)になっている。ワード線WL1〜WL5の一端はそれぞれ、選択スイッチとしてのMOSトランジスタRSW1〜RSW5の電流通路を介して接地電位であるVss電源に接続される。これらMOSトランジスタRSW1〜RSW5は、ロウデコーダ(Row Decoder)11の出力信号でオン/オフ制御される。ビット線BL1〜BL5の一端はそれぞれ、センスアンプ及びビット線バイアス回路(Sense Amp. & Bias Circuit for BL)23−1〜23−5に接続される。
【0025】
メモリセルMCからのデータの読み出し時には、上記センスアンプ及びビット線バイアス回路12−1〜12−5中のビット線バイアス回路により、全てのビット線BL1〜BL5に所定のバイアス電圧が印加される。一方、複数のワード線WL1〜WL5のうち、ロウデコーダ11で選択されたワード線のみが、上記選択スイッチとしてのMOSトランジスタを介して接地電位に短絡される。それ以外の非選択ワード線は上記MOSトランジスタのオフ状態により電気的にフローティング状態が保持される。これによって、選択されたワード線と選択されたビット線の間の電流経路は、選択されたメモリセル(MTJ素子)MCを通る本来の経路のみとなり、非選択のメモリセルを経由して電流が流れる状態にはなり得ない。なぜなら、非選択のワード線はフローティング状態であるため、バイアス電圧が印加されたビット線から全てのMTJ素子を介して充電されることになり、最悪でもこれら非選択のワード線の電位はビット線の電位(すなわちバイアス電位)と等しいか低い状態となり、決してこれよりも高くなることは有り得ないからである。このため、特定のビット線からワード線を経由して他のビット線へ繋がる電流経路は形成されず、読み出し時の誤差電流の抑制が可能となる。この結果、読み出しマージンの確保が可能となる。
【0026】
本先願3に記載されている手法を、先願1や先願2に記載されている分割ビット線構造(階層ビット線方式)のメモリセルアレイに適用することで、同様の原理により誤差電流を抑制した読み出し動作を行うことが出来る。
【0027】
しかしながら、上記のような構成並びに読み出し方法では、全ての非選択ワード線をフローティング状態にするため、分割ビット線構造を採用したが故に読み出しスピードの観点から見ると不利になる。なぜなら、分割ビット線構造は、読み出し時において特定の副ビット線のみ選択的に主ビット線へ接続する構造であるから、選択セルを含まない副ビット線群と主ビット線の間のスイッチ(MOSトランジスタ)を非導通状態に制御する必要があるからである。つまり、選択セルを含まない全ての副ビット線は主ビット線から電気的に切り離され、非選択のMTJ素子群を介して非選択ワード線群と電気的に接続された状態となる。この状態で全ての非選択ワード線がフローティング状態に設定されると、選択セルを含まない副ビット線の電位は、アレイ内ノイズや主/副ビット線間のスイッチ素子の拡散層のリーク電流などで、個々にばらつく可能性が高い。例えば、Vssレベルまで低下した副ビット線を介して、次のサイクルでメモリセルから情報を読み出そうとした場合には、ビット線バイアス回路により主ビット線を経由して副ビット線電位を所定のバイアス電位まで復帰させる必要があるため、センス速度が著しく遅れる可能性がある。更に、副ビット線の電位変動が異なると、それに起因してアクセス速度もばらつくことになり、読み出しマージンの確保は難しくなる。
【0028】
そこで、本発明の各実施の形態に係る磁気ランダムアクセスメモリ及びそのデータ読み出し方法では、クロスポイント型メモリセルを備え、階層ビット線方式(分割ビット線構造)を採用したMRAMにおいて、その読み出し動作時に、選択されたメモリセルと同一の副ビット線(分割ビット線)に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給することで、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制している。また、非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図っている。
【0029】
以下、本発明の各実施の形態について図面を参照して説明する。
【0030】
[第1の実施の形態]
図1は、本発明の第1の実施形態に係る磁気ランダムアクセスメモリ(MRAM)の要部を抽出して示すブロック図である。本発明は読み出し動作に関係するものであるため、ここでは説明を簡単化するために読み出し系のコア部を示し、書き込み系のコア部は省略している。MTJ素子から構成されるクロスポイント型メモリセルMC11〜MC48は、複数(ここでは2つ)のメモリセルブロック(セルユニット)中に配置されている。第1のメモリセルブロック中のメモリセルMC11〜MC14,MC21〜MC24,MC31〜MC34,MC41〜MC44はそれぞれ、その一端が共通ノードである副ビット線SBL1,SBL3,SBL5,SBL7へ4個ずつ接続されている。また、第2のメモリセルブロック中のメモリセルMC15〜MC18,MC25〜MC28,MC35〜MC38,MC45〜MC48はそれぞれ、その一端が共通ノードである副ビット線SBL2,SBL4,SBL6,SBL8へ4個ずつ接続されている。これら副ビット線SBL1〜SBL8は、それぞれ選択スイッチ(スイッチ回路)として働く選択MOSトランジスタQ1〜Q8の電流通路を介して主ビット線MBL1〜MBL4へ列毎に接続される。つまり、選択セルを含む副ビット線SBL1〜SBL8の選択MOSトランジスタQ1〜Q8に、セルユニットの選択信号としてハイ(High)レベルのゲート信号を供給する、換言すれば選択線SS1あるいはSS2を高電位に遷移させることで特定の副ビット線SBL1〜SBL8をセルユニット単位で主ビット線MBL1〜MBL4に選択的に接続出来る。
【0031】
上記主ビット線MBL1〜MBL4には、列選択回路が接続されている。この列選択回路は、バイアス回路31−1〜31−4、カラム選択ゲートとしてのMOSトランジスタQ11〜Q14、カラム選択線CSL1〜CSL4、カラムデコーダ及びカラム選択線(CSL:Column Select Line)ドライバ33等を含んで構成されている。
【0032】
すなわち、主ビット線MBL1〜MBL4は、その一端部において上記バイアス回路31−1〜31−4に接続され、全ての主ビット線MBL1〜MBL4に所定のバイアス電圧が印加される。更に、各主ビット線MBL1〜MBL4の一端部は、上記MOSトランジスタQ11〜Q14の電流通路を介して、選択的にセンスアンプ(Sense Amp.)32へ接続され、メモリセルMC11〜MC18,MC21〜MC28,MC31〜MC38,MC41〜MC48の記憶データを検知・増幅してチップ外、またはチップ内の他の回路へ読み出すようになっている。上記MOSトランジスタQ11〜Q14のゲートはカラム選択線CSL1〜CSL4に接続されており、これらカラム選択線CSL1〜CSL4には上記カラムデコーダ及びCSLドライバ33の出力信号が入力される。
【0033】
一方、上記クロスポイント型メモリセルMC11〜MC18,MC21〜MC28,MC31〜MC38,MC41〜MC48の他端は、それぞれ行毎に異なる配線層へ接続されている。読み出し時においては、これらの配線層は読み出し用ワード線RWL(RWL1〜RWL8)として機能する。上記読み出し用ワード線RWL1〜RWL8の両端には、行選択回路が設けられている。この行選択回路は、MOSトランジスタQ31〜Q38、バイアス回路36、第1のロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Word Line Driver)35−1,35−2、MOSトランジスタQ21〜Q28、第2のロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Word Line Driver)34−1,34−2等を含んで構成されている。
【0034】
すなわち、上記読み出し用ワード線RWL1〜RWL8の一端にはMOSトランジスタQ31〜Q38の電流通路の一端がそれぞれ接続され、MOSトランジスタQ31〜Q38の電流通路の他端はバイアス回路36の出力端子に接続される。これらMOSトランジスタQ31〜Q38は、第1のロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Word Line Driver)35−1,35−2から出力されるワード線電位設定信号RWLSET1,RWLSET2でセルユニット単位で駆動され、上記読み出し用ワード線RWL1〜RWL4またはRWL5〜RWL8が選択的にバイアス回路36から出力されるバイアス電圧に設定される。このバイアス回路36は、ビット線用のバイアス回路31−1〜31−4と実質的に等しいバイアス電圧を発生させるものである。
【0035】
上記読み出し用ワード線RWL1〜RWL8の他端にはMOSトランジスタQ21〜Q28の電流通路の一端がそれぞれ接続され、MOSトランジスタQ21〜Q28の電流通路の他端は基準電位であるVss電源(接地電位)に接続される。これらMOSトランジスタQ21〜Q28は、第2のロウデコーダ及び読み出しワード線ドライバ(Row Decoder & Read Word Line Driver)34−1,34−2から出力されるワード線駆動信号RWLACT1〜RWLACT8で個別に駆動され、上記読み出し用ワード線RWL1〜RWL8(配線層)が選択的に低電圧レベル(例えばVssレベル)へ設定される。
【0036】
これら2つのロウデコーダ及び読み出しワード線ドライバ34−1,34−2,35−1,35−2によるワード線電位の制御方法の違いは、各ワード線RWL1〜RWL8を個別に制御可能か、セルユニット単位(または副ビット線単位)で制御可能かの違いにある。
【0037】
データの読み出し時において、例えば破線で囲んだメモリセルMC22が選択されたとすると、このメモリセルMC22に対応する副ビット線SBL3と主ビット線MBL2間に設けられている選択MOSトランジスタQ3のゲート入力信号(選択線SS1)を高電位へ遷移させることにより導通させ、主ビット線MBL2と副ビット線SBL3を接続する。また、第2のロウデコーダ及び読み出しワード線ドライバ34−1によって選択セルMC22に該当するワード線駆動信号RWLACT2のみを高電位に遷移させ、第1のロウデコーダ及び読み出しワード線ドライバ35−1によりワード線電位設定信号RWLSET1を低レベルへ遷移させる。
【0038】
これにより、主ビット線MBL2から副ビット線SBL3を経由して読み出し用ワード線RWL2への電流パスが生成される。これに続いて、外部から入力されたカラムアドレス信号をカラムデコーダ及びCSLドライバ33中のカラムデコーダでデコードし、CSLドライバでカラム選択信号CSL2を高電位状態へ遷移させ、MOSトランジスタQ12を導通させて主ビット線MBL2をセンスアンプ32へ接続する。この時、上記カラム選択信号CSL2により主ビット線MBL2に接続されたバイアス回路(ビット線バイアス回路)31−2は非活性状態に設定される。
【0039】
上記選択された主ビット線MBL2には、センスアンプ32から上記ビット線バイアス回路31−2と同電位(実質的に等しい電位)が印加され、選択セルMC22に流れる電流を検知・増幅することで記憶情報を読み出す。
【0040】
この時、選択セルMC22を含む副ビット線SBL3に接続された非選択セル群(MC21,MC23,MC24)に接続されたワード線群RWL1,RWL3,RWL4は、ロウデコーダ及び読み出しワード線ドライバ35−1,34−1によりフローティング状態に制御される。一方、選択セルMC22を含まない副ビット線SBL2,SBL4,SBL6,SBL8に接続された非選択セル群MC15〜MC18,MC25〜MC28,MC35〜MC38,MC45〜MC48に接続されているワード線群RWL5〜RWL8は、ロウデコーダ及び読み出しワード線ドライバ35−2,34−2によりMOSトランジスタQ35〜Q38が導通、MOSトランジスタQ27〜Q28が非導通状態に設定されることにより、バイアス回路36から出力されるバイアス電圧、すなわち主ビット線MBL1〜MBL4と実質的に等しいバイアス電圧に設定される。
【0041】
なお、上記図1に示した回路では、32ビット分のメモリセルMC11〜MC18,MC21〜MC28,MC31〜MC38,MC41〜MC48を例に取って示したが、実際のMRAMにおいては、メモリセルが2次元的に適宜集積・配置された構成をとる。また、副ビット線SBL1〜SBL8のそれぞれに4ビットのメモリセルが接続された例を示したが、これも適宜変更可能である。
【0042】
図2は、上記メモリセルMC22を選択する場合の読み出し動作時のタイミング図を示している。スタンドバイ状態では、副ビット線SBL1〜SBL8と主ビット線MBL1〜MBL4間の選択スイッチであるMOSトランジスタQ1〜Q8は全て非導通状態にするため、選択線SS1,SS2は低電位状態にある。一方、全ての主ビット線MBL1〜MBL4は、ビット線バイアス回路31−1〜31−4により所定のバイアス電圧に設定される。更に、カラムデコーダ及びCSLドライバ33の出力信号であるカラム選択信号CSL1〜CSL4を低電位に設定することにより、センスアンプ32は全てのビット線(主ビット線MBL1〜MBL4及び副ビット線SBL1〜SBL8)から切り離される。全てのワード線RWL1〜RWL8は、第2のロウデコーダ及び読み出しワード線ドライバ34−1,34−2の出力信号RWLACT1〜RWLACT8を低電位、第1のロウデコーダ及び読み出しワード線ドライバ35−1,35−2の出力信号RWLSET1,RWLSET2を高電位に設定することでバイアス回路(ワード線バイアス回路)36に接続される。
【0043】
なお、上記ワード線バイアス回路36及びビット線バイアス回路34−1〜34−4は実質的に等しいバイアス電圧を発生するもので、スタンバイ(Stand-by)状態では全ての主ビット線MBL1〜MBL4と読み出しワード線RWL1〜RWL8が同電位にプリチャージされることになる。また、全ての副ビット線SBL1〜SBL8は、MTJ素子MC11〜MC48が単なる抵抗体であることから、読み出しワード線RWL1〜RWL8を経由して、ワード線並びにビット線と同様の電位に設定される。
【0044】
これに対し、アクティブ(Active)状態では、メモリセルMC22が選択されたことを想定しているので、ゲート入力信号である選択線SS1とワード線駆動信号RWLACT2が高電位へ遷移し、且つワード線電位設定信号RWLSET1が低電位へ遷移する。これにより、MBL2→SBL3→RWL2の経由で電流パスが形成される。また、選択セルMC22に該当するカラムアドレス信号の入力によりカラム選択信号CSL2が高電位へ遷移し、選択された主ビット線MBL2とセンスアンプ32が電気的に結合される。その結果、選択セルMC22のデータのみがセンスアンプ32へ転送され、ここで検知・増幅後、図示しない読み出し系回路群を経由してメモリの外部に読み出される。この時、カラム選択信号CSL2により選択主ビット線MBL2のバイアス回路31−2は非活性状態とされる。
【0045】
ところで、選択セルMC22を含む副ビット線SBL3に接続された他の非選択セル用のワード線RWL1,RWL3,RWL4は、ワード線電位設定信号RWLSET1が低電位へ遷移したため、電気的にフローティング状態に制御される。この時、ワード線電位設定信号RWLSET2は依然高電位状態を保持しているので、選択セルMC22を含まない副ビット線SBL2,SBL4,SBL6,SBL8に接続されたメモリセルMC15〜MC18,MC25〜MC28,MC35〜MC38,MC45〜MC48のワード線群RWL5〜RWL8は、ワード線バイアス回路36へ接続された状態を保持する。その結果、ワード線群RWL5〜RWL8は、主ビット線MBL1〜MBL4と同一電位状態を保持することになる。ゆえに、主ビット線MBL1〜MBL4から切り離された状態である副ビット線SBL2,SBL4,SBL6,SBL8の電位もRWL5〜RWL8を介して低インピーダンス状態となり、主ビット線MBL1〜MBL4と同一の電位状態を保持させることが可能となる。これにより、次のサイクルにおいて、副ビット線SBL2,SBL4,SBL6,SBL8に接続された任意のメモリセルがアクセスされた場合の速度のバラツキや速度の低下を回避することが出来る。
【0046】
[第2の実施の形態]
図3は、本発明の第2の実施形態に係るMRAMの概略構成を示すブロック図である。図3において、図1と同一構成部に同じ符号を付して、その詳細な説明は省略する。本第2の実施形態と前述した第1の実施形態との違いは、図1ではロウデコーダ及び読み出しワード線ドライバを読み出しワード線RWL1〜RWL8の両端に配置していたのを、一端側のみに設けた点にある。
【0047】
この回路方式を実現するために、読み出しワード線RWL1〜RWL4,RWL5〜RWL8をセルユニット毎にバイアス回路36に選択的に接続する選択回路37−1,37−2を設けている。選択回路37−1は、電流通路の一端が上記読み出しワード線RWL1〜RWL4にそれぞれ接続され、他端がバイアス回路36の出力端子に共通接続されたNチャネル型MOSトランジスタQ41〜Q44と、ロウデコーダ及び読み出しワード線ドライバ34から出力されるゲート信号(選択線SS1を転送され、副ビット線SBL1,SBL3,SBL5,SBL7を主ビット線MBL1〜MBL4へ選択的に接続する信号)を論理反転するインバータ38−1とから構成される。このインバータ38−1から出力される信号bSS1は、上記MOSトランジスタQ41〜Q44のゲートに供給される。同様に、選択回路37−2は、電流通路の一端が上記読み出しワード線RWL5〜RWL5にそれぞれ接続され、他端がバイアス回路36の出力端に共通接続されたNチャネル型MOSトランジスタQ45〜Q48と、ロウデコーダ及び読み出しワード線ドライバ35から出力されるゲート信号(選択線SS2を転送され、副ビット線SBL2,SBL4,SBL6,SBL8を主ビット線MBL1〜MBL4へ選択的に接続する信号)を論理反転するインバータ38−2とから構成されている。このインバータ38−2から出力される信号bSS2は、上記MOSトランジスタQ45〜Q48のゲートに供給される。
【0048】
図4は、本第2の実施形態に係るMRAMにおける動作タイミング図を示している。図4と図2のタイミング図を比較すれば明らかなように、基本的な動作は第1の実施形態と同じであり、読み出しワード線RWL1〜RWL4,RWL5〜RWL8をセルユニット毎にバイアス回路36に選択的に接続する動作にゲート信号(選択線SS1,SS2)の反転信号bSS1,bSS2を用いる点のみが異なっている。
【0049】
従って、本第2の実施形態においても、前述した第1の実施形態と同様な作用効果が得られる。
【0050】
[第3の実施の形態]
図5は、本発明の第3の実施形態に係るMRAMの概略構成を示すブロック図である。本第3の実施形態では、図3と同様に読み出しワード線RWL1〜RWL8の両端に配置していたロウデコーダ及び読み出しワード線ドライバを一端側のみに設けている。そして、選択回路39−1,39−2をPチャネル型MOSトランジスタQ51〜Q54,Q55〜Q58で構成することで、これらMOSトランジスタQ51〜Q54,Q55〜Q58にゲート信号(選択線SS1,SS2を転送され、副ビット線を主ビット線へ選択的に接続する信号)を直接供給するようにしている。
【0051】
図6は、本第3の実施形態における動作タイミング図を示している。基本的な動作は第1,第2の実施形態と同じであり、読み出しワード線RWL1〜RWL4,RWL5〜RWL8をセルユニット毎にバイアス回路36に選択的に接続する動作にゲート信号(選択線SS1,SS2の電位)を用いる点のみが異なっている。
【0052】
従って、本第3の実施形態においても、前述した第1,第2の実施形態と同様な作用効果が得られる。
【0053】
上述したように、本発明の各実施形態によれば、セルの選択素子を必要としないクロスポイント型メモリセルを用いるので大容量化や高集積化が容易である。また、分割ビット線構造(階層ビット線方式)を採用し、その読み出し動作時に、選択されたメモリセルと同一の副ビット線(分割ビット線)に接続された全てのメモリセルのワード線を電気的にフローティング状態に保持し、且つ選択セルと異なる副ビット線(分割ビット線)に接続された全てのメモリセルのワード線には、全ての主ビット線と同一の電位を供給することで、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制出来る。しかも、非選択状態にある全ての副ビット線(分割ビット線)の電位を主ビット線と同一に設定することで、読み出し動作の高速化を図ることが出来る。従って、容易に大容量化が図れ、且つ読み出し動作マージンが大きく、高速読み出し可能なMRAMを実現出来る。
【0054】
なお、本発明の第1乃至第3の実施形態に係る磁気ランダムアクセスメモリ(半導体記憶装置)は、様々な装置に適用が可能である。これらの適用例のいくつかを図7乃至図13に示す。
【0055】
(適用例1)
図7はデジタル加入者線(DSL)用モデムのDSLデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ(DSP:Digital Signal Processor)100、アナログ−デジタル(A/D)コンバータ110、デジタル−アナログ(D/A)コンバータ120、送信ドライバ150、及び受信機増幅器160などを含んでいる。図7では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム(DSPで実行される、コード化された加入者回線情報、伝送条件等(回線コード;QAM、CAP、RSK、FM、AM、PAM、DWMT等)に応じてモデムを選択、動作させるためのプログラム)を保持するための種々のタイプのオプションのメモリとして、本実施形態の磁気ランダムアクセスメモリ170とEEPROM180を示している。
【0056】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして磁気ランダムアクセスメモリ170とEEPROM180との2種類のメモリを用いているが、EEPROM180を磁気ランダムアクセスメモリに置き換えても良い。すなわち、2種類のメモリを用いず、磁気ランダムアクセスメモリのみを用いるように構成しても良い。
【0057】
(適用例2)
図8は、別の適用例として、携帯電話端末300を示している。通信機能を実現する通信部200は、送受信アンテナ201、アンテナ共用器202、受信部203、ベースバンド処理部204、音声コーデックとし用いられるDSP205、スピーカ(受話器)206、マイクロホン(送話器)207、送信部208、及び周波数シンセサイザ209等を備えている。
【0058】
また、この携帯電話端末300には、当該携帯電話端末の各部を制御する制御部220が設けられている。制御部220は、CPU221、ROM222、本実施形態の磁気ランダムアクセスメモリ(MRAM)223、及びフラッシュメモリ224がCPUバス225を介して接続されて形成されたマイクロコンピュータである。上記ROM222には、CPU221において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。MRAM223は、主に作業領域として用いられるものであり、CPU221がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部220と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ224は、携帯電話端末300の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【0059】
更に、この携帯電話端末300には、オーディオ再生処理部211、外部出力端子212、LCDコントローラ213、表示用のLCD(液晶ディスプレイ)214、及び呼び出し音を発生するリンガ215等が設けられている。上記オーディオ再生処理部211は、携帯電話端末300に入力されたオーディオ情報(あるいは後述する外部メモリ240に記憶されたオーディオ情報)を再生する。再生されたオーディオ情報は、外部出力端子212を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部211を設けることにより、オーディオ情報の再生が可能となる。上記LCDコントローラ213は、例えば上記CPU221からの表示情報をCPUバス225を介して受け取り、LCD214を制御するためのLCD制御情報に変換し、LCD214を駆動して表示を行わせる。
【0060】
上記携帯電話端末300には、インターフェース回路(I/F)231,233,235、外部メモリ240、外部メモリスロット232、キー操作部234、及び外部入出力端子236等が設けられている。上記外部メモリスロット232にはメモリカード等の外部メモリ240が挿入される。この外部メモリスロット232は、インターフェース回路(I/F)231を介してCPUバス225に接続される。このように、携帯電話端末300にスロット232を設けることにより、帯電話端末300の内部の情報を外部メモリ240に書き込んだり、あるいは外部メモリ240に記憶された情報(例えばオーディオ情報)を携帯電話端末300に入力したりすることが可能となる。上記キー操作部234は、インターフェース回路(I/F)233を介してCPUバス225に接続される。キー操作部234から入力されたキー入力情報は、例えばCPU221に伝えられる。上記外部入出力端子236は、インターフェース回路(I/F)233を介してCPUバス225に接続され、携帯電話端末300に外部から種々の情報を入力したり、あるいは携帯電話端末300から外部へ情報を出力したりする際の端子として機能する。
【0061】
なお、本適用例では、ROM222、MRAM223及びフラッシュメモリ224を用いているが、フラッシュメモリ224を磁気ランダムアクセスメモリに置き換えても良いし、更にROM222も磁気ランダムアクセスメモリに置き換えることも可能である。
【0062】
(適用例3)
図9乃至図13はそれぞれ、磁気ランダムアクセスメモリをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す。
【0063】
MRAMカード本体400には、MRAMチップ401が内蔵されている。このカード本体400には、MRAMチップ401に対応する位置に開口部402が形成され、MRAMチップ401が露出されている。この開口部402にはシャッター403が設けられており、当該MRAMカードの携帯時にMRAMチップ401がシャッター403で保護されるようになっている。このシャッター403は、外部磁場を遮蔽する効果のある材料、例えばセラミックからなっている。データを転写する場合には、シャッター403を開放してMRAMチップ401を露出させて行う。外部端子404はMRAMカードに記憶されたコンテンツデータを外部に取り出すためのものである。
【0064】
図10及び図11はそれぞれ、上記MRAMカードにデータを転写するための転写装置を示している。図10はカード挿入型の転写装置の上面図、図11はその断面図である。エンドユーザの使用する第2MRAMカード450を、矢印で示すように転写装置500の挿入部510より挿入し、ストッパ520で止まるまで押し込む。このストッパ520は第1MRAM550と第2MRAMカード450を位置合わせするための部材としても働く。第2MRAMカード450が所定位置に配置されると、第1MRAMデータ書き換え制御部から外部端子530に制御信号が供給され、第1MRAM550に記憶されたデータが第2MRAMカード450に転写される。
【0065】
図12には、はめ込み型の転写装置を示す。この転写装置は、矢印で示すように、ストッパ520を目標に、第1MRAM550上に第2MRAMカード450をはめ込みように載置するタイプである。転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0066】
図13には、スライド型の転写装置を示す。この転写装置は、CD−ROMドライブやDVDドライブと同様に、転写装置500に受け皿スライド560が設けられており、この受け皿スライド560が矢印で示すように移動する。受け皿スライド560が破線の位置に移動したときに第2MRAMカード450を受け皿スライド560に載置し、第2MRAMカード450を転写装置500の内部へ搬送する。ストッパ520に第2MRAMカード450の先端部が当接するように搬送される点、および転写方法についてはカード挿入型と同一であるので、説明を省略する。
【0067】
以上第1乃至第3の実施形態と適用例1乃至3を用いて本発明の説明を行ったが、本発明は上記各実施形態や各適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0068】
【発明の効果】
以上説明したように、本発明によれば、大容量化や高集積化が図れ、アクセス速度の高速化も実現出来る磁気ランダムアクセスメモリ及びそのデータ読み出し方法が得られる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態に係る磁気ランダムアクセスメモリ(MRAM)の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図2】 図1に示したMRAMの読み出し動作時のタイミング図。
【図3】 本発明の第2の実施形態に係る磁気ランダムアクセスメモリ(MRAM)の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図4】 図3に示したMRAMの読み出し動作時のタイミング図。
【図5】 本発明の第3の実施形態に係る磁気ランダムアクセスメモリ(MRAM)の要部を抽出して示すもので、読み出し系のコア部を示すブロック図。
【図6】 図5に示したMRAMの読み出し動作時のタイミング図。
【図7】 本発明の第1乃至第3の実施形態に係るMRAMの適用例1について説明するためのもので、デジタル加入者線(DSL)用モデムのDSLデータパス部分を示すブロック図。
【図8】 本発明の第1乃至第3の実施形態に係るMRAMの適用例2について説明するためのもので、携帯電話端末を示すブロック図。
【図9】 本発明の第1乃至第3の実施形態に係るMRAMの適用例3について説明するためのもので、MRAMをスマートメディア等のメディアコンテンツを収納するカード(MRAMカード)に適用した例を示す上面図。
【図10】 MRAMカードにデータを転写するための転写装置を示す平面図。
【図11】 MRAMカードにデータを転写するための転写装置を示す断面図。
【図12】 MRAMカードにデータを転写するための、はめ込み型の転写装置を示す断面図。
【図13】 MRAMカードにデータを転写するための、スライド型の転写装置を示す断面図。
【図14】 クロスポイント型メモリセルを備えた先願のMRAMにおけるコア部の等価回路図。
【図15】 クロスポイント型メモリセルを備えた先願のMRAMにおけるメモリセル部の断面図。
【図16】 階層ビット線構造をクロスポイント型メモリセルに適用した先願のMRAMにおけるコア部の等価回路図。
【図17】 階層ビット線構造をクロスポイント型メモリセルに適用した先願のMRAMにおけるメモリセル部の断面図。
【図18】 先願のクロスポイント型メモリセルの読み出し動作について説明するための等価回路図。
【符号の説明】
31−1〜31−4…バイアス回路、32…センスアンプ、33…カラムデコーダ及びCSLドライバ、34−1,34−2…第2のロウデコーダ及び読み出しワード線ドライバ、35−1,35−2…第1のロウデコーダ及び読み出しワード線ドライバ、36…バイアス回路、37−1,37−2,39−1,39−2…選択回路、38−1,38−2…インバータ、MC11〜MC48…クロスポイント型メモリセル(MTJ素子)、SBL1〜SBL8…副ビット線、MBL1〜MBL4…主ビット線、Q1〜Q8…選択MOSトランジスタ(スイッチ回路、第1のMOSトランジスタ)、Q11〜Q14…MOSトランジスタ(カラム選択ゲート、第2のMOSトランジスタ)、Q21〜Q28…MOSトランジスタ(第4のMOSトランジスタ)、Q31〜Q38…MOSトランジスタ(第3のMOSトランジスタ)、Q41〜Q48…Nチャネル型MOSトランジスタ(第3のMOSトランジスタ)、Q51〜Q58…Pチャネル型MOSトランジスタ(第3のMOSトランジスタ)、CSL1〜CSL4…カラム選択線、RWL1〜RWL8…読み出し用ワード線(配線層)、SS1,SS2…選択線。
Claims (21)
- 磁気抵抗効果を示すクロスポイント型のメモリセルがそれぞれマトリクス状に配置された複数のセルユニットと、
前記各セルユニット中のメモリセルの一端にそれぞれ行毎に接続されるワード線と、
前記各セルユニット中のメモリセルの他端にそれぞれ列毎に接続される副ビット線と、
複数の副ビット線にそれぞれスイッチ回路を介して共通接続される主ビット線と、
電流通路の一端が前記主ビット線にそれぞれ接続され、他端がセンスアンプに接続されるカラム選択用の第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートに接続されるカラム選択線と、前記カラム選択線にカラムアドレス選択信号を出力して選択的に駆動するCSLドライバと、カラムアドレス信号をデコードして前記CSLドライバに供給するカラムデコーダと、前記CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与える第1のバイアス回路とを備え、前記主ビット線を選択して前記センスアンプに接続するように構成された列選択回路と、
電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第2のMOSトランジスタと、前記第2のMOSトランジスタの他端にバイアス電圧を与える第2のバイアス回路と、前記第2のMOSトランジスタを前記セルユニット単位で駆動する第1の読み出しワード線ドライバと、ロウアドレス信号をデコードして前記第1の読み出しワード線ドライバに供給する第1のロウデコーダと、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第3のMOSトランジスタと、前記第3のMOSトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路を制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を主ビット線に接続する第2の読み出しワード線ドライバと、前記ロウアドレス信号をデコードして前記第2の読み出しワード線ドライバに供給する第2のロウデコーダとを含み、前記セルユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路と
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 磁気抵抗効果を示すクロスポイント型のメモリセルがそれぞれマトリクス状に配置された複数のセルユニットと、
前記各セルユニット中のメモリセルの一端にそれぞれ行毎に接続されるワード線と、
前記各セルユニット中のメモリセルの他端にそれぞれ列毎に接続される副ビット線と、
複数の副ビット線にそれぞれスイッチ回路を介して共通接続される主ビット線と、
電流通路の一端が前記主ビット線にそれぞれ接続され、他端がセンスアンプに接続されるカラム選択用の第1のMOSトランジスタと、前記第1のMOSトランジスタのゲートに接続されるカラム選択線と、前記カラム選択線にカラムアドレス選択信号を出力して選択的に駆動するCSLドライバと、カラムアドレス信号をデコードして前記CSLドライバに供給するカラムデコーダと、前記CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与える第1のバイアス回路とを備え、前記主ビット線を選択して前記センスアンプに接続するように構成された列選択回路と、
電流通路の一端が前記ワード線の一端にそれぞれ接続され、他端が共通接続される第2のMOSトランジスタと、前記第2のMOSトランジスタの他端にバイアス電圧を与える第2のバイアス回路と、電流通路の一端が前記ワード線の他端にそれぞれ接続され、他端が基準電位に共通接続される第3のMOSトランジスタと、前記第3のMOSトランジスタを選択的に駆動し、且つ前記各セルユニット毎に前記スイッチ回路と前記第2のMOSトランジスタを制御して選択されたメモリセルが含まれるセルユニット中の副ビット線を 主ビット線に接続するとともにワード線を前記第2のバイアス回路に接続する読み出しワード線ドライバと、ロウアドレス信号をデコードして前記読み出しワード線ドライバに供給するロウデコーダとを含み、前記セルユニット単位で前記ワード線の選択動作を行い、読み出し動作時に、選択されたメモリセルが接続された選択ワード線以外であって、前記選択されたメモリセルが接続されている副ビット線に接続された非選択のメモリセルが接続されているワード線をフローティング状態に設定し、選択されたメモリセルを含まないセルユニット中のメモリセルに接続されたワード線を前記主ビット線と同一の電位に設定するように構成された行選択回路と
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記スイッチ回路は、電流通路の一端が前記副ビット線にそれぞれ接続され、電流通路の他端が列毎に主ビット線に接続され、前記行選択回路から出力されるセルユニットの選択信号でオン/オフ制御される第4のMOSトランジスタを含むことを特徴とする請求項1または2に記載の磁気ランダムアクセスメモリ。
- 前記第2のMOSトランジスタはNチャネル型であり、前記第2のMOSトランジスタのゲートには、前記スイッチ回路に供給される信号の反転信号がセルユニット毎に供給されることを特徴とする請求項2に記載の磁気ランダムアクセスメモリ。
- 前記第2のMOSトランジスタはPチャネル型であり、前記第2のMOSトランジスタのゲートには、前記スイッチ回路に供給される信号がセルユニット毎に供給されることを特徴とする請求項2に記載の磁気ランダムアクセスメモリ。
- 前記第1のバイアス回路は、前記CSLドライバから出力されるカラムアドレス選択信号に基づいて、選択された主ビット線に対するバイアス電圧の印加を停止することを特徴とする請求項1に記載の磁気ランダムアクセスメモリ。
- 選択された主ビット線は、前記カラムアドレス選択信号に応答して前記センスアンプへ接続され、前記センスアンプから前記第1のバイアス回路から出力されるバイアス電圧と実質的に等しい電圧が印加されることを特徴とする請求項6に記載の磁気ランダムアクセスメモリ。
- 前記第2のバイアス回路から出力されるバイアス電圧は、前記第1のバイアス回路から出力されるバイアス電圧と実質的に等しいことを特徴とする請求項2に記載の磁気ランダムアクセスメモリ。
- 磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、
読み出し動作時に、選択されたメモリセルが接続された副ビット線に接続された非選択のメモリセルが接続されたワード線をフローティング状態にし、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線に第1のバイアス手段からバイアス電圧を与えて前記主ビット線と実質的に等しい電位に設定するワード線電位設定手段と、
CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与え、前記主ビット線の電位を所定のバイアス電圧に保持する第2のバイアス手段と
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 選択されたメモリセルに接続されているワード線の電位は、選択されたメモリセルを含まない副ビット線に接続された非選択のメモリセルに接続されたワード線の電位と異なることを特徴とする請求項9に記載の磁気ランダムアクセスメモリ。
- 前記第2のバイアス手段は、前記メモリセルアレイのカラムアドレスを選択するカラムアドレス選択信号により選択された主ビット線に対するバイアス電圧の供給を停止することを特徴とする請求項9に記載の磁気ランダムアクセスメモリ。
- 前記選択された主ビット線は、前記カラムアドレス選択信号に基づいてセンスアンプへ接続され、前記センスアンプで前記第2のバイアス手段から出力されるバイアス電圧と実質的に等しい電圧が印加されることを特徴とする請求項11に記載の磁気ランダムアクセスメモリ。
- 磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、
前記メモリセルを選択するためのワード線を、異なる第1,第2の電位供給源に選択的に接続する接続手段と、
読み出し時にワード線の電位を設定するための第1,第2のロウデコーダ及びワード線ドライバを備え、前記第1,第2のロウデコーダ及びワード線ドライバで前記接続手段を非活性化することにより、前記ワード線を電気的にフローティング状態に設定し、選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線に第1のバイアス手段からバイアス電圧を与えて前記主ビット線と実質的に等しい電位に設定する制御手段と、
CSLドライバから出力されるカラムアドレス選択信号に基づいて前記主ビット線に選択的にバイアス電圧を与え、前記主ビット線の電位を所定のバイアス電圧に保持する第2のバイアス手段と
を具備することを特徴とする磁気ランダムアクセスメモリ。 - 前記接続手段は、前記第1,第2のロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第1,第2の電位供給源にそれぞれ接続する第1,第2の選択回路を備え、前記第1,第2の選択回路はそれぞれNチャネル型MOSトランジスタで構成され、前記MOSトランジスタはそれぞれ、前記第1,第2のロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項13に記載の磁気ランダムアクセスメモリ。
- 前記第1のロウデコーダ及びワード線ドライバから前記第1の選択回路に供給される信号は各副ビット線単位で独立であり、前記第2のロウデコーダ及びワード線ドライバから前記第2の選択回路に供給される信号は各ワード線毎に独立であることを特徴とする請求項14に記載の磁気ランダムアクセスメモリ。
- 前記制御手段は、読み出し時にワード線の電位を設定するためのロウデコーダ及びワード線ドライバを備え、
前記ロウデコーダ及びワード線ドライバで前記接続手段が非活性化されることにより、前記ワード線が電気的にフローティング状態に設定されることを特徴とする請求項13に記載の磁気ランダムアクセスメモリ。 - 前記接続手段は、前記ロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第1,第2の電位供給源にそれぞれ接続する第1,第2の選択回路を備え、前記第1,第2の選択回路はそれぞれNチャネル型MOSトランジスタで構成され、前記MOSトランジスタはそれぞれ、前記ロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項16に記載の磁気ランダムアクセスメモリ。
- 前記ロウデコーダ及びワード線ドライバから前記第1の選択回路に供給される信号は主ビット線と副ビット線間の選択信号を論理反転した信号であり、前記ロウデコーダ及びワード線ドライバから前記第2の選択回路に供給される出力信号は各ワード線毎に独立であることを特徴とする請求項17に記載の磁気ランダムアクセスメモリ。
- 前記接続手段は、前記ロウデコーダ及びワード線ドライバの出力信号に基づいて前記ワード線を第1,第2の電位供給源にそれぞれ接続する第1,第2の選択回路を備え、前記第1の選択回路はPチャネル型MOSトランジスタで構成され、前記第2の選択回路はNチャネル型MOSトランジスタで構成され、前記各MOSトランジスタはそれぞれ、前記ロウデコーダ及びワード線ドライバの出力信号で制御されることを特徴とする請求項16に記載の磁気ランダムアクセスメモリ。
- 前記ロウデコーダ及びワード線ドライバから前記第1の選択回路に供給される出力信号は主ビット線と副ビット線間の選択信号であり、前記ロウデコーダ及びワード線ドライバから前記第2の選択回路に供給される出力信号は各ワード線毎に独立であることを特徴とする請求項19に記載の磁気ランダムアクセスメモリ。
- 磁気抵抗効果を示すクロスポイント型メモリセルがマトリクス状に配置された複数のメモリセルブロックを備え、前記各メモリセルブロック中のメモリセルの一端はそれぞれ行毎にワード線に接続され、他端は列毎に副ビット線に接続され、主ビット線の各々はそれぞれスイッチ回路を介して複数の前記副ビット線に接続され、データの読み出しの際に使用される読み出しビット線が前記主ビット線と前記副ビット線とから構成されるメモリセルアレイと、前記メモリセルブロック毎に設けられた行選択回路とを備えた磁気ランダムアクセスメモリからデータを読み出す方法であって、
選択すべきメモリセルに接続されたワード線を有意レベルにし、選択すべきメモリセルが接続された副ビット線に接続された非選択のメモリセルに接続されたワード線をフローティング状態にするステップと、
選択されたメモリセルを含まない副ビット線に接続された前記以外のワード線に前記行選択回路中のバイアス回路からバイアス電圧を与えて前記主ビット線と実質的に等しい電位に設定するステップと、
選択されたメモリセルが接続された前記副ビット線を前記主ビット線に接続し、前記主ビット線を選択して前記センスアンプに接続するステップと、
選択された前記メモリセルの記憶データを前記センスアンプで検知・増幅して読み出すステップと
を具備することを特徴とする磁気ランダムアクセスメモリのデータ読み出し方法。
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