CN100447894C - 磁性随机存取存储器 - Google Patents

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Abstract

本发明提供MRAM及其数据读法。本发明的目的是提供一种可获得大容量化及高集成化而存取速度也可实现高速化的磁性随机存取存储器及其数据读出方法。在使用交叉点型的存储单元和采用分层位线结构的MRAM中，在读出动作时，使与选择单元同一副位线(SBL1～SBL8)相连接的存储单元(MC11～MC48)的字线(RWL1～RWL8)保持电浮动状态，对与选择单元不同的副位线相连接的存储单元的字线供给与主位线(MBL1～MBL4)同一电位。通过使用交叉点型存储单元，可很容易获得大容量化及高集成化。另外，可以抑制交叉点型存储单元固有的读出时的误差电流分量，并且，通过将处于非选择状态的全部副位线的电位设定为与主位线相同，可以使读出动作做到高速化。

Description

磁性随机存取存储器
相关申请参见
本申请系根据并且要求承认在先的日本专利申请No.2003-144792，登记日期2003年5月22日，此处援引其整个内容作为参考。
技术领域
本发明涉及具有利用磁阻效应进行“1”、“0”信息存储的磁性随机存取存储器(MRAM)及其数据读出方法。特别是，以分割位线结构(分层位线方式)配置交叉点型存储单元的存储单元阵列中的读出时的主/副位线以及字线的电位控制。
背景技术
MRAM，是通过利用磁阻效应进行“1”或“0”信息存储使存储器动作的器件，作为兼备非易失性、高集成性、高可靠性、低耗电性以及高速动作性的通用存储器件的候补之一占有一席之地，各个公司已经开始开发。
在磁阻效应中公知的主要有GMR(巨磁阻)和TMR(隧道磁阻)两种效应。其中利用GMR效应的元件(GMR元件)的是利用夹持于两个强磁性层中的导体的电阻根据上下的强磁性层的自旋的方向而变化的现象来存储信息的器件。不过，GMR元件，由于表示磁阻值的变化的比例的MR比很低，大约为10％，存储信息的读出信号很小，确保读出范围就成为实现MRAM的最大课题。因此，一般认为在当前实用性还不充分。
另一方面，作为利用TMR效应的代表性的元件，已知有利用自旋极化隧道效应产生的磁阻的变化的MTJ(磁隧道结)元件。此MTJ元件，是一种由强磁性层的两个金属层夹持绝缘膜(隧道绝缘膜)的叠层结构。在MTJ元件中，在上下的强磁性层的自旋方向互相平行时，在经由隧道绝缘膜的两个强磁性层之间的隧穿概率最大，其结果电阻值最小。与此相对，在上下的强磁性层的自旋方向互相反平行时，同一隧穿概率最小而电阻值最大。为了实现这样的两种自旋状态，通常，上述强磁性层(磁性体薄膜)中的某一方，设定其磁化方向为固定不受外部磁化的影响。一般，将此磁化方向固定的强磁性层称为钉扎层。另一方的强磁性层(磁性体薄膜)，根据施加的磁场方向其磁化方向可以计划为与上述钉扎层平行或反平行。此强磁性层，一般称其为自由层，担负存储信息的任务。在MTJ元件的场合，现在可以得到作为电阻变化率的MR比超过50％的元件，正在逐渐成为MRAM开发的主流。
利用上述MTJ元件的对MRAM的写入是，为了使上述自由层的磁化方向反转，使大于等于一定大小的电流流过对各个存储单元直交通过的位线和字线，相应于由此而发生的合成磁场的大小控制自由层的磁化方向而进行的。
与此相对，读出是，在与所选择的位相对应的MTJ元件的两个磁性体薄膜之间施加电压，从流过其中的电流读取电阻值或者在所选择的MTJ元件中流过恒定电流，从而可以检测出在两个磁性体薄膜之间发生的电压。
作为这种利用MTJ元件的MRAM一例，比如，在下面的文献中有报告：ISSCC2000技术论文摘要P128《一种10毫微秒存取的在每个单元利用隧道磁阻和FET开关的非易失性存储阵列》。不过，由于此文献中描述的MRAM的结构，1位数据是借助两个MOS晶体管和两个MTJ元件进行存储的，难以大容量化和高集成化。另外，如果要获得大容量化和高集成化，由于寄生电容和寄生电阻的增大可能会使存取速度降低。
为了做到大容量化和高集成化，提出了一种1位数据由一个选择元件(MOS晶体管或二极管)和一个MTJ元件进行存储的结构。另外，也提出了一种称为交叉点型不需要单元选择元件的存储单元，即一位数据由一个MTJ元件进行存储的结构。如果采用交叉点型存储单元，有可能读出速度会降低，读出动作范围会变小，尚有待改进。
发明内容
所以，本发明的目的是提供一种可获得大容量化及高集成化而存取速度也可实现高速化的磁性随机存取存储器及其数据读出方法。
本发明提供一种磁性随机存取存储器，其特征在于包括：具有表现磁阻效应的交叉点型的存储单元的多个单元单位；与上述多个单元单位中的存储单元的一端分别连接的字线；与上述多个单元单位中的多个存储单元的另一端以规定的单位共同连接的副位线；经开关电路分别与多个副位线共同连接并与上述副位线一起形成分层位线结构的主位线；构成为选择上述主位线并使该主位线与读出放大器相连接的列选择电路；行选择电路，控制上述开关电路、并且以上述单元单位为单位进行上述字线的选择动作，其中，上述列选择电路具有：列选择栅(Q11～Q14)，该列选择栅为MOS晶体管，其电流通路的一端与上述主位线(MBL1～MBL4)分别相连接，另一端与上述读出放大器(32)相连接；用于控制上述列选择栅的列选择线(CSL1～CSL4)；向上述列选择线输出列地址选择信号，有选择地驱动上述列选择栅的列选择线驱动器(33)；对列地址信号进行译码并供给上述列选择线驱动器的列译码器(33)；根据从上述列选择线驱动器输出的列地址选择信号，有选择地向上述主位线提供第1偏置电压的第1偏置电路(31-1～31-4)；上述行选择电路具有：第1选择电路(Q21～Q28)，该第1选择电路是MOS晶体管，其电流通路的两端有选择地将上述字线(RWL1～RWL8)与第1电位供给源连接；以第2电位供给源来进行工作，输出第2偏置电压的第2偏置电路(36)；第2选择电路(Q31～Q38)，该第2选择电路是MOS晶体管，其电流通路的两端按照每个单元单位将上述字线与上述第2偏置电路(36)连接；输出上述单元单位的选择信号(SS1，SS2)，按照每个单元单位对上述开关电路(Q1～Q8)进行导通/断开控制，并且通过上述第1选择电路(Q21～Q28)和上述第2选择电路(Q31～Q38)设定上述字线(RWL1～RWL8)的电位的驱动器电路(34-1，34-2)，在读出动作时，将与连接有所选择的存储单元(MC22)的单元单位中的副位线(SBL3)相连接的非选择的存储单元(MC21，MC23，MC24)上所连接的字线(RWL1，RWL3，RWL4)设定为浮动状态，而将与不包含所选择的存储单元(MC22)的单元单位中的副位线(SBL2，SBL4，SBL6，SBL8)连接的除上述所连接的字线以外的字线(RWL5～RWL8)设定为与上述主位线(MBL1～MBL4)相等的电位，从上述第1偏置电路向上述多个单元单位的阵列内的非选择的主位线提供第1偏置电压，并设定为与不包含所选择的存储单元的上述多个单元单位中的非选择的字线相同的电位。
根据本发明的一种实施方式，可提供一种具有如下构成的磁性随机存取存储器：具有表现磁阻效应的交叉点型的存储单元的多个单元单位；与上述各单元单位中的存储单元的一端分别连接的字线；与上述各单元单位中的多个存储单元的另一端以规定的单位共同连接的副位线；经开关电路分别与多个副位线共同连接并与上述副位线一起形成分层位线结构的主位线；用来选择上述主位线与读出放大器相连接的列选择电路；行选择电路，其结构为在通过控制上述开关电路以上述单元单位为单位进行上述字线的选择动作、读出动作时，位于连接了所选择的存储单元的选择字线以外，将与连接了上述所选择的存储单元的副位线相连接的非选择的存储单元相连接的字线设定为浮动状态，而将与不包含所选择的存储单元的单元单位中的存储单元相连接的字线设定为与上述主位线同一电位。
另外，根据本发明的一种实施方式，可提供一种具有如下构成的磁性随机存取存储器：表现磁阻效应的交叉点型的存储单元配置成为矩阵形状，在数据读出时使用的读出位线由主位线和副位线构成的分层位线方式的存储单元阵列；以及在读出动作时，将与所选择的存储单元相连接的副位线所连接的非选择的存储单元所连接的字线置于浮动状态，将与不包含所选择的存储单元的副位线相连接的上述以外的字线设定为实质上与上述主位线相等的电位的字线电位设定部件。
此外，根据本发明的一种实施方式，可提供一种具有如下构成的磁性随机存取存储器：表现磁阻效应的交叉点型的存储单元配置成为矩阵形状，在数据读出时使用的读出位线由主位线和副位线构成的分层位线方式的存储单元阵列；使用于选择上述存储单元的字线与不同的第1、第2电位供给源有选择地连接的连接部件；以及控制上述连接部件，将上述字线电气地设定为浮动状态的控制部件。
根据本发明的一种实施方式，可提供一种具有如下构成的磁性随机存取存储器的数据读出方法，一种磁性随机存取存储器的数据读出方法，其特征在于：该方法是一种从具有表现磁阻效应的交叉点型的存储单元配置成为矩阵形状，在数据读出时所使用的读出位线由主位线和副位线构成的分层位线方式的存储单元阵列的从磁性随机存取存储器读出数据的方法，其构成包括：声明与要选择的存储单元相连接的字线，并且使与要选择的存储单元所连接的副位线相连接的非选择的存储单元所连接的字线成为浮动状态；以及将与不包含所选择的存储单元的副位线相连接的上述以外的字线设定为与上述主位线实质上相等的电位。
根据上述构成及方法，因为使用的是不需要单元的选择元件的交叉点型存储单元，容易实现大容量化和高集成化。另外，因为采用分层位线方式(分割位线结构)，在其读出动作时，使与所选择的存储单元同一副位线(分割位线)相连接的全部存储单元的字线保持电浮动状态，并且向与选择单元不同的副位线所连接的全部存储单元的字线供给与全部主位线同一的电位，所以可以抑制交叉点型存储单元固有的读出时的误差电流分量。并且，通过将处于非选择状态的全部副位线的电位设定为与主位线相同，可以使读出动作做到高速化。由此，容易达到大容量化和高集成化，并且可以实现读出范围大、可高速读出的MRAM及其数据读出方法。
附图说明
图1为示出按照本发明的实施方式1的磁性随机存取存储器(MRAM)的主要部分的抽出示图，是示出读出系统的核心部分的框图。
图2为示出图1所示的MRAM的读出动作时的时序图。
图3为示出按照本发明的实施方式2的磁性随机存取存储器(MRAM)的主要部分的抽出示图，是示出读出系统的核心部分的框图。
图4为示出图3所示的MRAM的读出动作时的时序图。
图5为示出按照本发明的实施方式3的磁性随机存取存储器(MRAM)的主要部分的抽出示图，是示出读出系统的核心部分的框图。
图6为示出图5所示的MRAM的读出动作时的时序图。
图7为用来说明按照本发明的实施方式1至实施方式3的MRAM的应用例1的示图，是示出数字用户线路(DSL)用调制解调器的DSL数据通道部分的框图。
图8为用来说明按照本发明的实施方式1至实施方式3的MRAM的应用例2的示图，是示出手机终端的框图。
图9为用来说明按照本发明的实施方式1至实施方式3的MRAM的应用例3的示图，是示出将MRAM收纳于智能媒体等媒体内容的智能卡(MRAM卡)的示例的上视图。
图10为示出用来将数据转写到MRAM卡的转写装置的平面图。
图11为示出用来将数据转写到MRAM卡的转写装置的剖面图。
图12为示出用来将数据转写到MRAM卡的上嵌式转写装置的剖面图。
图13为示出用来将数据转写到MRAM卡的载入式转写装置的剖面图。
具体实施方式
[实施方式1]
图1为示出按照本发明的实施方式1的磁性随机存取存储器(MRAM)的主要部分的抽出示图。由于本发明系涉及读出动作，此处为简化说明起见只示出读出系统的核心部分，写入系统的核心部分则省略。由MTJ元件构成的交叉点型存储单元MC11～MC48，配置于多个(此处为2个)存储单元块(单元单位)中。第1存储单元块中的存储单元MC11～MC14、MC21～MC24、MC31～MC34、MC41～MC44分别以其一端与作为共同节点的副位线SBL1、SBL3、SBL5、SBL7各四个相连接。另外，第2存储单元块中的存储单元MC15～MC18、MC25～MC28、MC35～MC38、MC45～MC48分别以其一端与作为共同节点的副位线SBL2、SBL4、SBL6、SBL8各四个相连接。这些副位线SBL1～SBL8，分别经过用作选择开关(开关电路)的选择MOS晶体管Q1～Q8的电流通路与主位线MBL1～MBL4每列相连接。就是说，向包含选择单元的副位线SBL1～SBL8的选择MOS晶体管Q1～Q8供给高电平的栅信号作为单元单位的选择信号，换言之，通过使选择线SS1或SS2迁移到高电位，可以使特定的副位线SBL1～SBL8以单元单位为单位选择连接到主位线MBL1～主位线MBL4。
在上述主位线MBL1～MBL4上连接有列选择电路。此列选择电路，其构成包含偏置电路31-1～31-4、作为列选择栅的MOS晶体管Q11～Q14、列选择线CSL1～CSL4、列译码器及列选择线(CSL)驱动器33等。
就是说，主位线MBL1～MBL4，在其一端与上述偏置电路31-1～31-4相连接，对全部主位线MBL1～MBL4施加规定的偏置电压。另外，各主位线MBL1～MBL4的一个端部，经过上述MOS晶体管Q11～Q14的电流通路选择地与读出放大器32相连接，将存储单元MC11～MC18、MC21～MC28、MC31～MC38MC41～MC48的存储数据进行检测放大而读出到芯片内或芯片外的其他电路。上述MOS晶体管Q11～Q14的栅与列选择线CSL1～CSL4相连接，并且在这些列选择线CSL1～CSL4上输入有上述列译码器及CSL驱动器33的输出信号。
另一方面，上述交叉点型存储单元MC11～MC18、MC21～MC28、MC31～MC38、MC41～MC48的另一端分别与每行不同的布线层相连接。在读出时，这些布线层，用作读出用字线RWL(RWL1～RWL8)。在上述读出用字线RWL1～RWL8的两端设置有行选择电路。此行选择电路，其构成包含MOS晶体管Q31～Q38，偏置电路36，第1行译码器及读出字线驱动器35-1、35-2，MOS晶体管Q21～Q28，第2行译码器及读出字线驱动器34-1、34-2等。
就是说，在上述读出用字线RWL1～RWL8的一端上分别连接有MOS晶体管Q31～Q38的电流通路的一端，MOS晶体管Q31～Q38的电流通路的另一端与偏置电路36的输出端子相连接。这些MOS晶体管Q311～Q38，由从第1行译码器及读出字线驱动器35-1、35-2输出的字线电位设定信号RWLSET1、RWLSET2以单元单位为单位驱动，上述读出用字线RWL1～RWL4或RWL5～RWL8选择性地由偏置电路36输出的偏置电压设定。由此偏置电路36产生与偏置电路31-1～31-4实质上相等的偏置电压。
在上述读出用字线RWL1～RWL8的另一端分别连接有MOS晶体管Q21～Q28的电流通路的一端，而MOS晶体管Q21～Q28的电流通路的另一端与作为基准电位Vss电源(接地电位)相连接。这些MOS晶体管Q21～Q28，由第2行译码器及读出字线驱动器34-1、34-2输出的字线驱动信号RWLACT1～RWLACT8个别驱动，上述读出用字线RWL1～RWL8(布线层)选择性地被设定为低电压电平(比如，Vss电平)。
由这两个行译码器及读出字线驱动器34-1、34-2、35-1、35-2产生的字线电位的控制方法的差别，在于可否个别控制各读出用字线RWL1～RWL8或可否以单元单位为单位(或以副位线为单位)进行控制。
如果在数据读出中，比如，选择以虚线围出的存储单元MC22，则通过使在与此存储单元MC22相对应的副位线SLB3和主位线MBL2之间设置的选择MOS晶体管Q3的栅输入信号(选择线SS1)迁移到高电位而导通，使主位线MBL2和副位线SBL3连接。另外，利用第2行译码器及读出字线驱动器34-1只使与选择单元MC22相当的字线驱动信号RWLACT2迁移到高电位，利用第1行译码器及读出字线驱动器35-1使输出的字线电位设定信号RWLSET1迁移到低电位。
由此，从主位线MBL2经副位线SBL3生成通向读出用字线RWL2的电流通路。其后，由列译码器及CSL驱动器33中的列译码器对从外部输入的列地址信号进行译码，利用CSL驱动器使选择信号CSL2迁移到高电位状态，使选择MOS晶体管Q12导通而使主位线MBL2与读出放大器32相连接。此时，利用上述列选择信号CSL2将与主位线MBL2相连接的偏置电路(位线偏置电路)31-2设定为非活动状态。
对上述选择的主位线MBL2从读出放大器32施加与偏置电路31-2的同电位(实质上是相等电位)，并通过对流过选择单元MC22的电流进行检测和放大而读出存储信息。
此时，与包含选择单元MC22的副位线SBL3相连接的非选择单元群(MC21、MC23、MC24)相连接的字线群RWL1、RWL3、RWL4，由行译码器及读出字线驱动器35-1、34-1控制为浮动状态。另一方面，与不包含选择单元MC22的副位线SBL2、SBL4、SBL6、SBL8相连接的非选择单元群MC15～MC18、MC25～MC28、MC35～MC38、MC45～MC48所连接的字线群RWL5～RWL8，通过利用行译码器及读出字线驱动器35-2、34-2，设定MOS晶体管Q35～Q38导通、MOS晶体管Q27～Q28为非导通状态，设定偏置电路36输出的偏置电压为，即与主位线MBL1～MBL4实质上相等的偏置电压。
另外，在上述图1示出的电路中，是以32位大小的存储单元MC11～MC18、MC21～MC28、MC31～38、MC41～MC48为例，但在实际的MRAM中，存储单元采用适当的二维集成配置。另外，例示的是分别与副位线SBL1～SBL8相连接的4位的存储单元，但也可以进行适当的变更。
图2为示出选择上述存储单元MC22的读出动作时的时序图。在待机状态中，为了使作为在副位线SBL1～SBL8和主位线MBL1～MBL4之间的选择开关的MOS晶体管Q1～Q8全部处于非导通状态，选择线SS1、SS2处于低电位状态。另一方面，全部主位线MBL1～MBL4，由位线偏置电路31-1～31-4设定为规定的偏置电压。此外，通过将作为列译码器及CSL驱动器33的输出信号的列选择信号CSL1～CSL4设定为低电位，读出放大器32与全部位线(主位线MBL1～MBL4及副位线SBL1～SBL8)断开。全部的字线RWL1～RWL8，通过将第2行译码器及读出字线驱动器34-1、34-2的输出信号RWLACT1～RWLACT8设定为低电位，将第1行译码器及读出字线驱动器35-1、35-2的输出信号RWLSET1、RWLSET2设定为高电位而与偏置电路(字线偏置电路)36相连接。
另外，因为上述字线偏置电路36及位线偏置电路34-1～34-4生成实质上相等的偏置电压，在待机状态下，全部主位线MBL1～MBL4和读出用字线RWL1～RWL8预充电为同电位。另外，全部副位线SBL1～SBL8，由于MTJ元件MC11制C48是单纯的电阻，经由读出用字线RWL1～RWL8，设定为与字线及位线同样的电位。
与此相对，在活动(Active)状态下，因为设想选择了存储单元MC22，作为栅输入信号的选择线SS1和字线驱动信号RWLACT2向高电位迁移，并且字线电位设定信号RWLSET1向低电位迁移。由此，经过MBL2→SBL3→RWL2形成电流通路。另外，通过输入与选择单元MC22相当的列地址信号，列选择信号CSL2向高电位迁移，选择的主位线MBL2和读出放大器32电气结合。其结果，只有选择单元MC22的数据转送到读出放大器32，于其中经检测放大后，经由未图示的读出系统电路群读出到存储器的外部。此时，利用列选择信号CSL2使选择主位线MBL2的偏置电路31-2变成非活动状态。
但是，与包含选择单元MC22的副位线SBL3相连接的其他非选择单元用的字线RWL1、RWL3、RWL4，由于字线电位设定信号RWLSET1迁移到低电位，被控制为电浮动状态。此时，因为字线电位设定信号RWLSET2依然保持为高电位，与不包含选择单元MC22的副位线SBL2、SBL4、SBL6、SBL8相连接的存储单元MC15～MC18、MC25～MC28、MC35～MC38、MC45～MC48的字线群RWL5～RWL8保持与字线偏置电路36相连接的状态。其结果，字线群RWL5～RWL8，保持与主位线MBL1～MBL4同一电位状态。因此，处于与主位线MBL1～MBL4断开的状态的副位线SBL2、SBL4、SBL6、SBL8的电位也经过RWL5～RWL8成为低阻抗状态，可以保持与主位线MBL1～MBL4同一电位状态。由此，在下一个周期中，可以避免与副位线SBL2、SBL4、SBL6、SBL8相连接的任意存储单元存取时的速度散差及速度降低。
[实施方式2]
图3为示出按照本发明的实施方式2的MRAM的概略构成框图。在图3中，对于与图1同一构成部赋予相同的标号，其详细说明则省略。本实施方式2与前述的实施方式1的差异是在图1中行译码器及读出字线驱动器是配置于读出字线RWL1～RWL8的两端，而此处则只设置于一端侧。
为实现此电路方式，设置了对每个单元单位选择性地将读出字线RWL1～RWL4、RWL5～RWL8连接到偏置电路36的选择电路37-1、37-2。选择电路37-1的构成包括电流通路的一端与上述读出字线RWL1～RWL4分别连接，另一端与偏置电路36的输出端子的共同连接的N沟道型MOS晶体管Q41～Q44；以及将从行译码器及读出字线驱动器34输出的栅信号(经选择线SS1进行转送，将副位线SBL1、SBL3、SBL5、SBL7选择性地与主位线MBL1～MBL4相连接的信号)进行逻辑反相的反相器38-1。从此反相器38-1输出的信号bSS1，供给上述MOS晶体管Q41～Q44的栅。同样，选择电路37-2的构成包括电流通路的一端与上述读出字线RWL5～RWL8分别连接，另一端与偏置电路36的输出端子的共同连接的N沟道型MOS晶体管Q45～Q48；以及将从行译码器及读出字线驱动器35输出的栅信号(经选择线SS2进行转送，将副位线SBL2、SBL4、SBL6、SBL8选择性地与主位线MBL1～MBL4相连接的信号)进行逻辑反相的反相器38-2。由此反相器38-2输出的信号bSS2，供给上述MOS晶体管Q45～Q48的栅。
图4为示出按照本实施方式2的MRAM的读出动作的时序图。比较图4和图2的时序图可知，基本动作与实施方式1相同，只是在对每个单元单位将读出字线RWL1～RWL4、RWL5～RWL8选择性地与偏置电路36相连接的动作中使用栅信号(选择线SS1、SS2)的反相信号bSS1、bSS2这一点不同。
所以，在本实施方式2中也可获得与上述实施方式1同样的作用效果。
[实施方式3]
图5为示出按照本发明的实施方式3的MRAM概略构成的框图。在本实施方式3中，与图3一样，原来配置于读出字线RWL1～RWL8的两端的行译码器及读出字线驱动器现在只设置于一端侧。于是，通过由P沟道型MOS晶体管Q51～Q54、Q55～Q58构成选择电路39-1、39-2，对这些MOS晶体管Q51～Q54、Q55～Q58直接供给栅信号(经选择线SS1、SS2转送，将副位线选择性地与主位线相连接的信号)。
图6为示出本实施方式3的动作时的时序图。基本动作与实施方式1、2相同，只是在对每个单元单位将读出字线RWL1～RWL4、RWL5～RWL8选择性地与偏置电路36相连接的动作中使用栅信号(选择线SS1、SS2的电位)这一点不同。
所以，在本实施方式3中也可获得与上述实施方式1、2同样的作用效果。
如上所述，根据本发明的各实施方式，因为使用的是不需要单元的选择元件的交叉点型存储单元，容易实现大容量化和高集成化。另外，因为采用分层位线方式(分割位线结构)，在其读出动作时，使与所选择的存储单元同一副位线(分割位线)相连接的全部存储单元的字线保持电浮动状态，并且向与选择单元不同的副位线(分割位线)所连接的全部存储单元的字线供给与全部主位线同一电位，所以可以抑制交叉点型存储单元固有的读出时的误差电流分量。而且，通过将处于非选择状态的全部副位线(分割位线)的电位设定为与主位线相同，可以使读出动作做到高速化。因此，容易达到大容量化，并且可以实现读出范围大、可高速读出的MRAM。
另外，按照本发明的实施方式1至3的磁性随机存取存储器(半导体存储装置)，可应用于各种装置。在图7至图13中示出这些应用例的一部分。
(应用例)
图7示出抽出的数字用户线路(DSL)用调制解调器的DSL数据通道部分的框图。此调制解调器的构成包括可编程的数字信号处理器(DSP)100、A/D变换器110、D/A变换器120、发送驱动器150以及接收机放大器160等。在图7中，省略了带通滤波器而代之以作为用来保持线路码程序(相应于由DSP执行的、代码化的用户线路信息、传送条件等(线路码；QAM、CAP、RSK、FM、AM、PAM、DWMT等)选择调制解调器并使其动作的程序)的各种类型的任选存储器而示出的本实施方式的磁性随机存取存储器170和EEPROM180。
另外，在本应用例中，作为用来保持线路码程序的存储器使用的是磁性随机存取存储器170和EEPROM180两种存储器，不过也可以将EEPROM180换为磁性随机存取存储器。就是说，从构成上也可以不使用两种存储器，而只使用磁性随机存取存储器。
(应用例2)
作为另一应用例图8示出了手机终端300。实现通信功能的通信部200的构成包括收发天线201、天线共用器(双工器)202、接收部203、基带处理部204、用作声音编码的DSP205、扬声器(受话器)206、话筒(送话器)207、发送部208以及频率合成器209等。
另外，在此手机终端300中设置有控制该手机终端的各部的控制部220。控制部220，是CPU221、ROM222、本实施方式的磁性随机存取存储器(MRAM)223以及闪存224经CPU总线225连接而形成的微型计算机。在上述ROM222中预先存储在CPU221中执行的程序及显示用的字体等必需的数据。MRAM223主要用作作业区，CPU221在程序执行中根据需要临时存储计算过程中的数据等或临时存储在控制部220和各部之间交换的数据的场合等等时使用。另外，闪存224是用来在手机终端300的电源切断时，比如，将最后的设定条件进行存储以便在下一个电源接通时恢复同样设定的这种使用方法中用来存储这些设定参数的。由此，即使是手机终端的电源切断，所存储的设定参数也不会消失。
此外，在此手机终端300中设置有声频再生处理部211、外部输出端子212、LCD控制器213、显示用LCD(液晶显示器)214以及产生呼叫音的振铃信号器215等。上述声频再生处理部211，使输入到手机终端300的音频信息(或存储于后述的外部存储器240中的音频信息)再生。再生的音频信息，可以通过经外部输出端子212传送到耳机及便携式音箱等在外部取出。这样，通过设置声频再生处理部211，就可以对音频信息进行再生。上述LCD控制器213，比如，可以经CPU总线225接受来自上述CPU221的显示信息，变换为用来控制LCD214的LCD控制信息，驱动LCD214而进行显示。
在上述手机终端300中，设置有接口电路(I/F)231、233、235、外部存储器240、外部存储器插槽232、按键操作部234以及外部输入输出端子236等。在上述外部存储器插槽232之中，可插入存储卡等外部存储器240。此外部存储器插槽232，经接口电路(I/F)231与CPU总线225相连接。这样，通过在手机终端300中设置插槽232，就可以将手机终端300内部的信息写到外部存储器240中，或将存储于外部存储器240中的信息(比如音频信息)输入到手机终端300。上述按键操作部234，经接口电路(I/F)233与CPU总线225相连接。从按键操作部234输入的键输入信息传送到，比如，CPU221。上述外部输入输出端子236，经接口电路(I/F)233与CPU总线225相连接，作为将来自外部的各种信息输入到手机终端300或从手机终端300将信息输出到外部之际的端子而发挥作用。
另外，在本应用例中，使用的是ROM222、MRAM223及闪存224，但也可以将闪存224换为磁性随机存取存储器，另外，也可以将ROM222置换为磁性随机存取存储器。
(应用例3)
图9至13分别示出将磁性随机存取存储器应用于容纳智能媒体等媒体内容的智能卡(MRAM卡)的示例。
在MRAM卡400中，内置MRAM芯片401。在MRAM卡400中，在与MRAM芯片401相对应的位置形成开口部402，露出MRAM芯片401。在此开口部402中设置挡板403，在携带该MRAM卡时以挡板403保护MRAM芯片401。此挡板403，由具有屏蔽外部磁场效果的材料，比如，由陶瓷材料制作的。在转写数据时，打开挡板403，使MRAM芯片401露出。外部端子404，是用于将存储于MRAM卡中的内容数据取出到外部时使用。
图10和图11分别示出用来将数据转写到上述MRAM卡时使用的转写装置。图10是插卡型的转写装置上视图，图11为其剖面图。在将终端用户使用的第2MRAM卡450按照箭头所示的方向插入到转写装置500的插入部510中时，可一直推进到受到止动器520阻挡为止。此止动器520的作用是使第1MRAM550和第2MRAM卡450位置重合的部件。如果将第2MRAM卡450置于规定的位置，则从第1MRAM数据改写控制部向外部端子530供给控制信号，将存储于第1MRAM550中的数据转写到第2MRAM卡450。
在图12中示出上嵌式转写装置的剖面图。此转写装置，如箭头所示，是以520为目标将第2MRAM卡450嵌入于第1MRAM550之上的载置型装置。因为其转写方法与插卡型相同，其说明省略。
在图13中示出载入式转写装置。此转写装置，与CD-ROM驱动器及DVD驱动器一样，在转写装置500中设置有滑动托盘560，此滑动托盘560可在箭头所示的方向上移动。在滑动托盘560移动到虚线所示的位置时，将第2MRAM卡450放置到滑动托盘560上而将其传送到转写装置500内部。因为传送是使第2MRAM卡450的前端接触到止动器520为止这一点以及转写方法都与插入型相同，其说明省略。
如上所述，根据本发明的一个方面，可获得一种大容量化及高集成化而存取速度也可实现高速化的磁性随机存取存储器及其数据读出方法。
其他的优点和改型对于本领域人士是易于实现的。因此，本发明在其广义上不局限于上述具体细节和代表性的实施方式。所以，在不脱离后附的权利要求及其等同体确定的一般发明概念的精神和范围的情况下可以实现各种改型。

Claims (9)

1.一种磁性随机存取存储器，其特征在于包括：
具有表现磁阻效应的交叉点型的存储单元的多个单元单位；
与上述多个单元单位中的存储单元的一端分别连接的字线；
与上述多个单元单位中的多个存储单元的另一端以规定的单位共同连接的副位线；
经开关电路分别与多个副位线共同连接并与上述副位线一起形成分层位线结构的主位线；
构成为选择上述主位线并使该主位线与读出放大器相连接的列选择电路；
行选择电路，控制上述开关电路、并且以上述单元单位为单位进行上述字线的选择动作，
其中，上述列选择电路具有：列选择栅(Q11～Q14)，该列选择栅为MOS晶体管，其电流通路的一端与上述主位线(MBL1～MBL4)分别相连接，另一端与上述读出放大器(32)相连接；用于控制上述列选择栅的列选择线(CSL1～CSL4)；向上述列选择线输出列地址选择信号，有选择地驱动上述列选择栅的列选择线驱动器(33)；对列地址信号进行译码并供给上述列选择线驱动器的列译码器(33)；根据从上述列选择线驱动器输出的列地址选择信号，有选择地向上述主位线提供第1偏置电压的第1偏置电路(31-1～31-4)；
上述行选择电路具有：第1选择电路(Q21～Q28)，该第1选择电路是MOS晶体管，其电流通路的两端有选择地将上述字线(RWL1～RWL8)与第1电位供给源连接；以第2电位供给源来进行工作，输出第2偏置电压的第2偏置电路(36)；第2选择电路(Q31～Q38)，该第2选择电路是MOS晶体管，其电流通路的两端按照每个单元单位将上述字线与上述第2偏置电路(36)连接；输出上述单元单位的选择信号(SS1，SS2)，按照每个单元单位对上述开关电路(Q1～Q8)进行导通/断开控制，并且通过上述第1选择电路(Q21～Q28)和上述第2选择电路(Q31～Q38)设定上述字线(RWL1～RWL8)的电位的驱动器电路(34-1，34-2)，
在读出动作时，将与连接有所选择的存储单元(MC22)的单元单位中的副位线(SBL3)相连接的非选择的存储单元(MC21，MC23，MC24)上所连接的字线(RWL1，RWL3，RWL4)设定为浮动状态，
而将与不包含所选择的存储单元(MC22)的单元单位中的副位线(SBL2，SBL4，SBL6，SBL8)连接的除上述所连接的字线以外的字线(RWL5～RWL8)设定为与上述主位线(MBL1～MBL4)相等的电位，
从上述第1偏置电路向上述多个单元单位的阵列内的非选择的主位线提供第1偏置电压，并设定为与不包含所选择的存储单元的上述多个单元单位中的非选择的字线相同的电位。
2.根据权利要求1所述的磁性随机存取存储器，其特征在于：上述单元单位是存储单元(MC11～MC48)配置成为矩阵形状的存储单元块，该各存储单元块中的存储单元的一端分别在每行与上述字线(RWL1～RWL8)相连接，另一端则在每列与上述副位线(SBL1～SBL8)相连接。
3.根据权利要求1所述的磁性随机存取存储器，其特征在于：上述开关电路，包含电流通路的一端与上述副位线(SBL1～SBL8)分别相连接，而电流通路的另一端在每列与主位线(MBL1～MBL4)相连接，其栅被供给从上述行选择电路输出的单元单位的选择信号(SS1、SS2)的第1MOS晶体管(Q1～Q8)。
4.根据权利要求1所述的磁性随机存取存储器，其特征在于：上述列选择栅，包含电流通路的一端与上述主位线(MBL1～MBL4)分别相连接，另一端与上述读出放大器(32)相连接，且其栅分别与上述列选择线(CSL1～CSL4)连接的列选择用的第2MOS晶体管(Q11～Q14)。
5.根据权利要求1所述的磁性随机存取存储器，其特征在于：
上述驱动器电路包含：对上述多个单元单位分别控制上述开关电路(Q1～Q8)和上述第1选择电路(Q21～Q28)的第1读出字线驱动器(34-1，34-2)；将行地址信号译码后供给上述第1读出字线驱动器的第1行译码器(34-1、34-2)；对上述多个单元单位分别控制上述第2选择电路(Q31～Q38)的第2读出字线驱动器(35-1，35-2)；将行地址信号译码后供给上述第2读出字线驱动器的第2行译码器(35-1、35-2)。
6.根据权利要求5所述的磁性随机存取存储器，其特征在于：上述第1选择电路包括：电流通路的一端与上述字线(RWL1～RWL8)的一端分别相连接，该电流通路的另一端与第1电位供给源相连接，且其栅被供给上述第1读出字线驱动器(34-1，34-2)的输出信号的第3MOS晶体管(Q21～Q28)；上述第2选择电路包括：电流通路的一端分别与上述字线(RWL1～RWL8)的另一端相连接，电流通路的另一端与上述第2偏置电路连接，且其栅被供给上述第2读出字线驱动器(35-1，35-2)的输出信号的第4MOS晶体管(Q31～Q38)。
7.根据权利要求5所述的磁性随机存取存储器，其特征在于：
上述第1选择电路包括：电流通路的一端与上述字线(RWL1～RWL8)的一端分别相连接，该电流通路的另一端与上述第1电位供给源连接，且其栅被供给上述驱动器电路(34-1，34-2)的输出信号的第1导电型的第3MOS晶体管(Q21～Q28)；上述第2选择电路包括：电流通路的一端分别与上述字线(RWL1～RWL8)的另一端相连接，该电流通路的另一端与第2偏置电路连接，且其栅被供给上述驱动器电路(34-1，34-2)的输出信号的第1导电型的第4MOS晶体管(Q31～Q38)；
上述驱动器电路包含对上述多个单元单位分别控制上述开关电路(Q1～Q8)和上述第3MOS晶体管(Q21～Q28)的读出字线驱动器(34-1，34-2)；反相器，该反相器将上述读出字线驱动器(34-1，34-2)的输出信号反相，然后供给到上述第4MOS晶体管(Q31～Q38)的栅上；将行地址信号译码并供给上述读出字线驱动器的行译码器(34-1、34-2)。
8.根据权利要求5所述的磁性随机存取存储器，其特征在于：
上述第1选择电路包括：电流通路的一端与上述字线(RWL1～RWL8)的一端分别相连接，电流通路的另一端与上述第1电位供给源连接，且其栅被供给上述驱动器电路(34-1，34-2)的输出信号的第1导电型的第3MOS晶体管(Q21～Q28)；上述第2选择电路包括：电流通路的一端分别与上述字线(RWL1～RWL8)的另一端相连接，电流通路的另一端与上述第2偏置电路连接，且其栅被供给上述驱动器电路(34-1，34-2)的输出信号的第2导电型的第4MOS晶体管(Q31～Q38)；
上述驱动器电路包含对上述多个单元单位分别控制上述开关电路(Q1～Q8)和上述第3MOS晶体管(Q21～Q28)和上述第4MOS晶体管(Q31～Q38)的读出字线驱动器(34-1，34-2)；将行地址信号译码并供给上述读出字线驱动器的行译码器(34-1、34-2)。
9.根据权利要求1所述的磁性随机存取存储器，其特征在于：从上述第2偏置电路(36)输出的第2偏置电压，与从上述第1偏置电路(31-1～31-4)输出的第1偏置电压相等。
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