JP2007122838A

JP2007122838A - 半導体記憶装置

Info

Publication number: JP2007122838A
Application number: JP2005317215A
Authority: JP
Inventors: Tsuneo Inaba; 恒夫稲場
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-10-31
Filing date: 2005-10-31
Publication date: 2007-05-17
Also published as: EP1783776A1; CN1959842A; US20070097735A1

Abstract

【課題】磁気ランダムアクセスメモリの高速書き込みを実現する。
【解決手段】本発明の例に関わる半導体記憶装置の書き込み方法は、書き込み線ＷＢＬ，ＷＷＬに流れる書き込み電流により発生する磁場を用いて書き込みを行うとき、書き込み線ＷＢＬ，ＷＷＬの一端をフローティング状態にし、第１電源線Ｖｄｄから書き込み線ＷＢＬ，ＷＷＬの他端を経由して書き込み線ＷＢＬ，ＷＷＬの充電を開始し、充電を開始した後に書き込み線ＷＢＬ，ＷＷＬの一端を第２電源線Ｖｓｓに接続し、書き込み線ＷＢＬ，ＷＷＬに書き込み電流を流し、書き込みを行う。
【選択図】図１

Description

本発明は、半導体記憶装置、特に、磁気ランダムアクセスメモリ(MRAM: magnetic random access memory)の書き込み方法に関する。

MRAMは、磁気抵抗効果(magneto-resistive effect)を有する磁気抵抗素子、例えば、ＭＴＪ(magnetic tunneling junction)素子を記憶素子として利用した半導体記憶装置であり、不揮発でありながら、高速、高集積及び高信頼という特長を併せ持つ新規メモリデバイスとして注目されている。

ＭＴＪ素子は、強磁性体／絶縁体／強磁性体からなるスタック構造を有し、２つの強磁性体の間に電圧を印加すると絶縁体にトンネル電流が流れる。このときの抵抗値は、トンネル磁気抵抗(TMR: tunneling magneto resistive)効果により、２つの強磁性体の磁化の向きの相対角に応じて変化する。

例えば、MTJの抵抗値は、２つの強磁性体の磁化の向きが同じ（平行）であるときに最も小さい値となり、逆に、２つの強磁性体の磁化の向きが逆（反平行）であるときに最も大きい値となる。

これを利用し、例えば、MTJの抵抗値が小さい状態を“０”、大きい状態を“１”として、ＭＴＪ素子に１ビットのデータを記憶する。

ここで、磁気ランダムアクセスメモリにおける書き込み方式については、低消費電力化や誤書き込み防止などの観点からいくつか提案されている（例えば、非特許文献１，２参照）。

いずれの書き込み方式においても、書き込み配線を流れる電流によって発生する磁場を用いてMTJ素子のフリー層の磁化反転を行うことで書き込み動作を行う点は共通である。

ここで、書き込み動作開始時の書き込み電流波形について考える。書き込み電流を流し始めてから所望の電流値に達するまでの時間、所謂、電流立ち上がり時間は、書き込み電流が流れる経路を充電するために必要な時間であるため、電流経路のRC積に依存する。

これらの書き込み方式では、書き込み電流の波形の立ち上がり速度が遅く、書き込み速度を高速化できないという問題がある。
T. Tsuji, et.al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", Symposium on VLSI Circuits Digest of Technical Papers, Jun. 2004, pp.450-453 J. DeBrosse et al. "A 16 Mb MRAM Featuring Bootstrapped Write Drivers", Symposium On VLSI Circuits Digest of Technical Papers, Jun. 2004, pp. 454-457

本発明の例では、書き込み用電流を流すことで書き込み動作を行う半導体記憶装置、例えば、磁気ランダムアクセスメモリにおいて、書き込み速度を高速化できる書き込み方法について提案する。

本発明の例に関わる半導体記憶装置の書き込み方法は、書き込み線に流れる書き込み電流により発生する磁場を用いて書き込みを行うとき、前記書き込み線の一端をフローティング状態にし、第１電源線から前記書き込み線の他端を経由して前記書き込み線の充電を開始し、前記充電を開始した後に前記書き込み線の一端を第２電源線に接続し、前記書き込み線に前記書き込み電流を流して前記書き込みを行う。

本発明の例に関わる半導体記憶装置の書き込み方法は、書き込み線に流れる書き込み電流により発生する磁場を用いて書き込みを行うとき、第１電源線から前記書き込み線の一端及び他端の双方を経由して前記書き込み線の充電を開始し、前記充電を開始した後に前記書き込み線の一端を第２電源線に接続し、前記書き込み線に前記書き込み電流を流して前記書き込みを行う。

本発明の例によれば、書き込み電流の立ち上がり速度を高速化することで、書き込み用電流を流すことで書き込み動作を行う半導体記憶装置、例えば、磁気ランダムアクセスメモリにおける書き込み動作を高速化できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例は、書き込み線に流れる書き込み電流により発生する磁場（電流磁場）を用いて書き込みを行う磁気ランダムアクセスメモリを対象とする。

このような磁気ランダムアクセスメモリでは、図１に示すように、書き込み電流(write current)は、例えば、定電流源Ｉにより生成され、ソース側共通電源線(source side common power line) →トランスファゲートＴＧ１ →書き込み線(write line) →トランスファゲートＴＧ２ →シンク側共通電源線(sink side common power line)という経路を流れる。

しかし、スタンバイ(standby)状態から書き込み動作(write operation)が開始されると、初期段階では、書き込み電流の経路全体の充電のために過渡電流が流れ、定常状態となるまでに一定期間を要する（変化Ａ）。この期間は、経路内の各ノードが定常状態の電位にまで充電されるのに必要な期間に相当するが、ソース側共通電源線と書き込み線との間のトランスファゲート（ＭＯＳトランジスタ）ＴＧ１がソースフォロア駆動されるために電流駆動力が低いこと、また、シンク側共通電源線と書き込み線との間のトランスファーゲート（ＭＯＳトランジスタ）ＴＧ２をオンとして電流源から接地端子まで電流を流しながら経路全体の充電を行っていることから、この期間は比較的長く、書き込み速度の高速化の妨げとなっていた。

そこで、本発明の例では、書き込み動作の初期段階において、例えば、シンカーとしてのスイッチ（ＭＯＳトランジスタ）ＳＷ又はトランスファゲート（ＭＯＳトランジスタ）ＴＧ２をオフすることによって書き込み線の一端を接地端子Ｖｓｓから切り離し、書き込み線の一端をフローティング状態にした状態で、電源端子Ｖｄｄから書き込み線の他端を経由して書き込み線の充電を開始し、その後、一定時間が経過したら、トランスファゲートＴＧ２をオンすることによって書き込み線を接地端子Ｖｓｓに接続し、書き込み線に書き込み電流を流すことにより書き込みを実行する（変化Ｂ）。

このような書き込み方法によれば、トランスファゲートＴＧ２をオフにした状態で書き込み経路の充電を行うために充電時間が短いこと、また、トランスファゲートＴＧ１のソース電位は接地電位よりも高く、トランスファゲートＴＧ１よりもトランスファゲートＴＧ２のほうが動作時の電流駆動能力が高く、トランスファゲートＴＧ２をオフからオンに切り替えた直後にトランスファゲートＴＧ１のドレインとソースとの間の電位差を大きく確保できるために、書き込み経路の各ノードの電位を定常状態まで充放電することが高速に行えること、の２つの理由から、高速書き込み動作が可能となる。

２．実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。

(1) 磁気ランダムアクセスメモリの概要
図２は、磁気ランダムアクセスメモリの概要を示している。

メモリセルアレイ１１は、メモリセルＭＣを有する。メモリセルＭＣは、ｘ方向に延びる書き込みワード線ＷＬとｙ方向に延びる書き込みビット線ＢＬとの交差部に配置される。

書き込みワード線ＷＬの一端側には、トランスファゲート１２、読み出しワード線ドライバ１３、書き込みワード線ドライバ１４及び電流源＆コントローラ１５が配置される。電流源＆コントローラ１５は、書き込み／読み出し電流を発生すると共に、トランスファゲート１２、読み出しワード線ドライバ１３及び書き込みワード線ドライバ１４の動作をコントロールする。

書き込みワード線ＷＬの他端側には、トランスファゲート１６、書き込みワード線シンカー１７及びコントローラ１８が配置される。コントローラ１８は、トランスファゲート１６及び書き込みワード線シンカー１７の動作をコントロールする。

書き込みビット線ＢＬの一端側には、トランスファゲート１９、書き込みビット線ドライバ／シンカー２０及び電流源＆コントローラ２１が配置される。電流源＆コントローラ２１は、書き込み電流を発生すると共に、トランスファゲート１９及び書き込みビット線ドライバ／シンカー２０の動作をコントロールする。

書き込みビット線ＢＬの他端側には、トランスファゲート２２、センスアンプ２３、書き込みビット線ドライバ／シンカー２４及び電流源＆コントローラ２５が配置される。電流源＆コントローラ２５は、書き込み電流を発生すると共に、トランスファゲート２２、センスアンプ２３及び書き込みビット線ドライバ／シンカー２４の動作をコントロールする。

制御回路２６は、書き込み／読み出し動作に必要とされる制御信号を発生し、書き込み／読み出し動作の全体の流れを制御する。

本例では、書き込みワード線ＷＬには、一方向に向かう書き込み電流のみが流れ、書き込みビット線ＢＬには、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流が流れる。

但し、例えば、トグル(toggle)書き込み方式（非特許文献１）のように、書き込みワード線ＷＬ及び書き込みビット線ＢＬには、書き込みデータの値によらず、常に一方向に向かう書き込み電流が流れるようにしてもよい。

また、例えば、アストロイド曲線の第１及び第３象限を用いる書き込み方式のように、書き込みワード線ＷＬ及び書き込みビット線ＢＬには、書き込みデータの値に応じて、一方向又は他方向に向かう書き込み電流が流れるようにしてもよい。

さらに、メモリセルアレイ１１に関しては、複数のサブアレイ又は複数のブロックから構成してもよい。また、メモリチップ内には、図２に示すメモリセルアレイ及びこれに接続される回路群を複数個搭載しても構わない。

(2) 第１実施の形態
A. 回路構成
図３は、第１実施の形態に関わる書き込み方法が適用される磁気ランダムアクセスメモリの主要部を示している。

第１実施の形態は、本発明の例に関わる書き込み方法を図２の書き込みビット線ＢＬに流れる書き込み電流に適用したものである。ここでは、書き込みワード線に関しては省略する。

メモリセルＭＣは、アレイ状に配置され、メモリセルアレイ１１を構成する。書き込みビット線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞は、メモリセルアレイ１１内において、ｙ方向に延びている。

書き込みビット線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞の一端は、選択スイッチとしてのトランスファゲート１９を経由して、共通電源線２７に接続される。共通電源線２７は、書き込みビット線ドライバ／シンカー２０に接続される。

トランスファゲート１９のオン／オフは、カラム選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｌ＜１＞，ＸＣ＿Ｌ＜２＞，ＸＣ＿Ｌ＜３＞により制御される。

書き込みビット線ドライバ／シンカー２０は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続される定電流源２９、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。

定電流源２９は、定電流ＳＲＣ＿Ｌを発生し、ＰチャネルＭＯＳトランジスタＰ１のゲートには、制御信号ＳＷＰ＿Ｌが入力され、ＮチャネルＭＯＳトランジスタＮ１のゲートには、制御信号ＳＷＮ＿Ｌが入力される。

書き込みビット線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞の他端は、選択スイッチとしてのトランスファゲート２２を経由して、共通電源線２８に接続される。共通電源線２８は、書き込みビット線ドライバ／シンカー２４に接続される。

トランスファゲート２２のオン／オフは、カラム選択信号ＸＣ＿Ｒ＜０＞，ＸＣ＿Ｒ＜１＞，ＸＣ＿Ｒ＜２＞，ＸＣ＿Ｒ＜３＞により制御される。

書き込みビット線ドライバ／シンカー２４は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続される定電流源３０、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２から構成される。

定電流源３０は、定電流ＳＲＣ＿Ｒを発生し、ＰチャネルＭＯＳトランジスタＰ２のゲートには、制御信号ＳＷＰ＿Ｒが入力され、ＮチャネルＭＯＳトランジスタＮ２のゲートには、制御信号ＳＷＮ＿Ｒが入力される。

B. 動作
a. 第１例
図４は、第１実施の形態に関わる書き込み方法の第１例を示している。

ここでは、図３のカラム(column)０内の書き込みビット線ＷＲＴ＜０＞を選択し、この書き込みビット線ＷＲＴ＜０＞に、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、カラム選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞），Ｖ（ＸＣ＿Ｒ＜０＞）を“Ｌ(low)”から“Ｈ(high)”にし、書き込みビット線ＷＲＴ＜０＞を書き込みビット線ドライバ／シンカー２０，２４に電気的に接続する。

その他のカラム選択信号ＸＣ＿Ｌ＜１：３＞，ＸＣ＿Ｒ＜１：３＞の電圧レベルＶ（ＸＣ＿Ｌ＜１：３＞），Ｖ（ＸＣ＿Ｒ＜１：３＞）については、“Ｌ”のままである。

この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌ，ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ），Ｖ（ＳＷＮ＿Ｒ）を“Ｈ”から“Ｌ”にし、制御信号ＳＷＰ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｒ）を“Ｈ”のままとすることで、ＰチャネルＭＯＳトランジスタＰ１をオンにし、その他のＭＯＳトランジスタＰ２，Ｎ１，Ｎ２をオフとする。

この時、ノードＤＲＶ＿Ｌ，ｎＷＲＴ＿Ｌ＜０＞，ｎＷＲＴ＿Ｒ＜０＞，ＤＲＶ＿Ｒは、定電流源２９からの定電流により充電され、その電圧レベルＶ（ＤＲＶ＿Ｌ），Ｖ（ｎＷＲＴ＿Ｌ＜０＞），Ｖ（ｎＷＲＴ＿Ｒ＜０＞），Ｖ（ＤＲＶ＿Ｒ）は、次第に上昇する。

ノードnWRT_L<0>の電位が十分高くなった後、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）を“Ｌ”から“Ｈ”にし、ＮチャネルＭＯＳトランジスタＮ２をオンにする。

その結果、書き込みビット線ＷＲＴ＜０＞には、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かう書き込み電流Ｉ（ＷＲＴ＜０＞）が流れる。

この時、ソース側トランスファーゲート１９のソース電位は、シンク側トランスファーゲート２２のそれよりも高いため、ソース側トランスファーゲート１９よりもシンク側トランスファーゲート２２の電流駆動能力のほうが高く、その結果、ノードnWRT_L<0>の電位は、高速に放電されて低下し、ソース側トランスファーゲート１９のドレインとソースとの間の電位差は、定常電流を流すのに十分なだけ確保される。

このように、書き込みビット線ＷＲＴ＜０＞の充電を開始した後に、書き込みビット線ＷＲＴ＜０＞に書き込み電流を流すことで、書き込み電流Ｉ（ＷＲＴ＜０＞）が流れ始めてから定常状態になるまでの期間ｔｒ１を短くでき、書き込み動作の高速化が実現できる。

b. 第２例
図５は、第１実施の形態に関わる書き込み方法の第２例を示している。

上述の第１例と同様に、図３の書き込みビット線ＷＲＴ＜０＞に対して書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、カラム選択信号ＸＣ＿Ｌ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞）を“Ｌ”から“Ｈ”にし、書き込みビット線ＷＲＴ＜０＞の一端を書き込みビット線ドライバ／シンカー２０に電気的に接続する。

この時、その他のカラム選択信号ＸＣ＿Ｌ＜１：３＞，ＸＣ＿Ｒ＜０：３＞の電圧レベルＶ（ＸＣ＿Ｌ＜１：３＞），Ｖ（ＸＣ＿Ｒ＜０：３＞）については、“Ｌ”のままである。

この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ）を“Ｈ”から“Ｌ”にし、制御信号ＳＷＰ＿Ｒ，ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｒ），Ｖ（ＳＷＮ＿Ｒ）を“Ｈ”のままとすることで、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ２をオンにし、その他のＭＯＳトランジスタＰ２，Ｎ１をオフとする。

ノードnWRT_L<0>の電位が十分高くなった後、カラム選択信号ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にし、書き込みビット線ＷＲＴ＜０＞の他端を書き込みビット線ドライバ／シンカー２４に電気的に接続する。

このように、書き込みビット線ＷＲＴ＜０＞の充電を開始した後に書き込みビット線ＷＲＴ＜０＞に書き込み電流を流すことで、書き込み電流Ｉ（ＷＲＴ＜０＞）が流れ始めてから定常状態になるまでの期間ｔｒ１を短くでき、書き込み動作の高速化が実現できる。

c. 効果
図６の波形は、シンク側トランスファーゲート２２をオフにして書き込みビット線の充電をすることなく、スタンバイ状態から直ちに書き込み電流を流す場合の例である。この場合、ソースフォロワ動作のために電流駆動能力が低いソース側トランスファーゲート１９によって書き込み電流を流しながら経路全体を充電するため、スタンバイ状態から書き込み電流の波形が立ち上がり定常状態になるまでの期間ｔｒ２は非常に長くなる。

本発明の例によれば、既に述べたように書き込み動作速度を高速化することができる。

また、書き込み動作全体を考えると、一般的には、ｔｒ１期間は、ワード線活性化の後に開始されるが、このタイミングをワード線活性化と同時、又は、ワード線活性化よりも前にすることで、更に、高速化が可能である。

尚、図４及び図５の例では、書き込み電流は、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かって流したが、これとは逆向きに書き込み電流を流す場合にも同様の書き込み方法を適用できる。

C. まとめ
このような新規な書き込み方法によれば、磁気ランダムアクセスメモリの書き込み速度を高速化できる。

(3) 第２実施の形態
A. 回路構成
図７は、第２実施の形態に関わる書き込み方法が適用される磁気ランダムアクセスメモリの主要部を示している。

第２実施の形態も、第１実施の形態と同様に、本発明の例に関わる書き込み方法を図２の書き込みビット線ＢＬに流れる書き込み電流に適用したものである。ここでは、書き込みワード線に関しては省略する。

第２実施の形態の特長点は、書き込みビット線ＷＲＴ＜０：３＞の両端に、それぞれクランプ回路としてのＮチャネルＭＯＳトランジスタＮ３を接続したところにある。

クランプ回路としてのＮチャネルＭＯＳトランジスタＮ３のオン／オフは、制御信号ＸＸ＿Ｌ＜０：３＞，ＸＸ＿Ｒ＜０：３＞により制御される。

このクランプ回路の目的の一つは、スタンバイ時において、書き込みビット線ＷＲＴ＜０：３＞にその両端から接地電位Ｖｓｓを供給することで、書き込みビット線の電位を確実に接地電位に固定することである。加えて、書き込み動作時における非選択の書き込みビット線の電位も確実に接地電位に固定することができる。

その他の構成については、第１実施の形態と同じであるため、ここではその説明については省略する。

B. 動作
図８は、第２実施の形態に関わる書き込み方法を示している。

ここでは、図７のカラム０内の書き込みビット線ＷＲＴ＜０＞を選択し、この書き込みビット線ＷＲＴ＜０＞に、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、クランプ制御信号ＸＸ＿Ｌ＜０＞，ＸＸ＿Ｒ＜０＞の電圧レベルＶ（ＸＸ＿Ｌ＜０＞），Ｖ（ＸＸ＿Ｒ＜０＞）を“Ｈ”から“Ｌ”にし、選択された書き込みビット線ＷＲＴ＜０＞を接地点から切り離す。

その他の非選択の書き込みビット線ＷＲＴ＜１：３＞については、クランプ制御信号ＸＸ＿Ｌ＜１：３＞，ＸＸ＿Ｒ＜１：３＞の電圧レベルＶ（ＸＸ＿Ｌ＜１：３＞），Ｖ（ＸＸ＿Ｒ＜１：３＞）が“Ｈ”のままなので、クランプ回路を経由して接地点に接続されたままとなる。

これとほぼ同時に、スタンバイ状態から、カラム選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞），Ｖ（ＸＣ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にし、選択された書き込みビット線ＷＲＴ＜０＞を書き込みビット線ドライバ／シンカー２０，２４に電気的に接続する。

このように、書き込みビット線ＷＲＴ＜０＞の充電を行った後に書き込みビット線ＷＲＴ＜０＞に書き込み電流を流すことで、書き込み電流Ｉ（ＷＲＴ＜０＞）が流れ始めてから定常状態になるまでの期間ｔｒ１を短くでき、書き込み動作の高速化が実現できる。

そして、この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ）を“Ｌ”から“Ｈ”にすると、ＰチャネルＭＯＳトランジスタＰ１がオフになり、ＮチャネルＭＯＳトランジスタＮ１がオンになるため、書き込みビット線ＷＲＴ＜０＞の両端は、それぞれＮチャネルＭＯＳトランジスタＮ１，Ｎ２を経由して接地点に短絡される。

また、カラム選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞），Ｖ（ＸＣ＿Ｒ＜０＞）を“Ｈ”から“Ｌ”にすると、全ての書き込みビット線ＷＲＴ＜０：３＞が共通電源線と電気的に切断され、共通電源線２７，２８が接地点に短絡される。

この時、クランプ制御信号ＸＸ＿Ｌ＜０＞，ＸＸ＿Ｒ＜０＞の電圧レベルＶ（ＸＸ＿Ｌ＜０＞），Ｖ（ＸＸ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にすると、書き込みビット線ＷＲＴ＜０＞の両端にクランプ回路を経由して接地電位が印加され、スタンバイ状態に戻る。

上述の動作は、第１実施の形態の第１例に相当するが、第１実施の形態の第２例の動作を行うことも可能である。

C. まとめ
このような新規な書き込み方法においても、磁気ランダムアクセスメモリの書き込み速度を高速化できる。

尚、図８の例では、書き込み電流は、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かって流したが、これとは逆向きに書き込み電流を流す場合にもこのような書き込み方法を適用できる。

(4) 第３実施の形態
A. 回路構成
図９は、第３実施の形態に関わる書き込み方法が適用される磁気ランダムアクセスメモリの主要部を示している。

第３実施の形態も、第１実施の形態と同様に、本発明の例に関わる書き込み方法を図２の書き込みビット線ＢＬに流れる書き込み電流に適用したものである。ここでは、書き込みワード線に関しては省略する。

第３実施の形態の特長点は、選択された書き込みビット線ＷＲＴ＜０＞に対する充電を、書き込みビット線ＷＲＴ＜０＞の一端側からのみでなく、書き込みビット線ＷＲＴ＜０＞の両端側から行うところにある。

つまり、第３実施の形態は、回路動作に特長を有し、回路構成については、第１実施の形態と同じであるので、ここではその説明を省略する。

尚、第３実施の形態に関わる磁気ランダムアクセスメモリには、第２実施の形態に関わるクランプ回路を適用することもできる。

B. 動作
図１０は、第３実施の形態に関わる書き込み方法を示している。

ここでは、図９のカラム０内の書き込みビット線ＷＲＴ＜０＞を選択し、この書き込みビット線ＷＲＴ＜０＞に、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、カラム選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞），Ｖ（ＸＣ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にし、選択された書き込みビット線ＷＲＴ＜０＞を書き込みビット線ドライバ／シンカー２０，２４に電気的に接続する。

この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌ，ＳＷＰ＿Ｒ，ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ），Ｖ（ＳＷＰ＿Ｒ），Ｖ（ＳＷＮ＿Ｒ）を“Ｈ”から“Ｌ”にすることで、ＰチャネルＭＯＳトランジスタＰ１、Ｐ２をオンにし、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２をオフにする。

この時、ノードＤＲＶ＿Ｌ，ｎＷＲＴ＿Ｌ＜０＞，ｎＷＲＴ＿Ｒ＜０＞，ＤＲＶ＿Ｒは、定電流源２９，３０からの定電流により、書き込みビット線ＷＲＴ＜０＞の両端側から急速に充電され、その電圧レベルＶ（ＤＲＶ＿Ｌ），Ｖ（ｎＷＲＴ＿Ｌ＜０＞），Ｖ（ｎＷＲＴ＿Ｒ＜０＞），Ｖ（ＤＲＶ＿Ｒ）は、急速に上昇する。

ノードnWRT_L<0>の電位が十分高くなった後、制御信号ＳＷＰ＿Ｒ，ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｒ），Ｖ（ＳＷＮ＿Ｒ）を“Ｌ”から“Ｈ”にし、ＰチャネルＭＯＳトランジスタＰ２をオフにし、ＮチャネルＭＯＳトランジスタＮ２をオンにする。

C. まとめ
このような新規な書き込み方法においては、選択された書き込みビット線に対する充電をその両端から行うことにより、さらに、磁気ランダムアクセスメモリの書き込み速度を高速化できる。

尚、図１０の例では、書き込み電流は、書き込みビット線ドライバ／シンカー２０から書き込みビット線ドライバ／シンカー２４に向かって流したが、これとは逆向きに書き込み電流を流す場合にもこのような書き込み方法を適用できる。

(5) 第４実施の形態
A. 回路構成
図１１は、第４実施の形態に関わる書き込み方法が適用される磁気ランダムアクセスメモリの主要部を示している。

第４実施の形態は、本発明の例に関わる書き込み方法を、電流方向が一方向のみである図２の書き込みワード線ＷＬに流れる書き込み電流に適用したものである。ここでは、書き込みビット線に関しては省略する。

メモリセルＭＣは、アレイ状に配置され、メモリセルアレイ１１を構成する。書き込みワード線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞は、メモリセルアレイ１１内において、ｘ方向に延びている。

書き込みワード線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞の一端は、選択スイッチとしてのトランスファゲート１２を経由して、共通電源線３１に接続される。共通電源線３１は、書き込みワード線ドライバ１４に接続される。

トランスファゲート１２のオン／オフは、ロウ選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｌ＜１＞，ＸＣ＿Ｌ＜２＞，ＸＣ＿Ｌ＜３＞により制御される。

書き込みワード線ドライバ１４は、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続される定電流源３３、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１から構成される。

定電流源３３は、定電流ＳＲＣ＿Ｌを発生し、ＰチャネルＭＯＳトランジスタＰ１のゲートには、制御信号ＳＷＰ＿Ｌが入力され、ＮチャネルＭＯＳトランジスタＮ１のゲートには、制御信号ＳＷＮ＿Ｌが入力される。

書き込みワード線ＷＲＴ＜０＞，ＷＲＴ＜１＞，ＷＲＴ＜２＞，ＷＲＴ＜３＞の他端は、選択スイッチとしてのトランスファゲート１６を経由して、共通電源線３２に接続される。共通電源線３２は、書き込みワード線シンカー１７に接続される。

トランスファゲート１６のオン／オフは、ロウ選択信号ＸＣ＿Ｒ＜０＞，ＸＣ＿Ｒ＜１＞，ＸＣ＿Ｒ＜２＞，ＸＣ＿Ｒ＜３＞により制御される。

書き込みワード線シンカー１７は、共通電源線３２と接地端子Ｖｓｓとの間に直列接続されるＮチャネルＭＯＳトランジスタＮ２から構成される。ＮチャネルＭＯＳトランジスタＮ２のゲートには、制御信号ＳＷＮ＿Ｒが入力される。

B. 動作
a. 第１例
図１２は、第４実施の形態に関わる書き込み方法の第１例を示している。

ここでは、図１１のロウ(row)０内の書き込みワード線ＷＲＴ＜０＞を選択し、この書き込みワード線ＷＲＴ＜０＞に、書き込みワード線ドライバ１４から書き込みワード線シンカー１７に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、ロウ選択信号ＸＣ＿Ｌ＜０＞，ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞），Ｖ（ＸＣ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にし、書き込みワード線ＷＲＴ＜０＞を書き込みワード線ドライバ１４に電気的に接続する。

その他のロウ選択信号ＸＣ＿Ｌ＜１：３＞，ＸＣ＿Ｒ＜１：３＞の電圧レベルＶ（ＸＣ＿Ｌ＜１：３＞），Ｖ（ＸＣ＿Ｒ＜１：３＞）については、“Ｌ”のままである。

この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌ，ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ），Ｖ（ＳＷＮ＿Ｒ）を“Ｈ”から“Ｌ”にすることにより、ＰチャネルＭＯＳトランジスタＰ１をオンにし、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２をオフとする。

この時、ノードＤＲＶ＿Ｌ，ｎＷＲＴ＿Ｌ＜０＞，ｎＷＲＴ＿Ｒ＜０＞，ＤＲＶ＿Ｒは、定電流源３３からの定電流により充電され、その電圧レベルＶ（ＤＲＶ＿Ｌ），Ｖ（ｎＷＲＴ＿Ｌ＜０＞），Ｖ（ｎＷＲＴ＿Ｒ＜０＞），Ｖ（ＤＲＶ＿Ｒ）は、次第に上昇する。

その結果、書き込みワード線ＷＲＴ＜０＞には、書き込みワード線ドライバ１４から書き込みワード線シンカー１７に向かう書き込み電流Ｉ（ＷＲＴ＜０＞）が流れる。

この時、ソース側トランスファーゲート１２のソース電位は、シンク側トランスファーゲート１６のそれよりも高いため、ソース側トランスファーゲート１２よりもシンク側トランスファーゲート１６の電流駆動能力のほうが高く、その結果、ノードnWRT_L<0>の電位は、高速に放電されて低下し、ソース側トランスファーゲート１２のドレインとソースとの間の電位差は、定常電流を流すのに十分なだけ確保される。

このように、書き込みワード線ＷＲＴ＜０＞の充電を行った後に書き込みワード線ＷＲＴ＜０＞に書き込み電流を流すことで、書き込み電流Ｉ（ＷＲＴ＜０＞）が流れ始めてから定常状態になるまでの期間ｔｒ１を短くでき、書き込み動作の高速化が実現できる。

b. 第２例
図１３は、第４実施の形態に関わる書き込み方法の第２例を示している。

上述の第１例と同様に、図１１の書き込みワード線ＷＲＴ＜０＞に対して書き込みワード線ドライバ１４から書き込みワード線シンカー１７に向かう書き込み電流を流す場合について説明する。

まず、スタンバイ状態から、ロウ選択信号ＸＣ＿Ｌ＜０＞の電圧レベルＶ（ＸＣ＿Ｌ＜０＞）を“Ｌ”から“Ｈ”にし、書き込みワード線ＷＲＴ＜０＞の一端を書き込みワード線ドライバ１４に電気的に接続する。

この時、その他のロウ選択信号ＸＣ＿Ｌ＜１：３＞，ＸＣ＿Ｒ＜０：３＞の電圧レベルＶ（ＸＣ＿Ｌ＜１：３＞），Ｖ（ＸＣ＿Ｒ＜０：３＞）については、“Ｌ”のままである。

この後、制御信号ＳＷＰ＿Ｌ，ＳＷＮ＿Ｌの電圧レベルＶ（ＳＷＰ＿Ｌ），Ｖ（ＳＷＮ＿Ｌ）を“Ｈ”から“Ｌ”にし、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）を“Ｈ”のままとすることで、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ２をオンにし、ＮチャネルＭＯＳトランジスタＮ１をオフとする。

ノードnWRT_L<0>の電位が十分高くなった後、ロウ選択信号ＸＣ＿Ｒ＜０＞の電圧レベルＶ（ＸＣ＿Ｒ＜０＞）を“Ｌ”から“Ｈ”にし、書き込みワード線ＷＲＴ＜０＞の他端を書き込みワード線シンカー１７に電気的に接続する。

このように、書き込みワード線ＷＲＴ＜０＞の充電を行った後に書き込みワード線ＷＲＴ＜０＞に書き込み電流を流すことで、書き込み電流Ｉ（ＷＲＴ＜０＞）が流れ始めてから定常状態になるまでの期間ｔｒ１を、図１２の例と同様に短くでき、書き込み動作の高速化が実現できる。

c. 効果
図１４の波形は、シンク側トランスファーゲート１６をオフにして書き込みワード線の充電をすることなく、スタンバイ状態から直ちに書き込み電流を流す場合の例である。この場合、ソースフォロワ動作のために電流駆動能力が低い１２によって書き込み電流を流しながら経路全体を充電するため、スタンバイ状態から書き込み電流の波形が立ち上がり定常状態になるまでの期間ｔｒ２は非常に長くなる。

本発明の例によれば、既に述べたように、書き込み動作速度を高速化することができる。

(6) その他
第１乃至第４実施の形態では、本発明の例を、書き込みビット線に流れる書き込み電流に適用した場合と、書き込みワード線に流れる書き込み電流に適用した場合とに分けて説明したが、両者を組み合わせて使用することもできる。

また、例えば、１つのロウに属するメモリセルに連続してデータを書き込む場合には、所定の１本の書き込みワード線を選択状態のままとし、書き込みビット線を１本ずつ順次選択することもできる。

このような場合には、書き込みワード線については常に充電された状態である反面、書き込みビット線については充放電が繰り返されることになるため、特に、書き込みビット線に流れる書き込み電流に本発明の例を適用した実施の形態が有効になる。

本発明の例は、書き込み電流により発生する磁場（電流磁場）を利用して書き込みを行う磁気ランダムアクセスメモリを対象とするが、１つのＭＴＪ素子に対する書き込み線の本数に制限はない。

例えば、１本の書き込み線に流れる書き込み電流のみを用いて書き込みを行う一軸方式、互いに交差する２本の書き込み線の交差部にＭＴＪ素子を配置する二軸方式、さらには、３本の書き込み線を用いる三軸方式などにも適用できる。

３．回路例
本発明の例は、上述の実施の形態で説明したように、特に、シンカーとしてのＮチャネルＭＯＳトランジスタ又はシンク側共通電源線と書き込み線との間のトランスファゲートとしてのＮチャネルＭＯＳトランジスタの書き込み動作初期時におけるオン／オフの制御に特徴を有する。

ここでは、これらＮチャネルＭＯＳトランジスタのオン／オフを決定する制御信号ＳＷＮ＿Ｒを発生するコントローラの例について説明する。

図１５は、２つの制御信号ＣＴＲＬ＜０＞，ＣＴＲＬ＜１＞から制御信号ＳＷＮ＿Ｒを発生するロジック回路の例である。図１６は、図１５のロジック回路の動作波形を示している。

この例では、二本の同相の制御信号CTRL<0>/CTRL<1>によってパルス信号であるSWN_Rを生成する回路の例を示す。制御信号ＣＴＲＬ＜０＞の電圧レベルＶ（ＣＴＲＬ＜０＞）が“Ｌ”から“Ｈ”に変化すると、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）が“Ｈ”から“Ｌ”に変化し、この後、制御信号ＣＴＲＬ＜１＞の電圧レベルＶ（ＣＴＲＬ＜１＞）が“Ｌ”から“Ｈ”に変化すると、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）が“Ｌ”から“Ｈ”に変化する。

図１７は、１つの制御信号ＣＴＲＬから制御信号ＳＷＮ＿Ｒを発生するロジック回路の例である。図１８は、図１７のロジック回路の動作波形を示している。

この例では、制御信号ＣＴＲＬの電圧レベルＶ（ＣＴＲＬ）が“Ｌ”から“Ｈ”に変化すると、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）が“Ｈ”から“Ｌ”に変化し、この後、ディレイ回路delayによって決定される遅延時間が経過し、制御信号ＣＴＲＬＤの電圧レベルＶ（ＣＴＲＬＤ）が“Ｌ”から“Ｈ”に変化すると、制御信号ＳＷＮ＿Ｒの電圧レベルＶ（ＳＷＮ＿Ｒ）が“Ｌ”から“Ｈ”に変化する。

図１９及び図２０は、メモリセルアレイの例を示している。

メモリセルアレイ１１は、これらの図に示すように、複数のサブアレイ（又はブロック）から構成される場合がある。このような場合において、サブアレイごとに共通電源線が設けられた例を考える。

この場合、例えば、図２１及び図２２に示すように、図１５のロジック回路Ａをサブアレイ０，１，・・・ｎに対応させて配置する。複数配置されたロジック回路Ａのそれぞれは、制御信号ＣＴＲＬ＜０＞，ＣＴＲＬ＜１）に基づいて、制御信号ＳＷＮ＿Ｒｉ（ｉ＝０，１，・・・ｎ）を生成する。

ロジック回路Ｂは、制御信号ＣＴＲＬに基づいて、制御信号ＣＴＲＬ＜０＞，ＣＴＲＬ＜１）を生成する。

図２１は複数のサブアレイの片側にロジック回路Bを配置した例であり、図２２は複数のサブアレイの中央部にロジック回路Bを配置した例である。

図２３及び図２４は、通常のセルアレイとは別に、リダンダンシ用セルアレイを有する、所謂ブロックリダンダンシ方式を適用した場合のメモリセルアレイの配置の例を示している。

リダンダンシ用セルアレイは、図１９及び図２０のサブアレイ０，１，・・・ｎのうちの１つに相当すると考えることができるが、このリダンダンシ用セルアレイに対しては、本発明の例に関わる書き込み方法を適用しなくてもよい。

その理由は、リダンダンシ用セルアレイの大きさ（メモリ容量）がメモリセルアレイ（サブアレイ、ブロックを含む）のそれよりも小さいことが一般的だからである。

例えば、メモリセルアレイが１０２４×１０２４ビットから構成される１Mbのセルアレイを考え、ロウリダンダンシにブロックリダンダンシ方式を適用した場合を考える。その場合、リダンダンシ用セルアレイのビット線長、つまり一本のビット線と交差するワード線の本数は、例えば、１２８などと通常のメモリセルアレイよりも少ないことが一般的である。例えば、この場合、リダンダンシ用セルアレイのビット線長は、通常、メモリセルアレイのそれの1/8となり、その結果、リダンダンシ用セルアレイのビット線の寄生容量および配線抵抗は、それぞれ、通常、メモリセルアレイのそれよりも小さくなる（この例では、それぞれ1/8となる）。その為、リダンダンシ用セルアレイでは、通常、メモリセルアレイに比べて、高速に書き込み線の充放電が可能となり、従って、本発明を適用せずとも高速な書き込み動作が可能となる場合がある。

但し、これは比較論であり、当然に、リダンダンシ用セルアレイについても、さらなる高速書き込みが必要とされる場合には、通常、メモリセルアレイ同様にリダンダンシ用セルアレイについても、本発明の例を適用することも可能である。

図２５及び図２６は、リダンダンシ用セルアレイに本発明の例を適用しない場合におけるロジック回路の例を示している。図２５はリダンダンシ用セルアレイの為の専用の制御回路Cを配置した例であり、制御回路CがCTRL<0>をリドライブする回路である例である。図２６はリダンダンシ用セルアレイと通常メモリセルアレイとで同じ制御回路Aを使用した例であり、リダンダンシ用セルアレイの為の制御回路Aには、制御信号CTRL<1>の代わりに”H”信号（Vdd）が入力されている例である。

図２５の例の場合、リダンダンシ用セルアレイに対応するロジック回路Ｃから出力される制御信号ＳＷＮ＿Ｒは、制御信号ＣＴＲＬ＜０＞のみに依存して変化し、制御信号ＣＴＲＬ＜１＞には依存しない。

即ち、ロジック回路Ｃは、制御信号ＣＴＲＬ＜０＞が“Ｈ”のときは、制御信号ＳＷＮ＿Ｒは“Ｈ”となり、制御信号ＣＴＲＬ＜０＞が“Ｌ”のときは、制御信号ＳＷＮ＿Ｒは“Ｌ”となる。

図２６の例の場合、リダンダンシ用セルアレイに対応するロジック回路Aから出力される制御信号SWN_Rは、制御信号CTRL<0>およびCTRL<1>に関わらず”H”となる。

このようなロジック回路によれば、簡単な構成により、メモリセルアレイとリダンダンシ用セルアレイとを分けて、メモリセルアレイのみに本発明の例に関わる書き込み方法を適用することができる。

４．適用例
本発明の例に関わる書き込み方法は、磁気ランダムアクセスの種類、例えば、クロスポイント型メモリセルなど、メモリセルアレイの構造に関係なく、適用可能である。

また、本発明の例を適用するに当たって、磁気抵抗効果素子の構造や形状などについても特に限定されることはない。

５．その他
本発明の例によれば、書き込みビット／ワード線に書き込み電流を流すに先立って、書き込みビット／ワード線のシンク側端部をフローティング状態にし、書き込みビット／ワード線の充電を行い、この後、書き込みビット／ワード線のシンク側端部を接地点に接続し、書き込み電流を流している。

従って、書き込み電流の立ち上がり波形を急峻にでき、スタンバイ状態から書き込み電流が定常状態になるまでの時間を短くすることができる。これにより、磁気ランダムアクセスメモリの書き込み速度を高速化できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

本発明の例の概要を示す図。本発明の例に関わるＭＲＡＭを示す図。第１実施の形態の書き込み方法に関わるＭＲＡＭを示す図。第１実施の形態の書き込み方法を示す波形図。第１実施の形態の書き込み方法を示す波形図。第１実施の形態の比較例としての書き込み方法を示す波形図。第２実施の形態の書き込み方法に関わるＭＲＡＭを示す図。第２実施の形態の書き込み方法を示す波形図。第３実施の形態の書き込み方法に関わるＭＲＡＭを示す図。第３実施の形態の書き込み方法を示す波形図。第４実施の形態の書き込み方法に関わるＭＲＡＭを示す図。第４実施の形態の書き込み方法を示す波形図。第４実施の形態の書き込み方法を示す波形図。第４実施の形態の比較例としての書き込み方法を示す波形図。制御信号ＳＷＮ＿Ｒを発生するロジック回路の例を示す回路図。図１５のロジック回路の動作を示す波形図。制御信号ＳＷＮ＿Ｒを発生するロジック回路の例を示す回路図。図１７のロジック回路の動作を示す波形図。メモリセルアレイの例を示す図。メモリセルアレイの例を示す図。制御信号ＳＷＮ＿Ｒｉを発生するロジック回路の例を示す回路図。制御信号ＳＷＮ＿Ｒｉを発生するロジック回路の例を示す回路図。リダンダンシ用セルアレイを有するメモリセルアレイの例を示す図。リダンダンシ用セルアレイを有するメモリセルアレイの例を示す図。制御信号ＳＷＮ＿Ｒを発生するロジック回路の例を示す回路図。制御信号ＳＷＮ＿Ｒを発生するロジック回路の例を示す回路図。

符号の説明

１１：メモリセルアレイ、１２，１６，１９，２２：トランスファゲート（選択スイッチ）、１３：読み出しワード線ドライバ、１４：書き込みワード線ドライバ、１５，２１，２５：電流源＆コントローラ、１７：書き込みワード線シンカー、１８：コントローラ、２０，２４：書き込みビット線ドライバ／シンカー、２３：センスアンプ、２６：制御回路、２７，２８，３１，３２：共通電源線、２９，３０，３３：定電流源、Ｐ１，Ｐ２：ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３：ＮチャネルＭＯＳトランジスタ。

Claims

書き込み線に流れる書き込み電流により発生する磁場を用いて書き込みを行うとき、前記書き込み線の一端をフローティング状態にし、第１電源線から前記書き込み線の他端を経由して前記書き込み線の充電を開始し、前記充電を開始した後に前記書き込み線の一端を第２電源線に接続し、前記書き込み線に前記書き込み電流を流して前記書き込みを行うことを特徴とする半導体記憶装置の書き込み方法。
書き込み線に流れる書き込み電流により発生する磁場を用いて書き込みを行うとき、第１電源線から前記書き込み線の一端及び他端の双方を経由して前記書き込み線の充電を開始し、前記充電を開始した後に前記書き込み線の一端を第２電源線に接続し、前記書き込み線に前記書き込み電流を流して前記書き込みを行うことを特徴とする半導体記憶装置の書き込み方法。
前記充電を行っている間は、前記書き込み線を前記第２電源線に接続するスイッチをオフにすることを特徴とする請求項１又は２に記載の半導体記憶装置の書き込み方法。
前記充電を行っている間は、前記書き込み線の一端に接続されるトランスファゲートをオフにすることを特徴とする請求項１に記載の半導体記憶装置の書き込み方法。
前記半導体記憶装置がリダンダンシ用セルアレイを有する場合、前記リダンダンシ用セルアレイ内のメモリセルに対しては、前記充電を行うことなく、前記リダンダンシ用セルアレイ内の書き込み線に書き込み電流を流し、前記書き込みを行うことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置の書き込み方法。
書き込み線と、第１及び第２電源線と、前記書き込み線の一端と第１電源線との間に接続される第１トランスファゲートと、前記書き込み線の他端と第２電源線との間に接続される第２トランスファゲートと、前記第１電源線に接続される第１書き込みドライバ／シンカーと、前記第２電源線に接続される第２書き込みドライバ／シンカーと、前記書き込み線に書き込み電流を流すとき、前記書き込み線の他端をフローティング状態にし、前記第１電源線から前記書き込み線の一端を経由して前記書き込み線の充電を開始した後に、前記書き込み線の他端を前記第２電源線に接続し、前記書き込み線に書き込み電流を流す制御回路とを具備することを特徴とする半導体記憶装置。
書き込み線と、第１及び第２電源線と、前記書き込み線の一端と第１電源線との間に接続される第１トランスファゲートと、前記書き込み線の他端と第２電源線との間に接続される第２トランスファゲートと、前記第１電源線に接続される第１書き込みドライバ／シンカーと、前記第２電源線に接続される第２書き込みドライバ／シンカーと、前記書き込み線に書き込み電流を流すとき、前記第１電源線から前記書き込み線の一端及び他端の双方を経由して前記書き込み線の充電を開始した後に、前記書き込み線の一端を前記第２電源線に接続し、前記書き込み線に書き込み電流を流す制御回路とを具備することを特徴とする半導体記憶装置。
書き込み線と、第１及び第２電源線と、前記書き込み線の一端と第１電源線との間に接続される第１トランスファゲートと、前記書き込み線の他端と第２電源線との間に接続される第２トランスファゲートと、前記第１電源線に接続される書き込みドライバと、前記第２電源線に接続される書き込みシンカーと、前記書き込み線に書き込み電流を流すとき、前記書き込み線の他端をフローティング状態にし、前記第１電源線から前記書き込み線の一端を経由して前記書き込み線の充電を開始した後に、前記書き込み線の他端を前記第２電源線に接続し、前記書き込み線に書き込み電流を流す制御回路とを具備することを特徴とする半導体記憶装置。
前記書き込み線の一端と前記第２電源線との間に接続される第１クランプ回路と、前記書き込み線の他端と前記第２電源線との間に接続される第２クランプ回路とをさらに具備することを特徴とする請求項６乃至８のいずれか１項に記載の半導体記憶装置。