JP7155154B2 - 半導体回路および半導体回路システム - Google Patents

Description

本開示は、半導体回路および半導体回路システムに関する。

電子機器は、エコロジーの観点から消費電力が低いことが望まれている。半導体回路では、例えば、一部の回路への電源供給を選択的に停止することにより消費電力の低減を図る、いわゆるパワーゲーティングという技術がしばしば用いられる。このように電源供給が停止された回路では、電源供給が再開された後に、すぐに、電源供給が停止される前の動作状態に復帰することが望まれる。そのような短時間での復帰動作を実現する方法の一つに、回路に不揮発性の記憶素子を内蔵させる方法がある。例えば、特許文献１には、揮発性メモリであるＳＲＡＭ（Static Random Access Memory）とスピン注入磁化反転型の記憶素子とを組み合わせた回路が開示されている。

国際公開第２００９／０２８２９８号

ところで、このような記憶素子を含む回路では、ディスターブが生じにくいことが望まれており、さらなる改善が期待されている。

ディスターブを抑えることができる半導体回路および半導体回路システムを提供することが望ましい。

本開示の一実施の形態における半導体回路は、第１の回路と、第２の回路と、第１のトランジスタと、第１の記憶素子と、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第２の記憶素子と、第５のトランジスタと、第６のトランジスタと、駆動部とを備えている。第１の回路は、第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能なものである。第２の回路は、第２のノードにおける電圧の反転電圧を生成しその反転電圧を第１のノードに印加することが可能なものである。第１のトランジスタは、オン状態になることにより第１のノードを第３のノードに接続可能なものである。第１の記憶素子は、第３のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第２のトランジスタは、第１の電圧が印加されるソースと、第３のノードに接続されたドレインと、第１のノードおよび第２のノードのうちの一方である第１の所定ノードに接続されたゲートとを有するものである。第３のトランジスタは、第２の電圧が印加されるソースと、第３のノードに接続されたドレインと、第１のノードおよび第２のノードのうちの他方である第２の所定ノードに接続されたゲートとを有するものである。第４のトランジスタは、オン状態になることにより第２のノードを第４のノードに接続可能なものである。第２の記憶素子は、第４のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうるものである。第５のトランジスタは、第１の電圧が印加されるソースと、第４のノードに接続されたドレインと、第２の所定ノードに接続されたゲートとを有するものである。第６のトランジスタは、第２の電圧が印加されるソースと、第４のノードに接続されたドレインと、第１の所定ノードに接続されたゲートとを有するものである。駆動部は、第１のトランジスタおよび第４のトランジスタの動作を制御し制御電圧を設定することが可能なものである。

本開示の一実施の形態における半導体回路システムは、記憶部と、記憶部への電源供給を制御する制御部とを備えている。記憶部は、上記半導体回路を有するものである。

本開示の一実施の形態における半導体回路および半導体回路システムでは、第１の回路および第２の回路により、第１のノードおよび第２のノードに、互いに反転した電圧が現れる。第１のノードは、第１のトランジスタをオン状態にすることにより第３のノードに接続される。第３のノードは、第１の記憶素子の一端に接続されている。第２のノードは、第４のトランジスタをオン状態にすることにより第４のノードに接続される。第４のノードは、第２の記憶素子の一端に接続されている。第１の記憶素子の他端および第２の記憶素子の他端には、制御電圧が印加される。第３のノードには、第２のトランジスタのドレインおよび第３のトランジスタのドレインが接続される。第２のトランジスタのソースには第１の電圧が印加され、ゲートは第１のノードおよび第２のノードのうちの一方である第１の所定ノードに接続されている。第３のトランジスタのソースには第２の電圧が印加され、ゲートは第１のノードおよび第２のノードのうちの他方である第２の所定ノードに接続されている。第４のノードには、第５のトランジスタのドレインおよび第６のトランジスタのドレインが接続される。第５のトランジスタのソースには第１の電圧が印加され、ゲートは第２の所定ノードに接続されている。第６のトランジスタのソースには第２の電圧が印加され、ゲートは第１の所定ノードに接続されている。

本開示の一実施の形態における半導体回路および半導体回路システムによれば、第２のトランジスタのゲートを第１の所定ノードに接続し、第３のトランジスタのゲートを第２の所定ノードに接続し、第２のトランジスタおよび第３のトランジスタのドレインを第３のノードに接続し、第５のトランジスタのゲートを第２の所定ノードに接続し、第６のトランジスタのゲートを第１の所定ノードに接続し、第５のトランジスタおよび第６のトランジスタのドレインを第４のノードに接続するようにしたので、ディスターブが生じにくくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の一実施の形態に係る半導体回路の一構成例を表すブロック図である。 図１に示したメモリセルの一構成例を表す回路図である。 図２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２に示したメモリセルの一動作例を表す表である。 図２に示したメモリセルの一動作例を表す回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一動作例を表す他の表である。 比較例に係るメモリセルの一構成例を表す回路図である。 図７に示したメモリセルの一動作例を表す説明図である。 図７に示したメモリセルの一動作例を表す回路図である。 図７に示したメモリセルの一動作例を表す他の回路図である。 図２に示したメモリセルの一構成例を表すレイアウト図である。 変形例に係るメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図１２に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図１４に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図１６に示したメモリセルの一動作例を表す回路図である。 図１６に示したメモリセルの一動作例を表す他の回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図１８に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２０に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 図２０に示したメモリセルの一構成例を表すレイアウト図である。 図２０に示したメモリセルを有するメモリセルアレイの他の構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２４に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２６に示したメモリセルを有するメモリセルアレイの一構成例を表す回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図２８に示したメモリセルの一動作例を表す表である。 図２８に示したメモリセルの一動作例を表す回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 図２８に示したメモリセルの一動作例を表す他の回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図３１に示したメモリセルの一動作例を表す回路図である。 図３１に示したメモリセルの一動作例を表す他の回路図である。 図３１に示したメモリセルの一動作例を表す他の回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 図３３に示したメモリセルの一動作例を表す回路図である。 図３３に示したメモリセルの一動作例を表す他の回路図である。 図３３に示したメモリセルの一動作例を表す他の回路図である。 他の変形例に係るメモリセルの一構成例を表す回路図である。 他の変形例に係る半導体回路の一構成例を表すブロック図である。 実施の形態の技術を適用したフリップフロップ回路の一構成例を表す回路図である。 実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 実施の形態の技術を適用したフリップフロップ回路の他の構成例を表す回路図である。 実施の形態の技術を応用した情報処理装置の一構成例を表すブロック図である。 実施の形態の技術を応用した情報処理装置の他の構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．応用例

＜１．実施の形態＞
［構成例］
図１は、第１の実施の形態に係る半導体回路（半導体回路１）の一構成例を表すものである。半導体回路１は、情報を記憶する回路である。半導体回路１は、制御部１１と、電源トランジスタ１２と、メモリ回路２０とを備えている。

制御部１１は、メモリ回路２０の動作を制御するものである。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出すようになっている。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する機能をも有している。

電源トランジスタ１２は、この例では、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートには電源制御信号ＳＰＧが供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはメモリ回路２０に接続されている。

この構成により、半導体回路１では、メモリ回路２０を使用する場合には、電源トランジスタ１２をオン状態にして、電源電圧ＶＤＤ１をメモリ回路２０に電源電圧ＶＤＤとして供給する。また、半導体回路１では、メモリ回路２０を使用しない場合には、電源トランジスタ１２をオフ状態にする。半導体回路１では、このようないわゆるパワーゲーティングにより、消費電力を低減することができるようになっている。

メモリ回路２０は、データを記憶するものである。メモリ回路２０は、メモリセルアレイ２１と、駆動部２２，２３とを有している。

メモリセルアレイ２１は、メモリセル３０がマトリクス状に配置されたものである。

図２は、メモリセル３０の一構成例を表すものである。図３は、メモリセルアレイ２１の一構成例を表すものである。この図３には、メモリセルアレイ２１に加えて、駆動部２２，２３をも描いている。メモリセルアレイ２１は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のビット線ＢＬＢと、複数の制御線ＣＴＲＬと、複数のリストア制御線ＲＳＴＲＬと、複数のストア制御線ＳＴＲＢＬと、複数のリセット制御線ＲＳＬとを有している。ワード線ＷＬは、図２，３における横方向に延伸するものであり、ワード線ＷＬの一端は駆動部２２に接続され、このワード線ＷＬには駆動部２２により信号ＳＷＬが印加される。ビット線ＢＬは、図２，３における縦方向に延伸するものであり、ビット線ＢＬの一端は駆動部２３に接続される。ビット線ＢＬＢは、図２，３における縦方向に延伸するものであり、ビット線ＢＬＢの一端は駆動部２３に接続される。制御線ＣＴＲＬは、図２，３における横方向に延伸するものであり、制御線ＣＴＲＬの一端は駆動部２２に接続され、この制御線ＣＴＲＬには駆動部２２により信号ＳＣＴＲＬが印加される。リストア制御線ＲＳＴＲＬは、図２，３における横方向に延伸するものであり、リストア制御線ＲＳＴＲＬの一端は駆動部２２に接続され、このリストア制御線ＲＳＴＲＬには駆動部２２により信号ＳＲＳＴＲＬが印加されるようになっている。ストア制御線ＳＴＲＢＬは、図２，３における横方向に延伸するものであり、ストア制御線ＳＴＲＢＬの一端は駆動部２２に接続され、このストア制御線ＳＴＲＢＬには駆動部２２により信号ＳＳＴＲＢＬが印加される。リセット制御線ＲＳＬは、図２，３における横方向に延伸するものであり、リセット制御線ＲＳＬの一端は駆動部２２に接続され、このリセット制御線ＲＳＬには駆動部２２により信号ＳＲＳＬが印加されるようになっている。

メモリセル３０は、ＳＲＡＭ（Static Random Access Memory）回路４０と、トランジスタ３１，３２，５１～５８と、記憶素子３３，３４とを有している。

ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶するものである。ＳＲＡＭ回路４０は、トランジスタ４１～４６を有している。トランジスタ４１，４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４２，４４，４５，４６は、Ｎ型のＭＯＳトランジスタである。

トランジスタ４１のゲートはノードＮ１に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ２に接続されている。トランジスタ４２のゲートはノードＮ１に接続され、ソースは接地され、ドレインはノードＮ２に接続されている。トランジスタ４１，４２は、インバータＩＶ１を構成している。インバータＩＶ１は、ノードＮ１における電圧ＶＮ１を反転して、その反転結果をノードＮ２に出力するものである。トランジスタ４３のゲートはノードＮ２に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはノードＮ１に接続されている。トランジスタ４４のゲートはノードＮ２に接続され、ソースは接地され、ドレインはノードＮ１に接続されている。トランジスタ４３，４４は、インバータＩＶ２を構成している。インバータＩＶ２は、ノードＮ２における電圧ＶＮ２を反転して、その反転結果をノードＮ１に出力するものである。トランジスタ４５のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬに接続され、ドレインはノードＮ１に接続されている。トランジスタ４６のゲートはワード線ＷＬに接続され、ソースはビット線ＢＬＢに接続され、ドレインはノードＮ２に接続されている。

この構成により、インバータＩＶ１の入力端子とインバータＩＶ２の出力端子はノードＮ１を介して互いに接続され、インバータＩＶ２の入力端子とインバータＩＶ１の出力端子はノードＮ２を介して互いに接続される。これにより、ＳＲＡＭ回路４０は、正帰還により１ビット分の情報を記憶する。そして、トランジスタ４５，４６がオン状態になることにより、ビット線ＢＬ，ＢＬＢを介してＳＲＡＭ回路４０に情報が書き込まれ、またはＳＲＡＭ回路４０から情報が読み出されるようになっている。

トランジスタ３１，３２は、Ｎ型のＭＯＳトランジスタである。トランジスタ３１のゲートはリストア制御線ＲＳＴＲＬに接続され、ドレインはノードＮ１に接続され、ソースはトランジスタ５２，５３のドレインおよび記憶素子３３の一端に接続されている。トランジスタ３２のゲートはリストア制御線ＲＳＴＲＬに接続され、ドレインはノードＮ２に接続され、ソースはトランジスタ５６，５７のドレインおよび記憶素子３４の一端に接続されている。なお、この例では、トランジスタ３１，３２は、Ｎ型のＭＯＳトランジスタを用いたが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いてもよい。この場合には、例えば、信号ＳＲＳＴＲＬの極性などを変更することが望ましい。

トランジスタ５１，５２は、Ｐ型のＭＯＳトランジスタであり、トランジスタ５３，５４は、Ｎ型のＭＯＳトランジスタである。トランジスタ５１のゲートはストア制御線ＳＴＲＢＬに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ５２のソースに接続されている。トランジスタ５２のゲートはノードＮ２に接続され、ソースはトランジスタ５１のドレインに接続され、ドレインは、トランジスタ５３のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続されている。トランジスタ５３のゲートはノードＮ１に接続され、ドレインは、トランジスタ５２のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続され、ソースはトランジスタ５４のドレインに接続されている。トランジスタ５４のゲートはリセット制御線ＲＳＬに接続され、ドレインはトランジスタ５３のソースに接続され、ソースは接地されている。

トランジスタ５５，５６は、Ｐ型のＭＯＳトランジスタであり、トランジスタ５７，５８は、Ｎ型のＭＯＳトランジスタである。トランジスタ５５のゲートはストア制御線ＳＴＲＢＬに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ５６のソースに接続されている。トランジスタ５６のゲートはノードＮ１に接続され、ソースはトランジスタ５５のドレインに接続され、ドレインは、トランジスタ５７のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続されている。トランジスタ５７のゲートはノードＮ２に接続され、ドレインは、トランジスタ５６のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続され、ソースはトランジスタ５８のドレインに接続されている。トランジスタ５８のゲートはリセット制御線ＲＳＬに接続され、ドレインはトランジスタ５７のソースに接続され、ソースは接地されている。

記憶素子３３，３４は、不揮発性の記憶素子であり、この例では、スピン注入により、フリー層Ｆ（後述）の磁化の向きを変えることにより情報の記憶を行う、スピン注入磁化反転型（ＳＴＴ；Spin Transfer Torque）の磁気トンネル接合（ＭＴＪ；Magnetic Tunnel Junction）素子である。記憶素子３３の一端はトランジスタ３１のソースおよびトランジスタ５２，５３のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。記憶素子３４の一端はトランジスタ３２のソースおよびトランジスタ５６，５７のドレインに接続され、他端は制御線ＣＴＲＬに接続されている。

次に、記憶素子３３について詳細に説明する。なお、記憶素子３４についても同様である。記憶素子３３は、ピンド層Ｐと、トンネルバリア層Ｉと、フリー層Ｆとを有している。この例では、ピンド層Ｐはトランジスタ３１のソースおよびトランジスタ５２，５３のドレインに接続されており、フリー層Ｆは制御線ＣＴＲＬに接続されている。この例では、記憶素子３３は、ピンド層Ｐ、トンネルバリア層Ｉ、およびフリー層Ｆが、半導体回路１の下層側からこの順に積層された、いわゆるボトムピン構造を有するものである。

ピンド層Ｐは、磁化の方向が、例えば膜面垂直方向に固定された強磁性体により構成されるものである。フリー層Ｆは、磁化の方向が、流入するスピン偏極電流に応じて、例えば膜面垂直方向において変化する強磁性体により構成されるものである。トンネルバリア層Ｉは、ピンド層Ｐとフリー層Ｆとの間の磁気的結合を切るとともに、トンネル電流を流すように機能するものである。

この構成により、記憶素子３３では、例えば電流をフリー層Ｆからピンド層Ｐに流すと、ピンド層Ｐの磁化と同じ方向のモーメント（スピン）を有する偏極電子がピンド層Ｐからフリー層Ｆへ注入され、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になる。記憶素子３３は、このような平行状態になった場合には、両端間の抵抗値が低くなる（低抵抗状態ＲＬ）。

また、例えば電流をピンド層Ｐからフリー層Ｆに流すと、電子がフリー層Ｆからピンド層Ｐへ注入される。その際、注入された電子のうち、ピンド層Ｐの磁化と同じ方向のモーメントを有する偏極電子はピンド層Ｐを透過し、ピンド層Ｐの磁化と反対の方向のモーメントを有する偏極電子は、ピンド層Ｐで反射され、フリー層Ｆへ注入される。これにより、フリー層Ｆの磁化の方向は、ピンド層Ｐの磁化の方向と反対の方向（反平行状態）になる。記憶素子３３は、このような反平行状態になった場合には、両端間の抵抗値が高くなる（高抵抗状態ＲＨ）。

このように、記憶素子３３，３４では、電流を流す方向に応じて、フリー層Ｆの磁化の方向が変化することにより、抵抗状態が高抵抗状態ＲＨと低抵抗状態ＲＬとの間で変化する。記憶素子３３，３４は、このようにして抵抗状態を設定することにより、情報を記憶することができるようになっている。

このように、メモリセル３０では、ＳＲＡＭ回路４０に加え、トランジスタ３１，３２，５１～５８および記憶素子３３，３４を設けるようにした。これにより、例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作を行う場合において、スタンバイ動作の直前にストア動作を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させることができる。そして、半導体回路１は、スタンバイ動作の直後にリストア動作を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させることができる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができるようになっている。

駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加し、ストア制御線ＳＴＲＢＬに信号ＳＳＴＲＢＬを印加し、リセット制御線ＲＳＬに信号ＳＲＳＬを印加するものである。

図３に示したように、駆動部２２は、トランジスタ２４，２５を有している。トランジスタ２４はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＣＴＲＢＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインは制御線ＣＴＲＬに接続されている。トランジスタ２５はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＣＴＲＢＬが供給され、ドレインは制御線ＣＴＲＬに接続され、ソースは接地されている。このトランジスタ２４，２５はインバータを構成しており、駆動部２２は、このインバータを用いて、制御線ＣＴＲＬを駆動するようになっている。

駆動部２３は、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込み、あるいはメモリセルアレイ２１から情報を読み出すものである。具体的には、駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給するようになっている。

ここで、インバータＩＶ１は、本開示における「第１の回路」の一具体例に対応する。インバータＩＶ２は、本開示における「第２の回路」の一具体例に対応する。トランジスタ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタ５２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタ５３は、本開示における「第３のトランジスタ」の一具体例に対応する。トランジスタ３２は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第５のトランジスタ」の一具体例に対応する。トランジスタ５７は、本開示における「第６のトランジスタ」の一具体例に対応する。トランジスタ５１は、本開示における「第７のトランジスタ」の一具体例に対応する。トランジスタ５４は、本開示における「第８のトランジスタ」の一具体例に対応する。トランジスタ５５は、本開示における「第９のトランジスタ」の一具体例に対応する。トランジスタ５６は、本開示における「第１０のトランジスタ」の一具体例に対応する。記憶素子３３は、本開示における「第１の記憶素子」の一具体例に対応する。記憶素子３４は、本開示における「第２の記憶素子」の一具体例に対応する。駆動部２２，２３は、本開示における「駆動部」の一具体例に対応する。メモリ回路２０は、本開示における「記憶部」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の半導体回路１の動作および作用について説明する。

（全体動作概要）
まず、図１～３を参照して、半導体回路１の全体動作概要を説明する。制御部１１は、メモリ回路２０の動作を制御する。具体的には、制御部１１は、外部から供給された書込コマンドおよび書込データに基づいて、メモリ回路２０に情報を書き込み、また、外部から供給された読出コマンドに基づいて、メモリ回路２０から情報を読み出す。また、制御部１１は、電源トランジスタ１２に電源制御信号ＳＰＧを供給して電源トランジスタ１２をオンオフすることにより、メモリ回路２０に対する電源供給を制御する。電源トランジスタ１２は、制御部１１から供給された制御信号に基づいて、オンオフ動作を行う。そして、電源トランジスタ１２がオン状態になることにより、メモリ回路２０に、電源電圧ＶＤＤ１が、電源電圧ＶＤＤとして供給される。メモリ回路２０の駆動部２２は、制御部１１から供給される制御信号に基づいて、ワード線ＷＬに信号ＳＷＬを印加し、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加し、ストア制御線ＳＴＲＢＬに信号ＳＳＴＲＢＬを印加し、リセット制御線ＲＳＬに信号ＳＲＳＬを印加する。駆動部２３は、制御部１１から供給される制御信号およびデータに基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１に情報を書き込む。また、駆動部２３は、制御部１１から供給される制御信号に基づいて、ビット線ＢＬ，ＢＬＢを介して、メモリセルアレイ２１から情報を読み出し、読み出した情報を制御部１１に供給する。

（詳細動作）
半導体回路１は、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。例えば電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う場合には、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。そして、半導体回路１は、このリストア動作ＯＰ４の直後にリセット動作ＯＰ５を行うことにより、記憶素子３３，３４の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。以下に、この動作について、詳細に説明する。

図４は、半導体回路１における、ある着目したメモリセル３０の一動作例を表すものである。図５Ａ～５Ｅは、メモリセル３０の動作状態を表すものであり、図５Ａは通常動作ＯＰ１における状態を示し、図５Ｂはストア動作ＯＰ２における状態を示し、図５Ｃはスタンバイ動作ＯＰ３における状態を示し、図５Ｄはリストア動作ＯＰ４における状態を示し、図５Ｅはリセット動作ＯＰ５における状態を示す。図５Ａ～５Ｅでは、駆動部２２におけるトランジスタ２４，２５をも描いている。また、図５Ａ～５Ｅでは、インバータＩＶ１，ＩＶ２を、シンボルを用いて示すとともに、トランジスタ２４，２５，３１，３２，５１，５４，５５，５８を、そのトランジスタの動作状態に応じたスイッチを用いて示している。

（通常動作ＯＰ１）
半導体回路１は、通常動作ＯＰ１を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。

通常動作ＯＰ１では、制御部１１は、図４に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、図４に示したように、信号ＳＲＳＴＲＬの電圧を低レベルにする。これにより、トランジスタ３１，３２は、図５Ａに示したように、それぞれオフ状態になる。すなわち、ＳＲＡＭ回路４０は、記憶素子３３，３４と電気的に切り離される。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を高レベルにするとともに、信号ＳＲＳＬの電圧を低レベルにする。これにより、トランジスタ５１，５４，５５，５８は、図５Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。具体的には、駆動部２２は、信号ＳＣＴＲＢＬ（図３）の電圧を高レベルにすることにより、図５Ａに示したように、トランジスタ２４をオフ状態にするとともにトランジスタ２５をオン状態にする。その結果、信号ＳＣＴＲＬの電圧は低レベル電圧ＶＬになる。

この通常動作ＯＰ１では、半導体回路１は、メモリセル３０のＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。具体的には、ＳＲＡＭ回路４０に情報を書き込む場合には、まず、駆動部２３が、ビット線ＢＬ，ＢＬＢに、書き込む情報に応じた、互いに反転した電圧レベルを有する信号を印加する。そして、駆動部２２が、信号ＳＷＬの電圧を高レベルにすることにより、ＳＲＡＭ回路４０のトランジスタ４５，４６をオン状態にする。これにより、ＳＲＡＭ回路４０には、ビット線ＢＬ，ＢＬＢの電圧に応じた情報が書き込まれる。また、ＳＲＡＭ回路４０から情報を読み出す場合には、駆動部２３は、ビット線ＢＬ，ＢＬＢを、例えば高レベルの電圧にそれぞれプリチャージし、その後に、駆動部２２は、信号ＳＷＬの電圧を高レベルにすることにより、トランジスタ４５，４６をオン状態にする。これにより、ビット線ＢＬ，ＢＬＢのうちの一方の電圧が、ＳＲＡＭ回路４０に記憶された情報に応じて変化する。そして、駆動部２３は、ビット線ＢＬ，ＢＬＢにおける電圧の差を検出することにより、ＳＲＡＭ回路４０に記憶された情報を読み出す。

このとき、図５Ａに示したように、トランジスタ３１，３２，５１，５４，５５，５８はオフ状態である。よって、記憶素子３３，３４に電流が流れないため、記憶素子３３，３４の抵抗状態は、所定の抵抗状態（この例では低抵抗状態ＲＬ）にそれぞれ維持される。

（ストア動作ＯＰ２）
次に、ストア動作ＯＰ２について説明する。半導体回路１は、スタンバイ動作ＯＰ３を行う前にストア動作ＯＰ２を行うことにより、ＳＲＡＭ回路４０に記憶された情報を記憶素子３３，３４に記憶させる。

ストア動作ＯＰ２では、駆動部２２は、図４に示したように、信号ＳＷＬの電圧を低レベルにする。これにより、トランジスタ４５，４６はオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を低レベルにする。これにより、トランジスタ５１，５５は、図５Ｂに示したように、それぞれオン状態になる。そして、駆動部２２は、信号ＳＣＴＲＢＬ（図３）の電圧を高レベルにすることにより、図５Ｂに示したように、トランジスタ２４をオフ状態にするとともにトランジスタ２５をオン状態にする。その結果、信号ＳＣＴＲＬの電圧は低レベル電圧ＶＬになる。これにより、記憶素子３３，３４のうちのいずれか一方にストア電流Ｉstrが流れる。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ５２，５３がオン状態であり、トランジスタ５６，５７がオフ状態である。よって、メモリセル３０では、図５Ｂに示したように、トランジスタ５１、トランジスタ５２、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstrが流れる。このとき、記憶素子３３では、ストア電流Ｉstrがピンド層Ｐからフリー層Ｆに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と反対の方向（反平行状態）になり、その結果、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。このようにして、メモリセル３０では、ＳＲＡＭ回路４０に記憶された情報に応じて、記憶素子３３，３４の抵抗状態がそれぞれ設定される。

ストア動作ＯＰ２は、例えば行単位で行われる。ストア動作ＯＰ２を行う行と、ストア動作ＯＰ２を行わない行は、例えば信号ＳＳＴＲＢＬを用いて設定することができる。具体的には、駆動部２２は、ストア動作ＯＰ２を行う行に対しては、図４に示したように、信号ＳＳＴＲＢＬの電圧を低レベルにし、ストア動作ＯＰ２を行わない行に対しては、駆動部２２は、図６に示したように、信号ＳＳＴＲＢＬの電圧を高レベルにする。

（スタンバイ動作ＯＰ３）
そして、半導体回路１は、ストア動作ＯＰ２の後に、電源トランジスタ１２をオフ状態にすることによりスタンバイ動作ＯＰ３を行う。

スタンバイ動作ＯＰ３では、図４に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を高レベルにする。これにより、電源トランジスタ１２（図１）はオフ状態になり、メモリ回路２０への電源供給が停止する。このとき、図５Ｃに示したように、記憶素子３３，３４の抵抗状態は維持される。

（リストア動作ＯＰ４）
次に、リストア動作ＯＰ４について説明する。スタンバイ動作ＯＰ３の後に通常動作ＯＰ１を行う場合には、半導体回路１は、リストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。

リストア動作ＯＰ４では、図４に示したように、制御部１１は、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０に電源電圧ＶＤＤが供給される。そして、駆動部２２は、信号ＳＲＳＴＲＬの電圧を、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ高レベルにする。これにより、図５Ｄに示したように、この期間において、トランジスタ３１，３２はそれぞれオン状態になる。すなわち、ＳＲＡＭ回路４０は、この期間において記憶素子３３，３４と電気的に接続される。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を高レベルにするとともに、信号ＳＲＳＬの電圧を低レベルにする。これにより、トランジスタ５１，５４，５５，５８は、図５Ｄに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、ノードＮ１は、記憶素子３３を介して接地され、ノードＮ２は、記憶素子３４を介して接地される。このとき、記憶素子３３，３４の抵抗状態は互いに異なるので、記憶素子３３，３４の抵抗状態に応じて、ＳＲＡＭ回路４０における電圧状態が定まる。

この例では、記憶素子３３の抵抗状態は高抵抗状態ＲＨであり、記憶素子３４の抵抗状態は低抵抗状態ＲＬである。よって、ノードＮ１が、高い抵抗値によりプルダウンされ、ノードＮ２が、低い抵抗値によりプルダウンされるため、ノードＮ１における電圧ＶＮ１が高レベル電圧ＶＨになり、ノードＮ２における電圧ＶＮ２が低レベル電圧ＶＬになる。このようにして、メモリセル３０では、記憶素子３３，３４に記憶された情報に応じて、ＳＲＡＭ回路４０が情報を記憶する。

なお、この例では、電源トランジスタ１２がオン状態になった直後の所定の長さの期間だけ、信号ＳＲＳＴＲＬの電圧を高レベルにしたが、これに限定されるものではない。これに代えて、例えば、電源トランジスタ１２がオン状態になる前から、あらかじめ信号ＳＲＳＴＲＬの電圧を高レベルにしてもよい。

リストア動作ＯＰ４は、例えば、メモリセルアレイ２１内の全てのメモリセル３０が同時に行う。なお、これに限定されるものではなく、メモリセルアレイ２１内の一部のメモリセル３０がリストア動作ＯＰ４を行い、他のメモリセル３０はリストア動作ＯＰ４を行わないようにしてもよい。例えば、リストア動作ＯＰ４を行単位で行う場合には、駆動部２２は、リストア動作ＯＰ４を行う行に対しては、図４に示したように、信号ＳＲＳＴＲＬを所定の期間だけ高レベルにし、リストア動作ＯＰ４を行わない行に対しては、信号ＳＲＳＴＲＬを低レベルに維持してもよい。

（リセット動作ＯＰ５）
そして、半導体回路１は、リストア動作ＯＰ４の直後にリセット動作ＯＰ５を行うことにより、記憶素子３３，３４の抵抗状態を所定の抵抗状態（この例では低抵抗状態ＲＬ）にリセットする。

リセット動作ＯＰ５では、駆動部２２は、図４に示したように、信号ＳＲＳＬの電圧を高レベルにする。これにより、トランジスタ５４，５８は、図５Ｅに示したように、それぞれオン状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、記憶素子３３，３４のうちのいずれか一方にリセット電流Ｉrsが流れる。

この例では、リストア動作ＯＰ４の直後であるので、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、トランジスタ５２，５３がオン状態であり、トランジスタ５６，５７がオフ状態である。これにより、メモリセル３０では、図５Ｅに示したように、トランジスタ２４、記憶素子３３、トランジスタ５３、トランジスタ５４の順に、リセット電流Ｉrsが流れる。このとき、記憶素子３３では、リセット電流Ｉrsがフリー層Ｆからピンド層Ｐに流れるので、フリー層Ｆの磁化の方向がピンド層Ｐの磁化の方向と同じ方向（平行状態）になり、その結果、記憶素子３３の抵抗状態は、低抵抗状態ＲＬになる。

すなわち、半導体回路１では、リストア動作ＯＰ４の直後に、ＳＲＡＭ回路４０の情報が書き換えられる前にリセット動作ＯＰ５を行うようにした。これにより、リストア動作ＯＰ４の直後では、図５Ｄに示したように、ノードＮ１の電圧ＶＮ１は高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２は低レベル電圧ＶＬである。よって、リストア動作ＯＰ４を行った後であって、ノードＮ１，Ｎ２の電圧が変化する前に、リセット動作ＯＰ５を行うことにより、２つの記憶素子３３，３４のうち、抵抗状態が高抵抗状態ＲＨである記憶素子３３の抵抗状態を、選択的に低抵抗状態ＲＬにリセットすることができる。

このようにして、リセット動作ＯＰ５により、記憶素子３３，３４の抵抗状態がともに低抵抗状態ＲＬに設定される。

リセット動作ＯＰ５は、例えば行単位で行われる。リセット動作ＯＰ５を行う行と、リセット動作ＯＰ５を行わない行は、例えば信号ＳＲＳＬを用いて設定することができる。具体的には、駆動部２２は、リセット動作ＯＰ５を行う行に対しては、図４に示したように、信号ＳＲＳＬの電圧を高レベルにし、リセット動作ＯＰ５を行わない行に対しては、駆動部２２は、図６に示したように、信号ＳＲＳＬの電圧を低レベルにする。また、この例では、リセット動作ＯＰ５を行う行およびリセット動作ＯＰ５を行わない行の両方に対して、駆動部２２は、図４，６に示したように、信号ＳＣＴＲＬを高レベル電圧ＶＨにしたが、これに限定されるものではなく、リセット動作ＯＰ５を行わない行に対しては、信号ＳＣＴＲＬを低レベル電圧ＶＬに維持してもよい。

この後、半導体回路１は、通常動作ＯＰ１（図５Ａ）を行う。そして、これ以降は、半導体回路１は、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、リセット動作ＯＰ５、および通常動作ＯＰ１をこの順に繰り返す。

このように、半導体回路１は、スタンバイ動作ＯＰ３の直前にストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１は、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。これにより、半導体回路１では、電源供給を再開した後に、短い時間で、各メモリセル３０の状態を、電源供給を停止する前の状態に戻すことができる。

そして、半導体回路１では、リストア動作ＯＰ４の直後に、ＳＲＡＭ回路４０の情報が書き換えられる前にリセット動作ＯＰ５を行うようにした。これにより、半導体回路１では、２つの記憶素子３３，３４のうち、抵抗状態が高抵抗状態ＲＨである記憶素子の抵抗状態を、選択的に低抵抗状態ＲＬにリセットすることができ、次のストア動作ＯＰ２に備えることができる。

また、半導体回路１では、トランジスタ５１，５２，５５，５６を設け、ストア動作ＯＰ２を行うときに、図５Ｂに示したように、ストア電流Ｉstrがこれらのトランジスタ５１，５２，５５，５６を介して記憶素子３３，３４に流れるようにした。言い換えれば、半導体回路１では、ＳＲＡＭ回路４０にストア電流が流れないようにした。これにより、半導体回路１では、以下に説明する比較例の場合に比べて、いわゆるディスターブが生じるおそれを低減することができる。

（比較例）
次に、比較例に係る半導体回路１Ｒと対比して、本実施の形態の作用を説明する。半導体回路１Ｒは、本実施の形態に係る半導体回路１（図１）と同様に、メモリ回路２０Ｒを備えている。メモリ回路２０Ｒは、メモリセルアレイ２１Ｒと、駆動部２２Ｒと、駆動部２３Ｒとを有している。

図７は、メモリセルアレイ２１Ｒにおけるメモリセル３０Ｒの一構成例を表すものである。メモリセル３０Ｒは、ＳＲＡＭ回路４０と、トランジスタ３１，３２と、記憶素子３３，３４とを有している。すなわち、メモリセル３０Ｒは、本実施の形態に係るメモリセル３０（図２）において、トランジスタ５１～５８を省いたものである。

半導体回路１Ｒは、通常動作ＯＰ１において、揮発性メモリであるＳＲＡＭ回路４０に情報を記憶させる。そして、半導体回路１Ｒは、スタンバイ動作ＯＰ３の直前に、ストア動作ＯＰ２を行うことにより、揮発性メモリであるＳＲＡＭ回路４０に記憶された情報を、不揮発性メモリである記憶素子３３，３４に記憶させる。そして、半導体回路１Ｒは、スタンバイ動作ＯＰ３の直後にリストア動作ＯＰ４を行うことにより、記憶素子３３，３４に記憶された情報を、ＳＲＡＭ回路４０に記憶させる。

図８は、半導体回路１Ｒにおける、ある着目したメモリセル３０Ｒの一動作例を表すものである。図９Ａ，９Ｂは、ストア動作ＯＰ２におけるメモリセル３０Ｒの動作状態を表すものである。ストア動作ＯＰ２では、駆動部２２Ｒは、図８に示したように、信号ＳＲＳＴＲＬの電圧を高レベルにする。これにより、トランジスタ３１，３２は、図９Ａ，９Ｂに示したようにオン状態になる。

比較例に係る半導体回路１Ｒでは、各メモリセル３０Ｒは、２つのステップを用いてＳＲＡＭ回路４０に記憶された情報を記憶素子３３，３４に記憶させる。まず、第１ステップにおいて、駆動部２２Ｒは、図８に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであるので、図９Ａに示したように、インバータＩＶ２のトランジスタ４３、トランジスタ３１、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstr1が流れる。このとき、記憶素子３３では、ストア電流Ｉstr1がピンド層Ｐからフリー層Ｆに流れるので、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。次に、第２ステップにおいて、駆動部２２Ｒは、図８に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。この例では、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、図９Ｂに示したように、トランジスタ２４、記憶素子３４、トランジスタ３２、インバータＩＶ１のトランジスタ４２の順に、ストア電流Ｉstr2が流れる。このとき、記憶素子３４では、ストア電流Ｉstr2がフリー層Ｆからピンド層Ｐに流れるので、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。

比較例に係る半導体回路１Ｒでは、このように、第１ステップにおいて、インバータＩＶ２のトランジスタ４３からストア電流Ｉstr1が流れ、第２ステップにおいて、インバータＩＶ１のトランジスタ４２へストア電流Ｉstr2が流れる。よって、ストア電流Ｉstr1,Ｉstr2の電流値が大きい場合には、ＳＲＡＭ回路４０に記憶された情報が失われてしまい、いわゆるディスターブが生じるおそれがある。また、これを回避するためにＳＲＡＭ回路４０の各トランジスタのサイズを大きくした場合には、半導体回路１Ｒの面積が大きくなってしまう。

一方、本実施の形態に係る半導体回路１では、トランジスタ５１，５２，５５，５６を設け、ストア動作ＯＰ２を行うときに、図５Ｂに示したように、ストア電流Ｉstrがこれらのトランジスタ５１，５２，５５，５６を介して記憶素子３３，３４に流れるようにした。これにより、半導体回路１では、ＳＲＡＭ回路４０にストア電流が流れないので、ディスターブが生じるおそれを低減することができる。

また、半導体回路１では、ＳＲＡＭ回路４０にストア電流Ｉstrやリセット電流Ｉrsが流れないようにしたので、ＳＲＡＭ回路４０のトランジスタ４１～４６のそれぞれのサイズを、記憶素子３３，３４を接続しない一般的なＳＲＡＭ回路のトランジスタのサイズと同等のサイズにすることができる。その結果、半導体回路１の面積を小さくすることができる。

また、半導体回路１では、トランジスタ５２のドレインを記憶素子３３の一端に接続するとともに、トランジスタ５６のドレインを記憶素子３４の一端に接続するようにした。これにより、半導体回路１では、図５Ｂに示したように、ストア動作ＯＰ２を行う際、ストア電流Ｉstrの電流値を確保しやすくすることができる。すなわち、例えば、比較例に係る半導体回路１Ｒでは、記憶素子の抵抗状態を高抵抗状態ＲＨに変化させる場合において、ストア電流の電流値を十分に確保することができないおそれがある。具体的には、図９Ａにおいて、ストア電流Ｉstr1は、インバータＩＶ２のトランジスタ４３、トランジスタ３１、記憶素子３３、トランジスタ２５の順に流れる。このとき、記憶素子３３の一端の電圧は、トランジスタ３１がいわゆるソースフォロワとして動作することにより、いわゆる負帰還の効果が生じ、ストア電流Ｉstr1の電流値を確保しにくくなる。一方、半導体回路１では、トランジスタ５２のドレインを記憶素子３３の一端に接続するとともに、トランジスタ５６のドレインを記憶素子３４の一端に接続したので、いわゆる負帰還の効果が生じないので、ストア電流Ｉstrの電流値を確保しやすくすることができる。

同様に、半導体回路１では、トランジスタ５３のドレインを記憶素子３３の一端に接続するとともに、トランジスタ５７のドレインを記憶素子３４の一端に接続するようにしたので、リセット動作ＯＰ５を行う際、リセット電流Ｉrsの電流値を確保しやすくすることができる。

また、半導体回路１では、上述したように、ストア電流Ｉstrの電流値を確保しやすくすることができるため、例えば、トランジスタ５１，５２，５５，５６のサイズを小さくすることができる。同様に、リセット電流Ｉrsの電流値を確保しやすくすることができるため、例えば、トランジスタ５３，５４，５７，５８のサイズを小さくすることができる。このように、半導体回路１では、トランジスタ５１～５８のサイズを小さくすることができるので、メモリセル３０の面積を小さくすることができ、半導体回路１の面積を小さくすることができる。

また、半導体回路１では、記憶素子３３，３４にストア電流Ｉstrを流すパス（トランジスタ５１，５２，５５，５６）と、記憶素子３３，３４にリセット電流Ｉrsを流すパス（トランジスタ５３，５４，５７，５８）とを別々に設けたので、いわゆるバックホッピングが生じるおそれを低減することができるとともに、回路の信頼性や耐久性を高めることができる。すなわち、例えば、比較例に係る半導体回路１Ｒでは、例えば記憶素子３３の抵抗状態を高抵抗状態ＲＨに変化させる場合には、図９Ａに示したように、ストア電流は、インバータＩＶ２のトランジスタ４３、トランジスタ３１、記憶素子３３、トランジスタ２５の順に流れるので、トランジスタ３１は、いわゆるソースフォロワとして動作するため、電流値を確保しにくい。一方、記憶素子３３の抵抗状態を低抵抗状態ＲＬに変化させる場合には、図９Ｂの場合と同様に、ストア電流は、トランジスタ２４、記憶素子３３、トランジスタ３１、インバータＩＶ２のトランジスタ４４の順に流れるので、上述したようにトランジスタ３１がいわゆるソースフォロワとして動作するのではないため、電流値を確保しやすい。よって、半導体回路１Ｒでは、記憶素子３３の抵抗状態を高抵抗状態ＲＨに変化させる場合に電流値を確保できるように、トランジスタ３１のサイズを大きいサイズにすることが望ましい。しかしながら、この場合には、記憶素子３３の抵抗状態を低抵抗状態ＲＬに変化させる場合に、電流が流れすぎてしまう。このように電流が流れすぎる場合には、例えばストア動作ＯＰ２やリセット動作ＯＰ５において、記憶素子３３の抵抗状態が所望の抵抗状態とは異なる抵抗状態になってしまう、いわゆるバックホッピングが生じるおそれがある。また、電流が流れすぎることにより、回路の信頼性や耐久性が低下するおそれもある。一方、半導体回路１では、記憶素子３３，３４にストア電流Ｉstrを流すパス（トランジスタ５１，５２，５５，５６）と、記憶素子３３，３４にリセット電流Ｉrsを流すパス（トランジスタ５３，５４，５７，５８）とを別々に設けた。これにより、ストア電流Ｉstrの電流量を考慮してトランジスタ５１，５２，５５，５６のサイズを決定するとともに、リセット電流Ｉrsの電流量を考慮してトランジスタ５３，５４，５７，５８のサイズを決定することができる。このように、半導体回路１では、ストア電流Ｉstrの電流値およびリセット電流Ｉrsの電流値を、それぞれ独立して設定することができるので、回路設計時の制約を緩和することができる。その結果、半導体回路１では、電流が流れすぎるおそれを低減することができるため、バックホッピングが生じるおそれを低減することができるとともに、回路の信頼性や耐久性を高めることができる。

（レイアウト例）
図１０は、本実施の形態に係るメモリセル３０のレイアウトの一例を表すものである。この例では、トランジスタ４１～４６，３１，３２を、通常のしきい値電圧（Standard Vth）を有するトランジスタで構成し、トランジスタ５１～５８を、低いしきい値電圧（Low VthまたはUltra-low Vth）を有するトランジスタで構成している。なお、この例では、Ultra-low Vthを有するトランジスタを用いている。このように、トランジスタ５１～５８を、低いしきい値電圧を有するトランジスタで構成することにより、小さい面積で十分なストア電流Ｉstrおよびリセット電流Ｉrsを実現することができる。なお、これに限定されるものではなく、メモリセル３０内の全てのトランジスタを、通常のしきい値電圧を有するトランジスタで構成してもよいし、低いしきい値電圧を有するトランジスタで構成してもよい。メモリセル３０は、例えば、通常のＳＲＡＭで用いられるトランジスタと同じ特性（例えばしきい値電圧など）を有するトランジスタを用いて構成することができる。また、メモリセル３０のレイアウトにおいては、通常のＳＲＡＭをレイアウトする際に用いられるレイアウトルールを適用することができる。これにより、例えば、集積度を高めることができ、あるいは、動作速度を高めることができる。

［効果］
以上のように本実施の形態では、トランジスタ５１，５２，５５，５６を設け、ストア動作を行うときに、ストア電流がこれらのトランジスタを介して記憶素子に流れるようにしたので、ＳＲＡＭ回路にストア電流が流れないので、ディスターブが生じるおそれを低減することができる。また、このようにＳＲＡＭ回路にストア電流が流れないので、ＳＲＡＭ回路のトランジスタのサイズを小さくすることができるので、半導体回路の面積を小さくすることができる。

本実施の形態では、トランジスタ５２のドレインを記憶素子３３の一端に接続するとともに、トランジスタ５６のドレインを記憶素子３４の一端に接続するようにしたので、ストア動作を行う際、ストア電流の電流値を確保しやすくすることができる。同様に、本実施の形態では、トランジスタ５３のドレインを記憶素子３３の一端に接続するとともに、トランジスタ５７のドレインを記憶素子３４の一端に接続するようにしたので、リセット動作を行う際、リセット電流の電流値を確保しやすくすることができる。

本実施の形態では、ストア電流の電流値およびリセット電流の電流値を確保しやすくすることができるため、トランジスタ５１～５８のサイズを小さくすることができるので、半導体回路の面積を小さくすることができる。

本実施の形態では、記憶素子にストア電流を流すパスと、記憶素子にリセット電流を流すパスとを別々に設けたので、バックホッピングが生じるおそれを低減することができるとともに、回路の信頼性や耐久性を高めることができる。

［変形例１］
上記実施の形態では、図３に示したように、駆動部２２は、行単位でストア制御線ＳＴＲＢＬを駆動するとともに、行単位でリセット制御線ＲＳＬを駆動したが、これに限定されるものではない。これに代えて、例えば、図１１に示す半導体回路１Ａのように、複数行単位でストア制御線ＳＴＲＢＬを駆動するとともに、複数行単位でリセット制御線ＲＳＬを駆動してもよい。この半導体回路１Ａは、メモリ回路２０Ａを備えている。メモリ回路２０Ａは、メモリセルアレイ２１と、駆動部２２Ａ，２３とを有している。この例では、２本のストア制御線ＳＴＲＢＬは互いに接続されており、２本のリセット制御線ＲＳＬは互いに接続されている。これにより、駆動部２２Ａは、２本のストア制御線ＳＴＲＢＬを単位として、ストア制御線ＳＴＲＢＬを駆動するとともに、２本のリセット制御線ＲＳＬ単位として、リセット制御線ＲＳＬを駆動する。

［変形例２］
上記実施の形態では、図３に示したように、駆動部２２に、信号ＳＣＴＲＬを生成するインバータ（トランジスタ２４，２５）を設けたが、これに限定されるものではない。これに代えて、例えば、各メモリセルに、信号ＳＣＴＲＬを生成するインバータを設けてもよい。以下に、本変形例に係る半導体回路１Ｂについて詳細に説明する。半導体回路１Ｂは、メモリ回路２０Ｂを備えている。メモリ回路２０Ｂは、メモリセルアレイ２１Ｂと、駆動部２２Ｂ，２３とを有している。

図１２は、メモリセルアレイ２１Ｂのメモリセル３０Ｂの一構成例を表すものである。図１３は、メモリセルアレイ２１Ｂの一構成例を表すものである。メモリセルアレイ２１Ｂは、複数の制御線ＣＴＲＢＬを有している。すなわち、上記実施の形態に係るメモリセルアレイ２１では、複数の制御線ＣＴＲＬを設けたが、本変形例に係るメモリセルアレイ２１Ｂでは、複数の制御線ＣＴＲＬの代わりに複数の制御線ＣＴＲＢＬを設けている。制御線ＣＴＲＢＬは、図１２，１３における横方向に延伸するものであり、制御線ＣＴＲＢＬの一端は駆動部２２Ｂに接続され、この制御線ＣＴＲＢＬには駆動部２２Ｂにより信号ＳＣＴＲＢＬが印加されるようになっている。この信号ＳＣＴＲＢＬは、上記実施の形態に係る信号ＳＣＴＲＬの反転信号である。

メモリセル３０Ｂは、トランジスタ３７，３８を有している。トランジスタ３７は、Ｐ型のＭＯＳトランジスタであり、ゲートは制御線ＣＴＲＢＬに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ３８のドレインおよび記憶素子３３，３４の他端に接続されている。トランジスタ３８は、Ｎ型のＭＯＳトランジスタであり、ゲートは制御線ＣＴＲＢＬに接続され、ドレインはトランジスタ３７のドレインおよび記憶素子３３，３４の他端に接続され、ソースは接地されている。このトランジスタ３７，３８はインバータを構成している。そして、このインバータは、信号ＳＣＴＲＢＬに基づいて信号ＳＣＴＲＬを生成し、この信号ＳＣＴＲＬを記憶素子３３，３４の他端に供給するようになっている。ここで、トランジスタ３７は、本開示における「第１９のトランジスタ」の一具体例に対応する。トランジスタ３８は、本開示における「第２０のトランジスタ」の一具体例に対応する。

駆動部２２Ｂは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＢＬに信号ＳＣＴＲＢＬを印加するものである。

［変形例３］
上記実施の形態では、制御線ＣＴＲＬ、リストア制御線ＲＳＴＲＬ、ストア制御線ＳＴＲＢＬ、およびリセット制御線ＲＳＬを、図２，３における横方向に延伸するように構成したが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｃについて詳細に説明する。半導体回路１Ｃは、メモリ回路２０Ｃを備えている。メモリ回路２０Ｃは、メモリセルアレイ２１Ｃと、駆動部２２Ｃ，２３Ｃとを有している。

図１４は、メモリセルアレイ２１Ｃのメモリセル３０Ｃの一構成例を表すものである。図１５は、メモリセルアレイ２１Ｃの一構成例を表すものである。メモリセルアレイ２１Ｃは、複数のストア制御線ＳＴＲＢＬ１と、複数のストア制御線ＳＴＲＢＬ２と、複数のリセット制御線ＲＳＬ１と、複数のリセット制御線ＲＳＬ２とを有している。すなわち、上記実施の形態に係るメモリセルアレイ２１では、複数のストア制御線ＳＴＲＢＬおよびリセット制御線ＲＳＬを設けたが、本変形例に係るメモリセルアレイ２１Ｃでは、複数のストア制御線ＳＴＲＢＬの代わりに複数のストア制御線ＳＴＲＢＬ１および複数のストア制御線ＳＴＲＢＬ２を設け、複数のリセット制御線ＲＳＬの代わりに複数のリセット制御線ＲＳＬ１および複数のリセット制御線ＲＳＬ２を設けている。ストア制御線ＳＴＲＢＬ１およびストア制御線ＳＴＲＢＬ２は、図１４，１５における縦方向に延伸するものである。同じ列に属するストア制御線ＳＴＲＢＬ１およびストア制御線ＳＴＲＢＬ２は互いに接続され、これらのストア制御線ＳＴＲＢＬ１，ＳＴＲＢＬ２には、駆動部２３Ｃにより信号ＳＳＴＲＢＬが印加される。リセット制御線ＲＳＬ１，ＲＳＬ２は、図１４，１５における縦方向に延伸するものである。同じ列に属するリセット制御線ＲＳＬ１，ＲＳＬ２は互いに接続され、これらのリセット制御線ＲＳＬ１，ＲＳＬ２には、駆動部２３Ｃにより信号ＳＲＳＬが印加される。

メモリセル３０Ｃにおいて、トランジスタ５１のゲートはストア制御線ＳＴＲＢＬ１に接続され、トランジスタ５５のゲートはストア制御線ＳＴＲＢＬ２に接続され、トランジスタ５４のゲートはリセット制御線ＲＳＬ１に接続され、トランジスタ５８のゲートはリセット制御線ＲＳＬ２に接続される。

駆動部２２Ｃは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加するものである。駆動部２３Ｃは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＢＬ１，ＳＴＲＢＬ２に信号ＳＳＴＲＢＬを印加するとともに、リセット制御線ＲＳＬ１，ＲＳＬ２に信号ＳＲＳＬを印加するものである。

なお、半導体回路１Ｃでは、駆動部２３Ｃは、列単位でストア制御線ＳＴＲＢＬ１，ＳＴＲＢＬ２を駆動するとともに、列単位でリセット制御線ＲＳＬ１，ＲＳＬ２を駆動したが、これに限定されるものではなく、例えば、複数列単位でストア制御線ＳＴＲＢＬ１，ＳＴＲＢＬ２を駆動するとともに、複数列単位でリセット制御線ＲＳＬ１，ＲＳＬ２を駆動してもよい。

［変形例４］
上記実施の形態では、図２に示したように、各メモリセル３０に８つのトランジスタ５１～５８を設けたが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｄについて詳細に説明する。

図１６は、半導体回路１Ｄのメモリセル３０Ｄの一構成例を表すものである。メモリセル３０Ｄは、トランジスタ３５，３６を有している。このメモリセル３０Ｄは、上記実施の形態に係るメモリセル３０（図２）において、２つのトランジスタ５１，５５を１つのトランジスタ３５に置き換えるとともに、２つのトランジスタ５４，５８を１つのトランジスタ３６に置き換えたものである。トランジスタ３５は、Ｐ型のＭＯＳトランジスタであり、ゲートはストア制御線ＳＴＲＢＬに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタ５２，５６のソースに接続されている。トランジスタ３６は、Ｎ型のＭＯＳトランジスタであり、ゲートはリセット制御線ＲＳＬに接続され、ドレインはトランジスタ５３，５７のソースに接続され、ソースは接地されている。ここで、トランジスタ３５は、本開示における「第１１のトランジスタ」の一具体例に対応する。トランジスタ３６は、本開示における「第１２のトランジスタ」の一具体例に対応する。

図１７Ａは、ストア動作ＯＰ２におけるメモリセル３０Ｄの動作状態を表すものである。ストア動作ＯＰ２では、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を低レベルにする。これにより、トランジスタ３５は、図１７Ａに示したようにオン状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ５２，５３がオン状態であり、トランジスタ５６，５７がオフ状態である。よって、メモリセル３０Ｄでは、図１７Ａに示したように、トランジスタ３５、トランジスタ５２、記憶素子３３、トランジスタ２５の順に、ストア電流Ｉstrが流れ、記憶素子３３の抵抗状態は、高抵抗状態ＲＨになる。

図１７Ｂは、リセット動作ＯＰ５におけるメモリセル３０Ｄの動作状態を表すものである。リセット動作ＯＰ５では、駆動部２２は、図４に示したように、信号ＳＲＳＬの電圧を高レベルにする。これにより、トランジスタ３６は、図１７Ｂに示したようにオン状態になる。また、駆動部２２は、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ５２，５３がオン状態であり、トランジスタ５６，５７がオフ状態である。よって、メモリセル３０Ｄでは、図１７Ｂに示したように、トランジスタ２４、記憶素子３３、トランジスタ５３、トランジスタ３６の順に、リセット電流Ｉrsが流れ、記憶素子３３の抵抗状態は、低抵抗状態ＲＬになる。

トランジスタ３５に流れるストア電流Ｉstr（図１７Ａ）の電流値は、トランジスタ５１またはトランジスタ５５に流れるストア電流Ｉstr（図５Ｂ）の電流値とほぼ同じである。すなわち、トランジスタ３５のサイズは、トランジスタ５１，５５のサイズとほぼ同じにすることができる。同様に、トランジスタ３６に流れるリセット電流Ｉrs（図１７Ｂ）の電流値は、トランジスタ５４またはトランジスタ５８に流れるリセット電流Ｉrs（図５Ｅ）の電流値とほぼ同じである。すなわち、トランジスタ３６のサイズは、トランジスタ５４，５８のサイズとほぼ同じにすることができる。よって、２つのトランジスタ５１，５５を１つのトランジスタ３５に置き換えるとともに、２つのトランジスタ５４，５８を１つのトランジスタ３６に置き換えることにより、メモリセル３０Ｄの面積を小さくすることができる。

本変形例に係る半導体回路１Ｄでは、制御線ＣＴＲＬ、リストア制御線ＲＳＴＲＬ、ストア制御線ＳＴＲＢＬ、およびリセット制御線ＲＳＬを、図１６における横方向に延伸するように構成したが、これに限定されるものではない。これに代えて、例えば、ストア制御線およびリセット制御線を縦方向に延伸するように構成してもよい。以下に、本変形例に係る半導体回路１Ｅについて詳細に説明する。半導体回路１Ｅは、メモリ回路２０Ｅを備えている。メモリ回路２０Ｅは、メモリセルアレイ２１Ｅと、駆動部２２Ｅ，２３Ｅとを有している。

図１８は、メモリセルアレイ２１Ｅのメモリセル３０Ｅの一構成例を表すものである。図１９は、メモリセルアレイ２１Ｅの一構成例を表すものである。メモリセルアレイ２１Ｅは、複数のストア制御線ＳＴＲＢＬ３と、複数のリセット制御線ＲＳＬ３とを有している。すなわち、上記実施の形態に係るメモリセルアレイ２１では、複数のストア制御線ＳＴＲＢＬおよびリセット制御線ＲＳＬを設けたが、本変形例に係るメモリセルアレイ２１Ｅでは、複数のストア制御線ＳＴＲＢＬの代わりに複数のストア制御線ＳＴＲＢＬ３を設け、複数のリセット制御線ＲＳＬの代わりに複数のリセット制御線ＲＳＬ３を設けている。ストア制御線ＳＴＲＢＬ３は、図１８，１９における縦方向に延伸するものであり、ストア制御線ＳＴＲＢＬ３の一端は駆動部２３Ｅに接続され、このストア制御線ＳＴＲＢＬ３には、駆動部２３Ｅにより信号ＳＳＴＲＢＬが印加される。リセット制御線ＲＳＬ３は、図１８，１９における縦方向に延伸するものであり、リセット制御線ＲＳＬ３の一端は駆動部２３Ｅに接続され、このリセット制御線ＲＳＬ３には、駆動部２３Ｅにより信号ＳＲＳＬが印加される。

メモリセル３０Ｅにおいて、トランジスタ３５のゲートはストア制御線ＳＴＲＢＬ３に接続され、トランジスタ３６のゲートはリセット制御線ＲＳＬ３に接続される。

駆動部２２Ｅは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加するものである。駆動部２３Ｅは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＢＬ３に信号ＳＳＴＲＢＬを印加するとともに、リセット制御線ＲＳＬ３に信号ＳＲＳＬを印加するものである。

［変形例５］
上記実施の形態では、図２に示したように、メモリセル３０にトランジスタ５１，５４，５５，５８を設けたが、これに限定されるものではない。これに代えて、例えば、駆動部２２に、これらのトランジスタに相当するトランジスタを設けてもよい。以下に、本変形例に係る半導体回路１Ｆについて詳細に説明する。半導体回路１Ｆは、メモリ回路２０Ｆを備えている。メモリ回路２０Ｆは、メモリセルアレイ２１Ｆと、駆動部２２Ｆ，２３とを有している。

図２０は、メモリセルアレイ２１Ｆのメモリセル３０Ｆの一構成例を表すものである。図２１は、メモリセルアレイ２１Ｆの一構成例を表すものである。メモリセルアレイ２１Ｆは、複数のストア制御線ＳＴＲＢＬ４と、複数のリセット制御線ＲＳＬ４とを有している。ストア制御線ＳＴＲＢＬ４は、図２０，２１における横方向に延伸するものであり、ストア制御線ＳＴＲＢＬ４の一端は駆動部２２Ｆに接続され、このストア制御線ＳＴＲＢＬ４には駆動部２２Ｆにより信号ＳＳＴＲＢＬ４が印加される。リセット制御線ＲＳＬ４は、図２０，２１における横方向に延伸するものであり、リセット制御線ＲＳＬ４の一端は駆動部２２Ｆに接続され、このリセット制御線ＲＳＬ４には駆動部２２Ｆにより信号ＳＲＳＬ４が印加されるようになっている。

メモリセル３０Ｆは、トランジスタ５２，５３，５６，５７を有している。トランジスタ５２，５６のソースはストア制御線ＳＴＲＢＬ４に接続されており、トランジスタ５３，５７のソースはリセット制御線ＲＳＬ４に接続されている。

駆動部２２Ｆは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加し、ストア制御線ＳＴＲＢＬ４に信号ＳＳＴＲＢＬ４を印加し、リセット制御線ＲＳＬ４に信号ＳＲＳＬ４を印加するものである。図２１に示したように、駆動部２２Ｆは、トランジスタ２６，２７を有している。トランジスタ２６はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＢＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはストア制御線ＳＴＲＢＬ４に接続されている。トランジスタ２６は、上記実施の形態に係るメモリセル３０（図２）のトランジスタ５１，５５に対応するものである。トランジスタ２７はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＬが供給され、ドレインはリセット制御線ＲＳＬ４に接続され、ソースは接地されている。トランジスタ２７は、上記実施の形態に係るメモリセル３０（図２）のトランジスタ５４，５８に対応するものである。

図２２は、本実施の形態に係るメモリセル３０Ｆのレイアウトの一例を表すものである。このように、メモリセル３０Ｆでは、上記実施の形態に係るメモリセル３０（図２，１０）に比べて、トランジスタの数を減らすことができるため、メモリセル３０Ｆの面積を小さくすることができる。

この半導体回路１Ｆでは、図２１に示したように、駆動部２２Ｆのトランジスタ２６のそれぞれが、１本のストア制御線ＳＴＲＢＬ４を駆動するとともに、駆動部２２Ｆのトランジスタ２７のそれぞれが、１本のリセット制御線ＲＳＬ４を駆動したが、これに限定されるものではない。これに代えて、例えば、図２３に示す半導体回路１Ｇのように、駆動部２２Ｇのトランジスタ２６のそれぞれが、複数（この例では２本）のストア制御線ＳＴＲＢＬ４を駆動するとともに、駆動部２２Ｇのトランジスタ２７のそれぞれが、複数（この例では２本）のリセット制御線ＲＳＬ４を駆動してもよい。

本変形例に係る半導体回路１Ｆでは、制御線ＣＴＲＬ、リストア制御線ＲＳＴＲＬ、ストア制御線ＳＴＲＢＬ４、およびリセット制御線ＲＳＬ４を、図２０，２１における横方向に延伸するように構成したが、これに限定されるものではない。これに代えて、例えば、ストア制御線およびリセット制御線を縦方向に延伸するように構成してもよい。以下に、本変形例に係る半導体回路１Ｈについて詳細に説明する。半導体回路１Ｈは、メモリ回路２０Ｈを備えている。メモリ回路２０Ｈは、メモリセルアレイ２１Ｈと、駆動部２２Ｈ，２３Ｈとを有している。

図２４は、メモリセルアレイ２１Ｈのメモリセル３０Ｈの一構成例を表すものである。図２５は、メモリセルアレイ２１Ｈの一構成例を表すものである。メモリセルアレイ２１Ｈは、複数のストア制御線ＳＴＲＢＬ５と、複数のリセット制御線ＲＳＬ５とを有している。すなわち、上記実施の形態に係るメモリセルアレイ２１では、複数のストア制御線ＳＴＲＢＬおよびリセット制御線ＲＳＬを設けたが、本変形例に係るメモリセルアレイ２１Ｈでは、複数のストア制御線ＳＴＲＢＬの代わりに複数のストア制御線ＳＴＲＢＬ５を設け、複数のリセット制御線ＲＳＬの代わりに複数のリセット制御線ＲＳＬ５を設けている。ストア制御線ＳＴＲＢＬ５は、図２４，２５における縦方向に延伸するものであり、ストア制御線ＳＴＲＢＬ５の一端は駆動部２３Ｈに接続され、このストア制御線ＳＴＲＢＬ５には、駆動部２３Ｈにより信号ＳＳＴＲＢＬ５が印加される。リセット制御線ＲＳＬ５は、図２４，２５における縦方向に延伸するものであり、リセット制御線ＲＳＬ５の一端は駆動部２３Ｈに接続され、このリセット制御線ＲＳＬ５には、駆動部２３Ｈにより信号ＳＲＳＬ５が印加される。

メモリセル３０Ｈにおいて、トランジスタ５２，５６のソースはストア制御線ＳＴＲＢＬ５に接続され、トランジスタ５３，５７のソースはリセット制御線ＲＳＬ５に接続される。

駆動部２２Ｈは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加するものである。

駆動部２３Ｈは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＢＬ５に信号ＳＳＴＲＢＬ５を印加するとともに、リセット制御線ＲＳＬ５に信号ＳＲＳＬ５を印加するものである。図２５に示したように、駆動部２３Ｈは、トランジスタ２８，２９を有している。トランジスタ２８はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＢＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはストア制御線ＳＴＲＢＬ５に接続されている。トランジスタ２９はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＬが供給され、ドレインはリセット制御線ＲＳＬ５に接続され、ソースは接地されている。

また、例えば、ストア制御線およびリセット制御線のうちの一方を横方向に延伸するように構成し、他方を縦方向に延伸するように構成してもよい。以下に、本変形例に係る半導体回路１Ｊについて詳細に説明する。半導体回路１Ｊは、メモリ回路２０Ｊを備えている。メモリ回路２０Ｊは、メモリセルアレイ２１Ｊと、駆動部２２Ｊ，２３Ｊとを有している。

図２６は、メモリセルアレイ２１Ｊのメモリセル３０Ｊの一構成例を表すものである。図２７は、メモリセルアレイ２１Ｊの一構成例を表すものである。メモリセルアレイ２１Ｊは、複数のストア制御線ＳＴＲＢＬ５と、複数のリセット制御線ＲＳＬ４とを有している。ストア制御線ＳＴＲＢＬ５は、図２６，２７における縦方向に延伸するものであり、ストア制御線ＳＴＲＢＬ５の一端は駆動部２３Ｊに接続され、このストア制御線ＳＴＲＢＬ５には、駆動部２３Ｊにより信号ＳＳＴＲＢＬ５が印加される。リセット制御線ＲＳＬ４は、図２６，２７における横方向に延伸するものであり、リセット制御線ＲＳＬ４の一端は駆動部２２Ｊに接続され、このリセット制御線ＲＳＬ４には、駆動部２２Ｊにより信号ＳＲＳＬ４が印加される。

メモリセル３０Ｊにおいて、トランジスタ５２，５６のソースはストア制御線ＳＴＲＢＬ５に接続され、トランジスタ５３，５７のソースはリセット制御線ＲＳＬ４に接続される。

駆動部２２Ｊは、制御部１１から供給される制御信号に基づいて、制御線ＣＴＲＬに信号ＳＣＴＲＬを印加し、リストア制御線ＲＳＴＲＬに信号ＳＲＳＴＲＬを印加し、リセット制御線ＲＳＬ４に信号ＳＲＳＬ４を印加するものである。図２７に示したように、駆動部２２Ｊは、トランジスタ２７を有している。トランジスタ２７はＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＬが供給され、ドレインはリセット制御線ＲＳＬ４に接続され、ソースは接地されている。

駆動部２３Ｊは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＢＬ５に信号ＳＳＴＲＢＬ５を印加するものである。図２７に示したように、駆動部２３Ｊは、トランジスタ２８を有している。トランジスタ２８はＰ型のＭＯＳトランジスタであり、ゲートには信号ＳＳＴＲＢＬが供給され、ソースには電源電圧ＶＤＤが供給され、ドレインはストア制御線ＳＴＲＢＬ５に接続されている。

［変形例６］
上記実施の形態では、リセット動作ＯＰ５により、記憶素子３３，３４の抵抗状態を低抵抗状態ＲＬにしたが、これに限定されるものではなく、これに代えて、記憶素子３３，３４の抵抗状態を高抵抗状態ＲＨにしてもよい。以下に、本変形例に係る半導体回路１Ｋについて詳細に説明する。半導体回路１Ｋは、メモリ回路２０Ｋを備えている。メモリ回路２０Ｋは、メモリセルアレイ２１Ｋと、駆動部２２Ｋ，２３とを有している。

図２８は、メモリセルアレイ２１Ｋのメモリセル３０Ｋの一構成例を表すものである。メモリセルアレイ２１Ｋは、複数のストア制御線ＳＴＲＬと、複数のリセット制御線ＲＳＢＬとを有している。ストア制御線ＳＴＲＬは、図２８における横方向に延伸するものであり、ストア制御線ＳＴＲＬの一端は駆動部２２Ｋに接続され、このストア制御線ＳＴＲＬには、駆動部２２Ｋにより信号ＳＳＴＲＬが印加される。リセット制御線ＲＳＢＬは、図２８における横方向に延伸するものであり、リセット制御線ＲＳＢＬの一端は駆動部２２Ｋに接続され、このリセット制御線ＲＳＢＬには、駆動部２２Ｋにより信号ＳＲＳＢＬが印加される。

メモリセル３０Ｋは、トランジスタ６１～６８を有している。トランジスタ６１～６８は、トランジスタ５８～５１にそれぞれ対応するものである。

トランジスタ６１，６２は、Ｎ型のＭＯＳトランジスタであり、トランジスタ６３，６４は、Ｐ型のＭＯＳトランジスタである。トランジスタ６１のゲートはストア制御線ＳＴＲＬに接続され、ソースは接地され、ドレインはトランジスタ６２のソースに接続されている。トランジスタ６２のゲートはノードＮ２に接続され、ソースはトランジスタ６１のドレインに接続され、ドレインは、トランジスタ６３のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続されている。トランジスタ６３のゲートはノードＮ１に接続され、ドレインは、トランジスタ６２のドレイン、トランジスタ３１のソース、および記憶素子３３の一端に接続され、ソースはトランジスタ６４のドレインに接続されている。トランジスタ６４のゲートはリセット制御線ＲＳＢＬに接続され、ドレインはトランジスタ６３のソースに接続され、ソースには電源電圧ＶＤＤが供給されている。

トランジスタ６５，６６は、Ｎ型のＭＯＳトランジスタであり、トランジスタ６７，６８は、Ｐ型のＭＯＳトランジスタである。トランジスタ６５のゲートはストア制御線ＳＴＲＬに接続され、ソースは接地され、ドレインはトランジスタ６６のソースに接続されている。トランジスタ６６のゲートはノードＮ１に接続され、ソースはトランジスタ６５のドレインに接続され、ドレインは、トランジスタ６７のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続されている。トランジスタ６７のゲートはノードＮ２に接続され、ドレインは、トランジスタ６６のドレイン、トランジスタ３２のソース、および記憶素子３４の一端に接続され、ソースはトランジスタ６８のドレインに接続されている。トランジスタ６８のゲートはリセット制御線ＲＳＢＬに接続され、ドレインはトランジスタ６７のソースに接続され、ソースには電源電圧ＶＤＤが供給されている。

駆動部２２Ｋは、制御部１１から供給される制御信号に基づいて、ストア制御線ＳＴＲＬに信号ＳＳＴＲＬを印加するとともに、リセット制御線ＲＳＢＬに信号ＳＲＳＢＬを印加するものである。

図２９は、半導体回路１Ｋにおける、ある着目したメモリセル３０Ｋの一動作例を表すものである。図３０Ａ～３０Ｃは、メモリセル３０Ｋの動作状態を表すものであり、図３０Ａは通常動作ＯＰ１における状態を示し、図３０Ｂはストア動作ＯＰ２における状態を示し、図３０Ｃはリセット動作ＯＰ５における状態を示す。

通常動作ＯＰ１では、制御部１１は、図２９に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０Ｋに電源電圧ＶＤＤが供給される。そして、駆動部２２Ｋは、図２９に示したように、信号ＳＲＳＴＲＬの電圧を低レベルにする。これにより、トランジスタ３１，３２は、図３０Ａに示したように、それぞれオフ状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＲＳＢＬの電圧を高レベルにする。これにより、トランジスタ６１，６４，６５，６８は、図３０Ａに示したように、それぞれオフ状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。

この通常動作ＯＰ１では、半導体回路１Ｋは、メモリセル３０ＫのＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。記憶素子３３，３４の抵抗状態は、所定の抵抗状態（この例では高抵抗状態ＲＨ）にそれぞれ維持される。

ストア動作ＯＰ２では、駆動部２２Ｋは、図２９に示したように、信号ＳＳＴＲＬの電圧を高レベルにする。これにより、トランジスタ６１，６５は、図３０Ｂに示したように、それぞれオン状態になる。そして、駆動部２２Ｋは、図２０に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、記憶素子３３，３４のうちのいずれか一方にストア電流Ｉstrが流れる。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ６６，６７がオン状態であり、トランジスタ６２，６３がオフ状態である。よって、メモリセル３０Ｋでは、図３０Ｂに示したように、トランジスタ２４、記憶素子３４、トランジスタ６６、トランジスタ６５の順に、ストア電流Ｉstrが流れる。このとき、記憶素子３４では、ストア電流Ｉstrがフリー層Ｆからピンド層Ｐに流れるので、記憶素子３４の抵抗状態は、低抵抗状態ＲＬになる。

スタンバイ動作ＯＰ３およびリストア動作ＯＰ４については、上記実施の形態の場合（図５Ｃ，５Ｄ）と同様である。

リセット動作ＯＰ５では、駆動部２２Ｋは、図２９に示したように、信号ＳＲＳＢＬの電圧を低レベルにする。これにより、トランジスタ６４，６８は、図３０Ｃに示したように、それぞれオン状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、記憶素子３３，３４のうちのいずれか一方にリセット電流Ｉrsが流れる。

この例では、リストア動作ＯＰ４の直後であるので、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、トランジスタ６６，６７がオン状態であり、トランジスタ６２，６３がオフ状態である。これにより、メモリセル３０Ｋでは、図３０Ｃに示したように、トランジスタ６８、トランジスタ６７、記憶素子３４、トランジスタ２５の順に、リセット電流Ｉrsが流れる。このとき、記憶素子３４では、リセット電流Ｉrsがピンド層Ｐからフリー層Ｆに流れるので、記憶素子３４の抵抗状態は、高抵抗状態ＲＨになる。

このようにして、リセット動作ＯＰ５により、記憶素子３３，３４の抵抗状態がともに高抵抗状態ＲＨに設定される。この後、半導体回路１Ｋは、通常動作ＯＰ１（図３０Ａ）を行う。

［変形例７］
上記実施の形態では、図２に示したように、記憶素子３３のピンド層Ｐをトランジスタ３１のソースおよびトランジスタ５２，５３のドレインに接続するとともにフリー層Ｆを制御線ＣＴＲＬに接続し、記憶素子３４のピンド層Ｐをトランジスタ３２のソースおよびトランジスタ５６，５７のドレインに接続するとともにフリー層Ｆを制御線ＣＴＲＬに接続したが、これに限定されるものではない。以下に、本変形例に係る半導体回路１Ｌについて詳細に説明する。半導体回路１Ｌは、メモリ回路２０Ｌを備えている。メモリ回路２０Ｌは、メモリセルアレイ２１Ｌと、駆動部２２，２３とを有している。

図３１は、メモリセルアレイ２１Ｌのメモリセル３０Ｌの一構成例を表すものである。メモリセル３０Ｌは、記憶素子３３Ｌ，３４Ｌを有している。記憶素子３３Ｌのフリー層Ｆはトランジスタ３１のソースおよびトランジスタ５２，５３のドレインに接続され、ピンド層Ｐは制御線ＣＴＲＬに接続されている。記憶素子３４Ｌのフリー層Ｆはトランジスタ３２のソースおよびトランジスタ５６，５７のドレインに接続され、ピンド層Ｐは制御線ＣＴＲＬに接続されている。トランジスタ５２，５７のゲートはノードＮ１に接続され、トランジスタ５３，５６のゲートはノードＮ２に接続されている。すなわち、本変形例に係るメモリセル３０Ｌでは、上記実施の形態に係るメモリセル３０（図２）において、記憶素子３３，３４の向きを入れ替えるとともに、トランジスタ５２，５３，５６，５７のゲートの接続を変更している。

図３２Ａ～３２Ｃは、メモリセル３０Ｌの動作状態を表すものであり、図３２Ａは通常動作ＯＰ１における状態を示し、図３２Ｂはストア動作ＯＰ２における状態を示し、図３２Ｃはリセット動作ＯＰ５における状態を示す。

通常動作ＯＰ１では、制御部１１は、図４に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０Ｌに電源電圧ＶＤＤが供給される。そして、駆動部２２は、図４に示したように、信号ＳＲＳＴＲＬの電圧を低レベルにする。これにより、トランジスタ３１，３２は、図３２Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を高レベルにするとともに、信号ＳＲＳＬの電圧を低レベルにする。これにより、トランジスタ５１，５４，５５，５８は、図３２Ａに示したように、それぞれオフ状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。

この通常動作ＯＰ１では、半導体回路１Ｌは、メモリセル３０ＬのＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。記憶素子３３Ｌ，３４Ｌの抵抗状態は、所定の抵抗状態（この例では高抵抗状態ＲＨ）にそれぞれ維持される。

ストア動作ＯＰ２では、駆動部２２は、図４に示したように、信号ＳＳＴＲＢＬの電圧を低レベルにする。これにより、トランジスタ５１，５５は、図３２Ｂに示したように、それぞれオン状態になる。そして、駆動部２２は、図３２Ｂに示したように、トランジスタ２４をオフ状態にするとともにトランジスタ２５をオン状態にすることにより、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、記憶素子３３Ｌ，３４Ｌのうちのいずれか一方にストア電流Ｉstrが流れる。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ５６，５７がオン状態であり、トランジスタ５２，５３がオフ状態である。よって、メモリセル３０Ｌでは、図３２Ｂに示したように、トランジスタ５５、トランジスタ５６、記憶素子３４Ｌ、トランジスタ２５の順に、ストア電流Ｉstrが流れる。このとき、記憶素子３４Ｌでは、ストア電流Ｉstrがフリー層Ｆからピンド層Ｐに流れるので、記憶素子３４Ｌの抵抗状態は、低抵抗状態ＲＬになる。

スタンバイ動作ＯＰ３およびリストア動作ＯＰ４については、上記実施の形態の場合（図５Ｃ，５Ｄ）と同様である。

リセット動作ＯＰ５では、駆動部２２は、図４に示したように、信号ＳＲＳＬの電圧を高レベルにする。これにより、トランジスタ５４，５８は、図３２Ｃに示したように、それぞれオン状態になる。また、駆動部２２は、図４に示したように、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）にする。これにより、記憶素子３３Ｌ，３４Ｌのうちのいずれか一方にリセット電流Ｉrsが流れる。

この例では、リストア動作ＯＰ４の直後であるので、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、トランジスタ５６，５７がオン状態であり、トランジスタ５２，５３がオフ状態である。これにより、メモリセル３０Ｌでは、図３２Ｃに示したように、トランジスタ２４、記憶素子３４Ｌ、トランジスタ５７、トランジスタ５８の順に、リセット電流Ｉrsが流れる。このとき、記憶素子３４Ｌでは、リセット電流Ｉrsがピンド層Ｐからフリー層Ｆに流れるので、記憶素子３４Ｌの抵抗状態は、高抵抗状態ＲＨになる。

このようにして、リセット動作ＯＰ５により、記憶素子３３Ｌ，３４Ｌの抵抗状態がともに高抵抗状態ＲＨに設定される。この後、半導体回路１Ｌは、通常動作ＯＰ１（図３２Ａ）を行う。

この半導体回路１Ｌでは、リセット動作ＯＰ５により、記憶素子３３Ｌ，３４Ｌの抵抗状態を高抵抗状態ＲＨにしたが、これに限定されるものではなく、これに代えて、記憶素子３３Ｌ，３４Ｌの抵抗状態を低抵抗状態ＲＬにしてもよい。以下に、本変形例に係る半導体回路１Ｍについて詳細に説明する。半導体回路１Ｍは、メモリ回路２０Ｍを備えている。メモリ回路２０Ｍは、メモリセルアレイ２１Ｍと、駆動部２２Ｋ，２３とを有している。

図３３は、メモリセルアレイ２１Ｍのメモリセル３０Ｍの一構成例を表すものである。メモリセルアレイ２１Ｍは、複数のストア制御線ＳＴＲＬと、複数のリセット制御線ＲＳＢＬと、トランジスタ６１～６８と、記憶素子３３Ｌ，３４Ｌとを有している。トランジスタ６２，６７のゲートはノードＮ１に接続され、トランジスタ６３，６６のゲートはノードＮ２に接続されている。

図３４Ａ～３４Ｃは、メモリセル３０Ｍの動作状態を表すものであり、図３４Ａは通常動作ＯＰ１における状態を示し、図３４Ｂはストア動作ＯＰ２における状態を示し、図３４Ｃはリセット動作ＯＰ５における状態を示す。

通常動作ＯＰ１では、制御部１１は、図２９に示したように、電源制御信号ＳＰＧの電圧を低レベルにする。これにより、電源トランジスタ１２（図１）はオン状態になり、メモリ回路２０Ｍに電源電圧ＶＤＤが供給される。そして、駆動部２２Ｋは、図２９に示したように、信号ＳＲＳＴＲＬの電圧を低レベルにする。これにより、トランジスタ３１，３２は、図３４Ａに示したように、それぞれオフ状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＳＴＲＬの電圧を低レベルにするとともに、信号ＳＲＳＢＬの電圧を高レベルにする。これにより、トランジスタ６１，６４，６５，６８は、図３４Ａに示したように、それぞれオフ状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。

この通常動作ＯＰ１では、半導体回路１Ｍは、メモリセル３０ＭのＳＲＡＭ回路４０に対して情報を書き込み、またはＳＲＡＭ回路４０から情報を読み出す。記憶素子３３Ｌ，３４Ｌの抵抗状態は、所定の抵抗状態（この例では低抵抗状態ＲＬ）にそれぞれ維持される。

ストア動作ＯＰ２では、駆動部２２Ｋは、図２９に示したように、信号ＳＳＴＲＬの電圧を高レベルにする。これにより、トランジスタ６１，６５は、図３４Ｂに示したように、それぞれオン状態になる。そして、駆動部２２Ｋは、図３４Ｂに示したように、トランジスタ２４をオン状態にするとともにトランジスタ２５をオフ状態にすることにより、信号ＳＣＴＲＬの電圧を高レベル電圧ＶＨ（電源電圧レベル）になる。これにより、記憶素子３３Ｌ，３４Ｌのうちのいずれか一方にストア電流Ｉstrが流れる。

この例では、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬであるので、トランジスタ６２，６３がオン状態であり、トランジスタ６６，６７がオフ状態である。よって、メモリセル３０Ｍでは、図３４Ｂに示したように、トランジスタ２４、記憶素子３３Ｌ、トランジスタ６２、トランジスタ６１の順に、ストア電流Ｉstrが流れる。このとき、記憶素子３３Ｌでは、ストア電流Ｉstrがピンド層Ｐからフリー層Ｆに流れるので、記憶素子３３Ｌの抵抗状態は、高抵抗状態ＲＨになる。

スタンバイ動作ＯＰ３およびリストア動作ＯＰ４については、上記実施の形態の場合（図５Ｃ，５Ｄ）と同様である。

リセット動作ＯＰ５では、駆動部２２Ｋは、図２９に示したように、信号ＳＲＳＢＬの電圧を低レベルにする。これにより、トランジスタ６４，６８は、図３４Ｃに示したように、それぞれオン状態になる。また、駆動部２２Ｋは、図２９に示したように、信号ＳＣＴＲＬの電圧を低レベル電圧ＶＬ（接地レベル）にする。これにより、記憶素子３３Ｌ，３４Ｌのうちのいずれか一方にリセット電流Ｉrsが流れる。

この例では、リストア動作ＯＰ４の直後であるので、ノードＮ１の電圧ＶＮ１が高レベル電圧ＶＨであり、ノードＮ２の電圧ＶＮ２が低レベル電圧ＶＬである。よって、トランジスタ６２，６３がオン状態であり、トランジスタ６６，６７がオフ状態である。これにより、メモリセル３０Ｍでは、図３４Ｃに示したように、トランジスタ６４、トランジスタ６３、記憶素子３３Ｌ、トランジスタ２５の順に、リセット電流Ｉrsが流れる。このとき、記憶素子３３Ｌでは、リセット電流Ｉrsがフリー層Ｆからピンド層Ｐに流れるので、記憶素子３３Ｌの抵抗状態は、低抵抗状態ＲＬになる。

このようにして、リセット動作ＯＰ５により、記憶素子３３Ｌ，３４Ｌの抵抗状態がともに低抵抗状態ＲＬに設定される。この後、半導体回路１Ｍは、通常動作ＯＰ１（図３４Ａ）を行う。

［変形例８］
上記実施の形態では、磁気トンネル接合素子を用いて記憶素子３３，３４を構成したが、これに限定されるものではなく、図３５に示すメモリセル３０Ｎのように、抵抗状態が可逆的に変化する様々な記憶素子３３Ｎ，３４Ｎを用いることができる。記憶素子３３Ｎ，３４Ｎは、例えば、２つの端子間に流れる電流の向きに応じて抵抗状態が変化するものであってもよいし、２つの端子に印加された電圧の極性に応じて抵抗状態が変化するものであってもよい。記憶素子３３Ｎ，３４Ｎは、ユニポーラ型の素子であってもよいし、バイポーラ型の素子であってもよい。具体的には、記憶素子３３Ｎ，３４Ｎは、例えば、抵抗変化型記憶素子、相変化型記憶素子、強誘電体記憶素子、およびカーボンナノチューブ記憶素子などを使用することができる。

［変形例９］
上記実施の形態では、Ｐ型のＭＯＳトランジスタを用いて電源トランジスタ１２を構成したが、これに限定されるものではなく、これに代えて、例えば、図３６に示す半導体回路１Ｐのように、Ｎ型のＭＯＳトランジスタを用いて電源トランジスタを構成してもよい。半導体回路１Ｐは、制御部１１Ｐと、電源トランジスタ１２Ｐと、メモリ回路２０Ｐとを備えている。電源トランジスタ１２Ｐは、この例では、Ｎ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ドレインはメモリ回路２０Ｐに接続され、ソースには接地電圧ＶＳＳ１が供給されている。この構成により、半導体回路１Ｐでは、メモリ回路２０Ｐを使用する場合には、電源トランジスタ１２Ｐをオン状態にして、接地電圧ＶＳＳ１を、メモリ回路２０Ｐに、接地電圧ＶＳＳとして供給する。また、半導体回路１Ｐでは、メモリ回路２０Ｐを使用しない場合には、電源トランジスタ１２Ｐをオフ状態にする。

［変形例１０］
上記実施の形態では、本技術をＳＲＡＭ回路に適用したが、これに限定されるものではない。例えば、本技術を、例えば、フリップフロップ回路に適用してもよい。以下に、いくつかの例を挙げて、本変形例について詳細に説明する。

図３７は、本応用例に係るフリップフロップ回路１０１の一構成例である。フリップフロップ回路１０１は、マスタラッチ回路１０１Ｍと、スレーブラッチ回路１０１Ｓとを有している。このスレーブラッチ回路１０１Ｓには、上記実施の形態に係るメモリセル３０（図２）と同様の技術が適用されている。スレーブラッチ回路１０１Ｓは、インバータＩＶ１３，ＩＶ１４と、トランスミッションゲートＴＧ２と、トランジスタＴＲ２と、トランジスタ３１，３２，５１～５８と、記憶素子３３，３４とを有している。インバータＩＶ１３は、上記実施の形態におけるインバータＩＶ１に対応するものであり、入力端子はノードＮ１４に接続され、出力端子はノードＮ１５に接続されている。インバータＩＶ１４は、上記実施の形態におけるインバータＩＶ２に対応するものであり、入力端子はノードＮ１５に接続され、出力端子はノードＮ１６に接続されている。トランスミッションゲートＴＧ２の一端はノードＮ１６に接続され、他端はノードＮ１４に接続されている。トランジスタＴＲ２は、この例ではＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴＲＬが供給され、ソースはノードＮ１６に接続され、ドレインはノードＮ１４に接続されている。ノードＮ１６は、上記実施の形態におけるノードＮ１に対応し、ノードＮ１５は、上記実施の形態におけるノードＮ２に対応する。トランジスタ３１のドレインはノードＮ１６に接続され、トランジスタ３２のドレインはノードＮ１５に接続される。

なお、このフリップフロップ回路１０１では、トランジスタ３１のドレインおよびトランジスタ５３，５６のゲートをノードＮ１６に接続したが、これに限定されるものではなく、これに代えて、例えば、図３８に示すフリップフロップ回路１０２のスレーブラッチ回路１０２Ｓのように、トランジスタ３１のドレインおよびトランジスタ５３，５６のゲートをノードＮ１４に接続してもよい。

図３９は、本応用例に係るフリップフロップ回路１０３の一構成例である。フリップフロップ回路１０３は、マスタラッチ回路１０３Ｍと、スレーブラッチ回路１０３Ｓとを有している。このマスタラッチ回路１０３Ｍには、上記実施の形態に係るメモリセル３０（図２）と同様の技術が適用されている。マスタラッチ回路１０３Ｍは、インバータＩＶ１１，ＩＶ１２と、トランスミッションゲートＴＧ１と、トランジスタＴＲ１と、トランジスタ３１，３２，５１～５８と、記憶素子３３，３４とを有している。インバータＩＶ１１は、上記実施の形態におけるインバータＩＶ１に対応するものであり、入力端子はノードＮ１１に接続され、出力端子はノードＮ１２に接続されている。インバータＩＶ１２は、上記実施の形態におけるインバータＩＶ２に対応するものであり、入力端子はノードＮ１２に接続され、出力端子はノードＮ１３に接続されている。トランスミッションゲートＴＧ１の一端はノードＮ１３に接続され、他端はノードＮ１１に接続されている。トランジスタＴＲ１は、この例ではＮ型のＭＯＳトランジスタであり、ゲートには信号ＳＲＳＴＲＬが供給され、ソースはノードＮ１３に接続され、ドレインはノードＮ１１に接続されている。ノードＮ１３は、上記実施の形態におけるノードＮ１に対応し、ノードＮ１２は、上記実施の形態におけるノードＮ２に対応する。トランジスタ３１のドレインはノードＮ１３に接続され、トランジスタ３２のドレインはノードＮ１２に接続される。

なお、このフリップフロップ回路１０３では、トランジスタ３１のドレインおよびトランジスタ５３，５６のゲートをノードＮ１３に接続したが、これに限定されるものではなく、これに代えて、例えば、図４０に示すフリップフロップ回路１０４のマスタラッチ回路１０４Ｍのように、トランジスタ３１のドレインおよびトランジスタ５３，５６のゲートをノードＮ１１に接続してもよい。

なお、これらのフリップフロップ回路１０１～１０４には、上記実施の形態に係るメモリセル３０（図２）と同様の技術を適用したが、これに限定されるものではなく、上記変形例に係る様々なメモリセルと同様の技術を適用することができる。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

＜２．応用例＞
次に、上記実施の形態および変形例で説明した技術の応用例について説明する。

図４１は、本応用例に係る情報処理装置３００の一例を表すものである。この情報処理装置３００は、いわゆるマルチコアプロセッサであり、この例では、２つのプロセッサコア部３１０，３２０と、２次キャッシュメモリ部３３０と、電源制御部３０１とを備えている。なお、この例では、２つのプロセッサコア部３１０，３２０を設けたが、これに限定されるものではなく、３つ以上のプロセッサコア部を設けてもよい。情報処理装置３００は、１つの半導体チップで実現してもよいし、複数の半導体チップを用いて実現してもよい。

プロセッサコア部３１０は、電源トランジスタ３１１と、プロセッサコア３１２とを有している。電源トランジスタ３１１は、この例では、Ｐ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３１２に接続されている。プロセッサコア３１２は、フリップフロップ回路３１３と、１次キャッシュメモリ３１４とを有している。フリップフロップ回路３１３は、例えば、フリップフロップ回路１０１～１０４（図３７～４０）を用いることができる。１次キャッシュメモリ３１４は、上記実施の形態で説明した様々なメモリセルを用いることができる。プロセッサコア３１２は、電源制御部３０１から供給された制御信号に基づいて、通常動作ＯＰ１、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、およびリセット動作ＯＰ５を行うことができるようになっている。

プロセッサコア部３２０は、プロセッサコア部３１０と同様の構成を有するものである。プロセッサコア部３２０の電源トランジスタ３２１、プロセッサコア３２２、フリップフロップ回路３２３、および１次キャッシュメモリ３２４は、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア３１２、フリップフロップ回路３１３、および１次キャッシュメモリ３１４にそれぞれ対応している。

２次キャッシュメモリ部３３０は、電源トランジスタ３３１と、２次キャッシュメモリ３３２とを有している。電源トランジスタ３３１は、この例では、Ｐ型のＭＯＳトランジスタであり、ゲートには電源制御信号が供給され、ソースには電源電圧ＶＤＤ１が供給され、ドレインは２次キャッシュメモリ３３２に接続されている。２次キャッシュメモリ３３２は、上記実施の形態で説明した様々なメモリセルを用いることができる。２次キャッシュメモリ３３２は、電源制御部３０１から供給された制御信号に基づいて、通常動作ＯＰ１、ストア動作ＯＰ２、スタンバイ動作ＯＰ３、リストア動作ＯＰ４、およびリセット動作ＯＰ５を行うことができるようになっている。

電源制御部３０１は、情報処理装置３００で行うべき処理の負荷や、情報処理装置３００への電源供給方法（例えばバッテリから供給されているかどうか）などに基づいて、プロセッサコア部３１０，３２０のうち、動作させるプロセッサコア部を決定し、その決定結果に基づいて、プロセッサコア部３１０，３２０および２次キャッシュメモリ部３３０の動作を制御する。

具体的には、電源制御部３０１は、例えば、プロセッサコア部３１０を動作させるとともに、プロセッサコア部３２０を動作させない場合には、プロセッサコア部３１０の電源トランジスタ３１１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオン状態にするとともに、プロセッサコア部３２０の電源トランジスタ３２１をオフ状態にする。また、電源制御部３０１は、例えば、プロセッサコア部３１０，３２０を動作させる場合には、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア部３２０の電源トランジスタ３２１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオン状態にする。また、電源制御部３０１は、例えば、プロセッサコア部３１０，３２０を動作させない場合には、プロセッサコア部３１０の電源トランジスタ３１１、プロセッサコア部３２０の電源トランジスタ３２１、および２次キャッシュメモリ部３３０の電源トランジスタ３３１をオフ状態にする。

また、電源制御部３０１は、プロセッサコア部３１０の動作を停止させたい場合には、例えば、プロセッサコア部３１０の電源トランジスタ３１１をオフ状態にする直前に、プロセッサコア部３１０に対してストア動作ＯＰ２を行うように指示する。また、電源制御部３０１は、プロセッサコア部３１０の動作を開始させたい場合には、例えば、プロセッサコア部３１０の電源トランジスタ３１１をオン状態にした直後に、プロセッサコア部３１０に対してリストア動作ＯＰ４を行うように指示する。プロセッサコア部３２０および２次キャッシュメモリ部３３０についても同様である。

この情報処理装置３００では、プロセッサコア部３１０，３２０および２次キャッシュメモリ部３３０に電源トランジスタをそれぞれ設けたが、これに限定されるものではない。これに代えて、例えば、図４２に示す情報処理装置３００Ａのように、電源制御部に電源トランジスタを設けてもよい。この情報処理装置３００Ａは、プロセッサコア３１２，３２２と、２次キャッシュメモリ３３２と、電源制御部３４０とを備えている。電源制御部３４０は、電源トランジスタ３４１～３４３を有している。電源トランジスタ３４１～３４３は、この例では、Ｐ型のＭＯＳトランジスタである。電源トランジスタ３４１のソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３１２に接続されている。電源トランジスタ３４２のソースには電源電圧ＶＤＤ１が供給され、ドレインはプロセッサコア３２２に接続されている。電源トランジスタ３４３のソースには電源電圧ＶＤＤ１が供給され、ドレインは２次キャッシュメモリ３３２に接続されている。

以上、実施の形態およびいくつかの変形例、ならびにそれらの応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記実施の形態等では、本技術をＳＲＡＭ回路およびＤ型フリップフロップ回路に適用したが、これに限定されるものではない。具体的には、例えば、他のフリップフロップ回路に適用してもよいし、ラッチ回路に適用してもよい。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続可能な第１のトランジスタと、
前記第３のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
第１の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの一方である第１の所定ノードに接続されたゲートとを有する第２のトランジスタと、
第２の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの他方である第２の所定ノードに接続されたゲートとを有する第３のトランジスタと、
オン状態になることにより前記第２のノードを第４のノードに接続可能な第４のトランジスタと、
前記第４のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と、
前記第１の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第５のトランジスタと、
前記第２の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第６のトランジスタと、
前記第１のトランジスタおよび前記第４のトランジスタの動作を制御し前記制御電圧を設定することが可能な駆動部と
を備えた半導体回路。
（２）前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有する第７のトランジスタと、
前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有する第８のトランジスタと、
前記第１の電圧が印加されたソースと、前記第５のトランジスタのソースに接続されたドレインとを有する第９のトランジスタと、
前記第２の電圧が印加されたソースと、前記第６のトランジスタのソースに接続されたドレインとを有する第１０のトランジスタと
をさらに備え、
前記駆動部は、さらに、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタの動作を制御可能な
前記（１）に記載の半導体回路。
（３）前記駆動部は、第１の期間において、前記第１のトランジスタ、前記第４のトランジスタ、前記第８のトランジスタ、および前記第１０のトランジスタをオフ状態にし、前記第７のトランジスタおよび前記第９のトランジスタをオン状態にし、前記制御電圧を第３の電圧に設定することが可能な
前記（２）に記載の半導体回路。
（４）前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタおよび前記第４のトランジスタをオン状態にし、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタをオフ状態にすることが可能な
前記（３）に記載の半導体回路。
（５）前記駆動部は、前記第２の期間の後の、前記第１のノードにおける電圧が変化する前の第３の期間において、前記第１のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、および前記第９のトランジスタをオフ状態にし、前記第８のトランジスタおよび前記第１０のトランジスタをオン状態にし、前記制御電圧を第４の電圧に設定することが可能な
前記（４）に記載の半導体回路。
（６）前記第１の回路および前記第２の回路への電源供給を制御可能であり、前記第１の期間および前記第２の期間の間の第４の期間において、前記第１の回路および前記第２の回路への電源供給を停止することが可能な制御部をさらに備えた
前記（４）または（５）に記載の半導体回路。
（７）前記第１の電圧が印加されるソースと、前記第２のトランジスタのソースおよび前記第５のトランジスタのソースに接続されたドレインとを有する第１１のトランジスタと、
前記第２の電圧が印加されるソースと、前記第３のトランジスタのソースおよび前記第６のトランジスタのソースに接続されたドレインとを有する第１２のトランジスタと
をさらに備えた
前記（１）に記載の半導体回路。
（８）前記第２のトランジスタのソースおよび前記第５のトランジスタのソースに接続された第１の制御線と、
前記第３のトランジスタのソースおよび前記第６のトランジスタのソースに接続された第２の制御線と
をさらに備え、
前記駆動部は、さらに、前記第１の制御線および前記第２の制御線を駆動可能な
前記（１）に記載の半導体回路。
（９）第５のノードにおける電圧の反転電圧を生成しその反転電圧を第６のノードに印加することが可能な第３の回路と、
前記第６のノードにおける電圧の反転電圧を生成しその反転電圧を前記第５のノードに印加することが可能な第４の回路と、
オン状態になることにより前記第５のノードを第７のノードに接続可能な第１３のトランジスタと、
前記第７のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と、
前記第１の制御線に接続されたソースと、前記第７のノードに接続されたドレインと、前記第５のノードおよび前記第６のノードのうちの一方である第３の所定ノードに接続されたゲートとを有する第１４のトランジスタと、
前記第２の制御線に接続されたソースと、前記第７のノードに接続されたドレインと、前記第５のノードおよび前記第６のノードのうちの他方である第４の所定ノードに接続されたゲートとを有する第１５のトランジスタと、
オン状態になることにより前記第６のノードを第８のノードに接続可能な第１６のトランジスタと、
前記第８のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第４の記憶素子と、
前記第１の制御線に接続されたソースと、前記第８のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第１７のトランジスタと、
前記第２の制御線に接続されたソースと、前記第８のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第１８のトランジスタと
をさらに備えた
前記（８）に記載の半導体回路。
（１０）前記駆動部は、前記制御電圧を生成可能である
前記（１）から（９）のいずれかに記載の半導体回路。
（１１）前記第１の電圧が印加されるソースと、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に接続されたドレインとを有する第１９のトランジスタと、
前記第２の電圧が印加されるソースと、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に接続されたドレインとを有する第２０のトランジスタと
をさらに備え、
前記駆動部は、前記第１９のトランジスタおよび前記第２０のトランジスタの動作を制御することにより、前記制御電圧を設定可能な
前記（１）から（９）のいずれかに記載の半導体回路。
（１２）オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行うことが可能な電源トランジスタをさらに備えた
前記（１）から（１１）のいずれかに記載の半導体回路。
（１３）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
前記（１）から（１２）のいずれかに記載の半導体回路。
（１４）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、ユニポーラ型またはバイポーラ型の素子である
前記（１）から（１３）のいずれかに記載の半導体回路。
（１５）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子、抵抗変化型記憶素子、相変化型記憶素子、強誘電体記憶素子、ナノチューブ記憶素子のうちのいずれかである
前記（１）から（１４）のいずれかに記載の半導体回路。
（１６）前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に印加された電圧の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
前記（１）から（１２）のいずれかに記載の半導体回路。
（１７）前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
前記（１）から（１６）のいずれかに記載の半導体回路。
（１８）前記第１の回路および前記第２の回路は、ラッチ回路を構成する
前記（１）から（１６）のいずれかに記載の半導体回路。
（１９）記憶部と、
前記記憶部への電源供給を制御する制御部と
を備え、
前記記憶部は、
第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
オン状態になることにより前記第１のノードを第３のノードに接続可能な第１のトランジスタと、
前記第３のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
第１の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの一方である第１の所定ノードに接続されたゲートとを有する第２のトランジスタと、
第２の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの他方である第２の所定ノードに接続されたゲートとを有する第３のトランジスタと、
オン状態になることにより前記第２のノードを第４のノードに接続可能な第４のトランジスタと、
前記第４のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と、
前記第１の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第５のトランジスタと、
前記第２の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第６のトランジスタと、
前記第１のトランジスタおよび前記第４のトランジスタの動作を制御し前記制御電圧を設定することが可能な駆動部と
を有する
半導体回路システム。

本出願は、日本国特許庁において２０１７年１２月１２日に出願された日本特許出願番号２０１７－２３７９７９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (19)

1. 第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
   前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
   オン状態になることにより前記第１のノードを第３のノードに接続可能な第１のトランジスタと、
   前記第３のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
   第１の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの一方である第１の所定ノードに接続されたゲートとを有する第２のトランジスタと、
   第２の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの他方である第２の所定ノードに接続されたゲートとを有する第３のトランジスタと、
   オン状態になることにより前記第２のノードを第４のノードに接続可能な第４のトランジスタと、
   前記第４のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と、
   前記第１の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第５のトランジスタと、
   前記第２の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第６のトランジスタと、
   前記第１のトランジスタおよび前記第４のトランジスタの動作を制御し前記制御電圧を設定することが可能な駆動部と
   を備えた半導体回路。
2. 前記第１の電圧が印加されたソースと、前記第２のトランジスタのソースに接続されたドレインとを有する第７のトランジスタと、
   前記第２の電圧が印加されたソースと、前記第３のトランジスタのソースに接続されたドレインとを有する第８のトランジスタと、
   前記第１の電圧が印加されたソースと、前記第５のトランジスタのソースに接続されたドレインとを有する第９のトランジスタと、
   前記第２の電圧が印加されたソースと、前記第６のトランジスタのソースに接続されたドレインとを有する第１０のトランジスタと
   をさらに備え、
   前記駆動部は、さらに、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタの動作を制御可能な
   請求項１に記載の半導体回路。
3. 前記駆動部は、第１の期間において、前記第１のトランジスタ、前記第４のトランジスタ、前記第８のトランジスタ、および前記第１０のトランジスタをオフ状態にし、前記第７のトランジスタおよび前記第９のトランジスタをオン状態にし、前記制御電圧を第３の電圧に設定することが可能な
   請求項２に記載の半導体回路。
4. 前記駆動部は、前記第１の期間の後の第２の期間において、前記第１のトランジスタおよび前記第４のトランジスタをオン状態にし、前記第７のトランジスタ、前記第８のトランジスタ、前記第９のトランジスタ、および前記第１０のトランジスタをオフ状態にすることが可能な
   請求項３に記載の半導体回路。
5. 前記駆動部は、前記第２の期間の後の、前記第１のノードにおける電圧が変化する前の第３の期間において、前記第１のトランジスタ、前記第４のトランジスタ、前記第７のトランジスタ、および前記第９のトランジスタをオフ状態にし、前記第８のトランジスタおよび前記第１０のトランジスタをオン状態にし、前記制御電圧を第４の電圧に設定することが可能な
   請求項４に記載の半導体回路。
6. 前記第１の回路および前記第２の回路への電源供給を制御可能であり、前記第１の期間および前記第２の期間の間の第４の期間において、前記第１の回路および前記第２の回路への電源供給を停止することが可能な制御部をさらに備えた
   請求項４に記載の半導体回路。
7. 前記第１の電圧が印加されるソースと、前記第２のトランジスタのソースおよび前記第５のトランジスタのソースに接続されたドレインとを有する第１１のトランジスタと、
   前記第２の電圧が印加されるソースと、前記第３のトランジスタのソースおよび前記第６のトランジスタのソースに接続されたドレインとを有する第１２のトランジスタと
   をさらに備えた
   請求項１に記載の半導体回路。
8. 前記第２のトランジスタのソースおよび前記第５のトランジスタのソースに接続された第１の制御線と、
   前記第３のトランジスタのソースおよび前記第６のトランジスタのソースに接続された第２の制御線と
   をさらに備え、
   前記駆動部は、さらに、前記第１の制御線および前記第２の制御線を駆動可能な
   請求項１に記載の半導体回路。
9. 第５のノードにおける電圧の反転電圧を生成しその反転電圧を第６のノードに印加することが可能な第３の回路と、
   前記第６のノードにおける電圧の反転電圧を生成しその反転電圧を前記第５のノードに印加することが可能な第４の回路と、
   オン状態になることにより前記第５のノードを第７のノードに接続可能な第１３のトランジスタと、
   前記第７のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第３の記憶素子と、
   前記第１の制御線に接続されたソースと、前記第７のノードに接続されたドレインと、前記第５のノードおよび前記第６のノードのうちの一方である第３の所定ノードに接続されたゲートとを有する第１４のトランジスタと、
   前記第２の制御線に接続されたソースと、前記第７のノードに接続されたドレインと、前記第５のノードおよび前記第６のノードのうちの他方である第４の所定ノードに接続されたゲートとを有する第１５のトランジスタと、
   オン状態になることにより前記第６のノードを第８のノードに接続可能な第１６のトランジスタと、
   前記第８のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第４の記憶素子と、
   前記第１の制御線に接続されたソースと、前記第８のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第１７のトランジスタと、
   前記第２の制御線に接続されたソースと、前記第８のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第１８のトランジスタと
   をさらに備えた
   請求項８に記載の半導体回路。
10. 前記駆動部は、前記制御電圧を生成可能である
    請求項１に記載の半導体回路。
11. 前記第１の電圧が印加されるソースと、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に接続されたドレインとを有する第１９のトランジスタと、
    前記第２の電圧が印加されるソースと、前記第１の記憶素子の前記第２の端子および前記第２の記憶素子の前記第２の端子に接続されたドレインとを有する第２０のトランジスタと
    をさらに備え、
    前記駆動部は、前記第１９のトランジスタおよび前記第２０のトランジスタの動作を制御することにより、前記制御電圧を設定可能な
    請求項１に記載の半導体回路。
12. オン状態になることにより、前記第１の回路および前記第２の回路に対して電源供給を行うことが可能な電源トランジスタをさらに備えた
    請求項１に記載の半導体回路。
13. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に流れる電流の向きに応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
    請求項１に記載の半導体回路。
14. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、ユニポーラ型またはバイポーラ型の素子である
    請求項１に記載の半導体回路。
15. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、磁気トンネル接合記憶素子、抵抗変化型記憶素子、相変化型記憶素子、強誘電体記憶素子、ナノチューブ記憶素子のうちのいずれかである
    請求項１に記載の半導体回路。
16. 前記第１の記憶素子および前記第２の記憶素子のそれぞれは、前記第１の端子および前記第２の端子の間に印加された電圧の極性に応じて可逆的に抵抗状態が変化することを利用して情報を記憶することが可能な
    請求項１に記載の半導体回路。
17. 前記第１の回路および前記第２の回路は、ＳＲＡＭ回路を構成する
    請求項１に記載の半導体回路。
18. 前記第１の回路および前記第２の回路は、ラッチ回路を構成する
    請求項１に記載の半導体回路。
19. 記憶部と、
    前記記憶部への電源供給を制御する制御部と
    を備え、
    前記記憶部は、
    第１のノードにおける電圧の反転電圧を生成しその反転電圧を第２のノードに印加することが可能な第１の回路と、
    前記第２のノードにおける電圧の反転電圧を生成しその反転電圧を前記第１のノードに印加することが可能な第２の回路と、
    オン状態になることにより前記第１のノードを第３のノードに接続可能な第１のトランジスタと、
    前記第３のノードに接続された第１の端子と、制御電圧が印加される第２の端子とを有し、第１の抵抗状態または第２の抵抗状態をとりうる第１の記憶素子と、
    第１の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの一方である第１の所定ノードに接続されたゲートとを有する第２のトランジスタと、
    第２の電圧が印加されるソースと、前記第３のノードに接続されたドレインと、前記第１のノードおよび前記第２のノードのうちの他方である第２の所定ノードに接続されたゲートとを有する第３のトランジスタと、
    オン状態になることにより前記第２のノードを第４のノードに接続可能な第４のトランジスタと、
    前記第４のノードに接続された第１の端子と、前記制御電圧が印加される第２の端子とを有し、前記第１の抵抗状態または前記第２の抵抗状態をとりうる第２の記憶素子と、
    前記第１の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第２の所定ノードに接続されたゲートとを有する第５のトランジスタと、
    前記第２の電圧が印加されるソースと、前記第４のノードに接続されたドレインと、前記第１の所定ノードに接続されたゲートとを有する第６のトランジスタと、
    前記第１のトランジスタおよび前記第４のトランジスタの動作を制御し前記制御電圧を設定することが可能な駆動部と
    を有する
    半導体回路システム。

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