JP5221222B2 - 半導体記憶装置 - Google Patents

Description

本発明は、抵抗性記憶素子を用いた半導体記憶装置に関する。

近年，ＭＲＡＭ（Magnetoresistive Random Access Memory）やＰＲＡＭ（Phase change Random Access Memory）、またＲｅＲＡＭ（Resistive Random Access Memory）などの、記憶素子に抵抗性記憶素子を利用した半導体メモリが注目されている。

例えば、ＭＲＡＭは、ＭＴＪ（Magnetic Tunnel Junction）素子と呼ばれる磁気抵抗素子を、記憶素子に用いている。ＭＴＪ素子は、２つの強磁性体の間に絶縁膜が挟みこまれた構造を有している。一方の強磁性層(固定層)は、反強磁性層によって磁化方向が固定され、他方の強磁性層(記録層)は、磁化方向が自由に反転可能とされている。そして、ＭＴＪ素子の記録層と固定層の相対的な磁化方向に応じて抵抗値が変化する磁気抵抗効果を利用して、“１”又は“０”データの判別がなされている。

近年では、書き込み方式に偏極スピン電流注入による磁化反転を利用した、スピン注入型ＭＲＡＭの開発が進められている（例えば、特許文献１及び非特許文献１参照）。スピン注入方式においては、磁化反転に必要な電流量（反転閾値電流）は、磁気抵抗素子を流れる電流密度で規定されるため，磁気抵抗素子の面積を縮小すると、反転閾値電流も減少する。つまり、スピン注入型ＭＲＡＭは、反転閾値電流もスケーリングできるため、大容量の半導体メモリを実現可能な技術として期待されている。スピン注入型ＭＲＡＭの書き込み動作は、磁気抵抗素子に反転閾値電流以上の書き込み電流を流すことで行われる。データの極性（“０”又は“１”）は、磁気抵抗素子に対する書き込み電流の注入方向によって、書き換えられる。

ＭＲＡＭに用いられるメモリセルは、例えば、１Ｔｒ+１ＭＴＪ型の構成を有している。このメモリセルでは、ＭＴＪ素子の一端が第１のビット線に接続され、ＭＴＪ素子の他端が選択トランジスタの一方のソース／ドレインに接続され、選択トランジスタの他方のソース／ドレインは第２のビット線に接続される。また、選択トランジスタのゲート電極はワード線に接続される。１組のビット線対とワード線には、多数のメモリセルが接続され、これによって、ＭＲＡＭのメモリセルアレイが構成される。

ここで、ＭＲＡＭの動作速度について考える。ＭＴＪ素子のスイッチング速度は、磁性体の磁化反転速度と同じであり、非常に高速である。例えば、書き込み動作の場合、スピン注入方式によるＭＴＪ素子のスイッチングでは、スイッチング速度は注入電流密度に依存するため、一般的に１０ｎｓ程度以下と高速な動作が可能である。

しかし、書き込み配線（ビット線）の充放電まで含めた全体の書き込み時間を考えた場合、ビット線対に多数のメモリセルが接続されているため、配線の寄生容量に加えて、選択トランジスタの拡散層の接合容量などが付加される。

その結果、配線のＲＣ時定数は配線長だけでなく、一対のビット線対に接続されるメモリセルの数にも比例する。それゆえ、１組のビット線対における全体の書き込み速度は、書き込み配線のＲＣ積を含めた時間以上には高速化できない。

したがって、高速書き込み動作を実現しようとした場合、書き込み配線の配線長を短くしなければならない。しかし、これは、メモリセルアレイの規模の縮小を意味し、チップサイズの増大及び製造コストの増大を招いてしまう。
米国特許公報５６９５８６４号 2005 IEDM Technical Digest, pp.459-462, Dec. 2005

本発明は、半導体記憶装置の動作の高速化を図ることができる技術を提案する。

本発明の例に関わる半導体記憶装置は、１組のビット線対をなす第１及び第２のビット線と、前記第１及び第２のビット線の延在方向と交差する方向に延びるワード線と、一端と他端とを有し、この一端が前記第１のビット線に接続される抵抗性記憶素子と、電流経路と制御端子とを有し、前記電流経路の一端が前記抵抗性記憶素子の他端に接続され、前記電流経路の他端が前記第２のビット線に接続され、前記制御端子が前記ワード線に接続される選択スイッチ素子と、前記第１のビット線の一端に接続される第１のカラム選択スイッチと、前記第２のビット線の一端に接続される第２のカラム選択スイッチと、前記第１のカラム選択スイッチを介して、前記第１のビット線に接続される第１の共通配線と、前記第２のカラム選択スイッチを介して、前記第２のビット線に接続される第２の共通配線と、前記第１又は第２の共通配線の少なくともいずれか一方に接続される読み出しスイッチ回路と、前記読み出しスイッチ回路を介して、前記第１又は第２の共通配線の少なくともいずれか一方に接続される読み出し用回路と、を具備し、前記抵抗性記憶素子に対してデータの読み出しを開始する際に、前記読み出しスイッチ回路及び前記第１及び第２のカラム選択スイッチが導通状態にされた後、前記第１及び第２のビット線が活性化され、前記第１及び第２のビット線のうち一方のビット線が第１の電位から前記第１の電位より高い第２の電位に設定され、前記第１及び第２のビット線のうち他方のビット線が前記第１の電位に設定され、前記第１及び第２のビット線が活性化された後に、前記ワード線が活性化され、かつ、前記抵抗性記憶素子に対するデータの読み出しを終了する際に、前記ワード線が非活性化された後に、前記読み出しスイッチ回路及び前記第１及び第２のカラム選択スイッチが非導通状態にされ、前記第１及び第２のビット線が非活性化される。

本発明によれば、半導体記憶装置の動作を高速化できる。

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。

１． 概要
本発明の実施形態は、抵抗性記憶素子を有する半導体メモリ、例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）に関する。

本実施形態に係る半導体メモリは、１組のビット線対と、ワード線と、メモリセルとを具備している。メモリセルは、抵抗性記憶素子と選択スイッチ素子とを備えている。抵抗性記憶素子と選択スイッチ素子とは、直列接続されている。

このメモリセルにおいて、抵抗性記憶素子の一端が一方のビット線に接続され、選択スイッチ素子の電流経路の一端が、他方のビット線に接続される。ワード線は、選択スイッチ素子の制御端子に接続される。

本実施形態に係る半導体メモリは、メモリセルに対するデータの書き込み動作又は読み出し動作を開始する際に、ビット線が活性化された後に、ワード線が活性化されることを特徴とする。

このようにビット線及びワード線を駆動することで、書き込み動作及び読み動作時において、書き込み電流又は読み出し電流の注入以前に、ビット線とメモリセルとの接続点（ノード）をあらかじめ充電できる。即ち、本実施形態のＭＲＡＭでは、書き込み又は読み出し選択されたメモリセルに電流が流れない状態で、ノードを充電できる。

したがって、本発明の実施形態に係るＭＲＡＭによれば、半導体メモリの書き込み動作及び読み出し動作を高速化できる。

２． 実施形態
以下、図１乃至図１２を参照して、本発明の実施形態について、スピン注入型ＭＲＡＭを例に説明する。

［１］ 基本例
以下、図１乃至図６を用いて、本発明の実施形態に係る磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）の基本例について説明する。

（１）書き込み動作
図１及び図２を用いて、本発明の実施形態に係るＭＲＡＭの書き込み動作時の回路及び動作の基本構成について、説明する。

図１は、本発明の実施形態に係るＭＲＡＭにおいて、その書き込み動作を実行する際のＭＲＡＭの回路構成の主要部を示している。

本実施形態に係るＭＲＡＭのメモリセルアレイ１００内には、複数（例えば、１０２４個）のメモリセルＭＣ，ＭＣ＿Ｓが設けられる。

各メモリセルＭＣ，ＭＣ＿Ｓには、２つのビット線ＢＬ_０，ＢＬ_１と１つのワード線ＷＬ_０〜ＷＬ_ｎとが接続される。第１及び第２のビット線ＢＬ_０，ＢＬ_１は、例えば、ｙ方向に延び、ワード線ＷＬ_０〜ＷＬ_ｎは、例えば、ｘ方向に延びる。第１及び第２のビット線ＢＬ_０，ＢＬ_１は、１組のビット線対ＢＬ_０，ＢＬ_１をなし、複数のメモリセルＭＣ，ＭＣ＿Ｓが共通接続される。

メモリセルＭＣ，ＭＣ＿Ｓは、例えば、１つの抵抗性記憶素子ＭＴＪ，ＭＴＪ＿Ｓと１つの選択スイッチ素子Ｔｒ，Ｔｒ＿Ｓとから構成される。抵抗性記憶素子ＭＣ，ＭＣ＿Ｓと選択スイッチ素子ＭＴＪ，ＭＴＪ＿Ｓは、直列接続されている。
抵抗性記憶素子ＭＴＪ、ＭＴＪ＿Ｓは、例えば、ＭＴＪ素子である。選択スイッチ素子Ｔｒ，Ｔｒ＿Ｓは、例えば、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタである。以下では、選択スイッチ素子として機能するＭＩＳトランジスタのことを、選択トランジスタと呼ぶ。
このように、本実施形態のメモリセルは、いわゆる、１Ｔｒ＋１ＭＴＪの構成を有している。

ＭＴＪ素子ＭＴＪ，ＭＴＪ＿Ｓは、例えば、固定層（強磁性層）と、記録層（強磁性層）と、固定層と記録層とに挟まれた非磁性層（例えば、絶縁膜）とからなる積層構造を有する。また、例えば、反強磁性層が、固定層の非磁性層と接触する面と反対の面に、設けられる。反強磁性層は固定層の磁化方向を固定する。ＭＴＪ素子ＭＴＪ，ＭＴＪ＿Ｓは、例えば、固定層側と記録層側とにそれぞれ接続端子を有する。

尚、ＭＴＪ素子は、非磁性層を１層有するシングルジャンクション構造でもよいし、非磁性層を２層有するダブルジャンクション構造でもよい。このダブルジャンクション構造のＭＴＪ素子は、第１の固定層と、第２の固定層と、第１及び第２の固定層間に設けられた記録層と、第１の固定層及び記録層間に設けられた第１の非磁性層と、第２の固定層及び記録層間に設けられた第２の非磁性層とを有する。また、ＭＴＪ素子における固定層及び記録層の磁化方向は、膜面に対して垂直方向に向く垂直磁化型でもよいし、膜面に対して平行方向に向く平行磁化型でもよい。

選択トランジスタＴｒ，Ｔｒ＿Ｓは、１つの電流経路と、ゲート電極（制御端子）とを有している。

メモリセルＭＣ，ＭＣ＿Ｓの構成素子の接続関係及びそれらの構成素子とビット線・ワード線との接続関係は、以下のようになっている。
ＭＴＪ素子ＭＴＪ，ＭＴＪ＿Ｓの一端は、ビット線対をなす第１のビット線ＢＬ０に接続され、ＭＴＪ素子ＭＴＪ，ＭＴＪ＿Ｓの他端は、選択トランジスタＴｒ１，Ｔｒ＿Ｓの電流経路の一端に接続される。そして、選択トランジスタＴｒ，Ｔｒ＿Ｓの電流経路の他端は、第２のビット線ＢＬ１に接続される。各選択トランジスタＴｒ，Ｔｒ＿Ｓのゲート電極には、１つのワード線ＷＬ_０〜ＷＬ_ｎが接続される。

第１のビット線ＢＬ_０の一端には、カラム選択スイッチ（第１のカラム選択スイッチ）３_１が接続される。また、第２のビット線ＢＬ_１の一端には、カラム選択スイッチ（第２のカラム選択スイッチ）５_１が接続される。カラム選択スイッチ３_１，５_１は、例えば、ＭＩＳトランジスタである。第１のカラム選択スイッチ３_１のオン／オフは、第１のカラム選択信号ＣＳＷＣ＿１によって、制御される。第２のカラム選択スイッチ５_１のオン／オフは、第２のカラム選択信号ＣＳＷＣ＿２によって、制御される。

カラム選択スイッチ３_１，５_１を介して、書き込み用回路が第１及び第２のビット線ＢＬ_０，ＢＬ_１にそれぞれ接続される。カラム選択スイッチ３_１，５_１は、ビット線ＢＬ_０，ＢＬ_１と書き込み用回路とを導通させて、選択セルに書き込み電流Ｉｗを流すためのスイッチ素子としての機能を有する。

書き込み用回路は、例えば、電位Ｖｄｄ，Ｖｓｓをビット線ＢＬ_０，ＢＬ_１に供給するための共通配線２０，３０と、スイッチ回路１Ｒ，２Ｒ，１Ｌ，２Ｌとからなる。１つのスイッチ回路は、例えば、１つのＰチャネルＭＩＳトランジスタと１つのＮチャネルＭＩＳトランジスタとからなる。

第１のビット線ＢＬ_０は、第１のカラム選択スイッチ３_１を介して、第１の共通配線２０に接続される。共通配線２０の一端には、例えば、第１のＰチャネルＭＩＳトランジスタ１Ｒが接続され、共通配線２０の他端には、例えば、第１のＮチャネルＭＩＳトランジスタ２Ｒが接続される。ＰチャネルＭＩＳトランジスタ１ＲとＮチャネルＭＩＳトランジスタ２Ｒは、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されている。

第１のＰチャネルＭＩＳトランジスタ１Ｒのオン／オフは、制御信号ＳＷＰＤ＿ＲがＰチャネルＭＩＳトランジスタ１Ｒのゲートに入力されることによって、制御される。第１のＮチャネルＭＩＳトランジスタ２Ｒのオン／オフは、制御信号ＳＷＮＳ＿ＲがＮチャネルＭＩＳトランジスタのゲートに入力されることによって、制御される。

第２のビット線ＢＬ_１は、第２のカラム選択スイッチ５_１を介して、第２の共通配線３０に接続される。第２の共通配線３０の一端には、例えば、第２のＰチャネルＭＩＳトランジスタ１Ｌが接続され、共通配線３０の他端には、例えば、第２のＮチャネルＭＩＳトランジスタ２Ｌが接続される。ＰチャネルＭＩＳトランジスタ１ＬとＮチャネルＭＩＳトランジスタ２Ｌは、電源端子Ｖｄｄと接地端子Ｖｓｓとの間に直列接続されている。

第２のＰチャネルＭＩＳトランジスタ１Ｌのオン／オフは、制御信号ＳＷＰＤ＿ＬがＰチャネルＭＩＳトランジスタ１Ｌのゲートに入力されることによって、制御される。第２のＮチャネルＭＩＳトランジスタ２Ｌのオン／オフは、制御信号ＳＷＮＳ＿ＬがＮチャネルＭＩＳトランジスタ２Ｌのゲートに入力されることによって、制御される。

本実施形態に係るＭＲＡＭの書き込み動作は、スピン注入方式によって、実行される。スピン注入方式による磁化反転は、固定層の磁気モーメントによってスピン偏極された電子（スピン偏極電子と呼ぶ）を記録層に注入し、そのスピン偏極電子と記録層内の電子との交換相互作用によるスピン角運動量の移動によって、記録層を磁化反転させることで行われる。即ち、書き込み電流を固定層から記録層へ、又は、記録層から固定層へ流し、記録層の磁化方向と固定層の磁化方向を反平行状態（例えば、“０”データ）、又は、平行状態（例えば、“１”データ）にして、データが書き込まれる。

このように、ＭＴＪ素子の両端に電位差を印加して、磁化反転閾値電流以上の書き込み電流を流すことで記録層の磁化方向を反転させ、書き込み電流の流れる向きに応じて固定層及び記録層の磁化方向を平行又は反平行にし、ＭＴＪ素子の抵抗値を変化させることで“１”、“０”データの書き込みが行われる。

図１に示すＭＲＡＭの書き込み動作において、選択されたメモリセル（以下、選択セルと呼ぶ）が接続されているビット線対に対し、書き込み電流Ｉｗが、一方の共通配線（書き込み用回路）から他方の共通配線に向けて流される。それによって、“１”又は“０”データが、上記スピン注入方式により、選択セル内のＭＴＪ素子に書き込まれる。

以下では、図１に加え、図２を用いて、第１の共通配線２０から第２の共通配線３０へ向かう書き込み電流Ｉｗが流され、ワード線ＷＬ_ｉに接続された選択セルＭＣ＿Ｓに対して、データを書き込む場合について説明する。図２は、本発明の実施形態に係るＭＲＡＭの書き込み動作時における、波形図（タイミングチャート）を示している。

まず、スタンバイ状態のＭＲＡＭに対して、制御信号ＳＷＰＤ＿Ｒが、“Ｈ（high）”レベルから“Ｌ（low）”レベルにされ、制御信号ＳＷＮＳ＿Ｌが“Ｌ”レベルから“Ｈ”レベルへされる。これによって、第１の共通配線２０に接続されたスイッチ回路としての第１のＰチャネルＭＩＳトランジスタ１Ｒがオン状態となり、第２の共通配線３０に接続された第２のＮチャネルＭＩＳトランジスタ２Ｌがオンとなる。

この際、制御信号ＳＷＰＤ＿Ｌは“Ｈ”レベルのまま保持され、制御信号ＳＷＮＳ＿Ｒは“Ｌ”レベルのまま保持される。そのため、第１のＮチャネルＭＩＳトランジスタ２Ｒと第２のＰチャネルＭＩＳトランジスタ１Ｌはオフ状態が持続する。

次に、第１のカラム選択信号ＣＳＷＣ＿１が、“Ｌ”レベルから“Ｈ”レベルにされる。第１のカラム選択スイッチ（ＭＩＳトランジスタ）３_１がオン状態となり、第１のビット線ＢＬ_０が第１の共通配線２０と導通する。これと同時に、第２のカラム選択信号ＣＳＷＣ＿２が、“Ｌ”レベルから“Ｈ”レベルにされる。第２のカラム選択スイッチ５_１がオン状態となり、第２のビット線ＢＬ_１が第２の共通配線３０と導通する。
即ち、選択されたビット線（例えば、ビット線ＢＬ_０）が活性化され、選択ビット線の信号レベルｓｅｌｅｃｔｅｄ＿ＢＬが“Ｌ”レベルから“Ｈ”レベルになる。これによって、選択セルＭＣ＿Ｓが接続されている第１のビット線ＢＬ_０に、第１の共通配線２０から電源電位Ｖｄｄが供給され、選択ビット線ＢＬ_０とメモリセルＭＣ，ＭＣ＿Ｓとのノード（ＭＴＪ素子とビット線との接続点）が充電される。

また、第２のビット線ＢＬ_１も活性化され、第２の共通配線３０から供給される接地電位Ｖｓｓと同電位になる。この際、ワード線ＷＬ_０〜ＷＬ_ｎは非活性状態であるため、ビット線対ＢＬ_０，ＢＬ_１間に電位差が生じても、選択セルＭＣ＿Ｓ及び非選択セルＭＣに電流は流れない。ノードの充電期間は、例えば、ノードの充電開始（ビット線の活性化開始）から、ノードが十分に充電されて、定常状態の電流が選択セルに流すことができるようになるまでの期間である。

尚、ここでは、スイッチ回路としてのＰチャネル／ＮチャネルＭＩＳトランジスタ１Ｒ，２Ｌがオン状態にされた後に、カラム選択スイッチ３_１がオン状態にされている。但し、これに限定されず、カラム選択スイッチ３_１をオン状態にした後に、書き込みスイッチ回路としてのＰチャネル／ＮチャネルＭＩＳトランジスタ１Ｒ，２Ｌをオン状態としても良い。

第１のビット線ＢＬ_０に電源電位Ｖｄｄが供給された後、選択されたワード線（ここでは、ワード線ＷＬ_ｉ）の信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが“Ｌ”レベルから“Ｈ”レベルにされ、選択ワード線ＷＬ_ｉが活性化される。他の非選択ワード線ＷＬ_０〜ＷＬ_ｉ−１，ＷＬ_ｎ−１，ＷＬ_ｎの電位は、“Ｌ”レベルのまま保持され、非活性化状態になっている。

活性化されたワード線ＷＬ_ｉにゲートが接続された選択トランジスタＴｒ＿Ｓは、オン状態となる。これによって、書き込み電流Ｉｗが、第１の共通配線２０から第２の共通配線３０へ向かって流れる。

書き込み電流Ｉｗは、十分に充電されたノードから、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓ及びオン状態の選択トランジスタＴｒ＿Ｓを流れ、第２のビット線ＢＬ１へと流れる。これによって、選択セルＭＣ＿Ｓを構成しているＭＴＪ素子ＭＴＪ＿Ｓに、スピン注入方式によって、データが書き込まれる。

そして、書き込み電流Ｉｗは、第２のカラム選択スイッチ５_１及び第２のＮチャネルＭＩＳトランジスタ２Ｌを経由して、第２の共通配線３０の接地端子Ｖｓｓに流れる。

以上の動作によって、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓにデータが書き込まれる。

尚、共通配線３０から共通配線２０へ向かう書き込み電流Ｉｗを用いて、ワード線ＷＬ_ｉに接続された選択セルＭＣ＿Ｓに、データを書き込む場合についても、ほぼ同様の動作が実行される。
即ち、第２のＰチャネルＭＩＳトランジスタ１Ｌは、制御信号ＳＷＰＤ＿Ｌが“Ｈ”レベルから“Ｌ”レベルにされて、オン状態にされる。第１のＮチャネルＭＩＳトランジスタ１Ｒは、制御信号ＳＷＮＳ＿Ｒが“Ｌ”レベルから“Ｈ”レベルにされて、オン状態にされる。
そして、第２のカラム選択スイッチ５_２は、第２のカラム選択信号ＣＳＷＣ＿２が“Ｌ”レベルから“Ｈ”レベルにされることによって、オン状態にされる。また、第１のカラム選択スイッチ３_１もオン状態にされる。選択ビット線である第２のビット線ＢＬ_１は活性化され、第２の共通配線３０から第２のビット線ＢＬ_１に電源電位Ｖｄｄが供給される。これによって、選択セルＭＣ＿Ｓとビット線ＢＬ_１とのノードが充電される。

第２のビット線ＢＬ_１が活性化された後、選択ワード線（ここでは、ワード線ＷＬ_ｉ）が活性化される。これによって、選択トランジスタＴｒ＿Ｓはオン状態となり、書き込み電流Ｉｗが、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓを流れる。書き込み電流Ｉｗは、第１のカラム選択スイッチ３_１及び第１のＮチャネルＭＩＳトランジスタ２Ｒを経由して、第１の共有配線２０の接地端子Ｖｓｓに流れる。

以上によって、第２の共通配線３０から第１の共通配線２０へ向かって、書き込み電流Ｉｗが流れる場合においても、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓに、データがスピン注入方式によって書き込まれる。

本発明の実施形態に係るＭＲＡＭは、その書き込み動作において、図２に示すように、選択セルが接続されているビット線ＢＬ_０が活性化された後に、選択セルが接続されているワード線ＷＬ_ｉが活性化される。

本実施形態とは異なり、ワード線が活性化された後にビット線が活性化されるＭＲＡＭにおいては、選択されたビット線の活性化のタイミングが、選択セルへの書き込み電流の注入開始のトリガーとなる。ここで、書き込み電流に注目すると、選択されたビット線が活性化された後に、電位が供給されたビット線とそのビット線に接続された複数のメモリセルとの各ノードの充電が開始される。そして、各ノードの充電が完了した時点で、定常状態の書き込み電流が、選択セルのＭＴＪ素子に流れる。
この場合、非定常状態の書き込み電流が選択セルへ流れ続けている状態で、書き込み選択されたビット線対の各ノードの充電が同時に行われ、それに加えて、ビット線及び複数のメモリセルが含むＲＣ時定数に起因する遅延（ＲＣ遅延）が生じる。そのため、各ノードが十分に充電されて、反転閾値電流に達する定常状態の書き込み電流が流れるようになるまでに、比較的長い時間が必要となる。このように、ワード線が活性化された後にビット線が活性化されるＭＲＡＭでは、メモリセル（ＭＴＪ素子）のスイッチング速度は、書き込み選択されたビット線対全体の電位が定常状態になるまでの時間に比べ高速ではあるが、このようなＭＲＡＭの書き込み動作の速度は、書き込み系全体の充電時間で規定されてしまう。

本発明の実施形態では、図１及び図２を用いて説明したように、ビット線が活性化された後にワード線が活性化され、ワード線の活性化のタイミングが選択セルへの書き込み電流の注入開始のトリガーとなる。

つまり、本実施形態のＭＲＡＭにおいては、メモリセルとビット線とのノードは、選択セルに電流が流れ込まない状態にして、ＲＣ時定数に起因する遅延の影響を抑制し、充電される。そのため、本実施形態のＭＲＡＭは、ワード線を活性化状態としてノードの充電を行うＭＲＡＭと比較して、ノードの充電を高速化できる。
そして、選択セルＭＣ＿Ｓと活性化された選択ビット線とのノードは、ワード線が活性化されるまでの間に十分に充電されるため、書き込み電流注入の開始時に、反転閾値電流に達した定常状態の書き込み電流Ｉｗを、ＭＴＪ素子に注入することができる。

このように、本実施形態のＭＲＡＭにおいて、その書き込み動作の速度は、メモリセル（ＭＴＪ素子）のスイッチング速度で規定できる。

したがって、本発明の実施形態に係るＭＲＡＭは、書き込み動作を高速化できる。

また、選択ワード線が活性化された後に、選択ビット線が活性化された場合には、選択ビット線と選択セルとのノードの充電が不十分な状態で、選択セルに書き込み電流が流れる。つまり、ノードが十分に充電されるまでの間、非定常状態の書き込み電流が選択セル（ＭＴＪ素子）を流れるため、書き込み動作が不安定となる。

本実施形態のＭＲＡＭでは、書き込み電流Ｉｗを選択セル内に流す前に、ビット線と選択セルとのノードが十分に充電されている。それゆえ、非定常状態の電流が選択セル内を流れることは無く、反転閾値電流に十分達した定常状態の書き込み電流Ｉｗを、ＭＴＪ素子に注入することができる。
したがって、本実施形態のＭＲＡＭによれば、電流値が安定した書き込み電流Ｉｗを用いることができ、書き込み動作を安定化できる。

（２）読み出し動作
図３及び図４を用いて、本発明の実施形態に係るＭＲＡＭの読み出し動作時の回路及び動作の基本構成について、説明する。尚、図１及び図２の構成部材と同一の機能を果たす構成部材については、同一符号を付し、必要に応じて説明を行う。

図３は、本発明の実施形態に係るＭＲＡＭにおいて、その読み出し動作を実行する際のＭＲＡＭの回路構成の主要部を示している。

図３に示すように、１組のビット線対ＢＬ_０，ＢＬ_１に、複数のメモリセルＭＣ，ＭＣ＿Ｓが接続される。

読み出し動作時の回路構成は、第１のビット線ＢＬ_０の一端に、第１のカラム選択スイッチ（例えば、ＭＩＳトランジスタ）３_１が接続され、第２のビット線ＢＬ_１の一端には、第２のカラム選択スイッチ（例えば、ＭＩＳトランジスタ）５_１が接続される。第１及び第２のカラム選択スイッチ５_１は、第１及び第２の共通配線２０，３０にそれぞれ接続される。

第１の共通配線２０には、読み出しスイッチ回路（例えば、ＭＩＳトランジスタ）４_１を介して、センスアンプ７に接続される。センスアンプ７は、一方の入力端子が第１の共通配線２０に接続され、他方の入力端子が接地端に接続され、読み出されたデータは出力端子から外部（図示せず）へ出力される。

第２の共通配線３０には、制御信号ＳＷＮＳ＿Ｌによって制御されるＭＩＳトランジスタ２Ｌが接続される。

センスアンプ７は、制御信号Ｓ／Ａによって制御され、読み出し動作時に読み出し電流Ｉｒを生成するための所定の電位を第１のビット線ＢＬ_０に供給する。
カラム選択スイッチ３_１，５_１及び読み出しスイッチ回路４_１は、ビット線ＢＬ_０，ＢＬ_１と読み出し用回路（センスアンプ７）とを導通させ、読み出し電流Ｉｒを選択セルに流すためのスイッチ素子として、機能する。読み出しスイッチ回路４_１のオン／オフは、読み出しスイッチ制御信号ＲＳＷＣによって制御される。
本実施形態に係るＭＲＡＭの読み出し動作は、トンネル磁気抵抗効果を利用して、実行される。即ち、読み出し動作の際には、読み出し選択セルが接続されているビット線対において、選択セルに、読み出し電流が流される。選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓは、“０”又は“１”データに応じて抵抗値が異なる。そのため、その抵抗値に応じて、センスアンプ７が接続されたビット線ＢＬ_０の電位変動量が異なる。センスアンプ７は、データに応じた電位変動量を検知し、選択セルＭＣ＿Ｓ内のデータを判別する。これによって、選択セル内のデータが読み出される。

以下、図３に加え、図４を用いて、本実施形態のＭＲＡＭの読み出し動作について、説明する。図４は、本発明の実施形態に係るＭＲＡＭの読み出し動作時における、波形図（タイミングチャート）を示している。

まず、スタンバイ状態のＭＲＡＭに対して、制御信号Ｓ／Ａの電位が、“Ｌ”レベルから“Ｈ”レベルへされる。これによって、センスアンプ７がオン状態となる。また、ＮチャネルＭＩＳトランジスタ２Ｌも、制御信号ＳＷＮＳ＿Ｌによってオンされる。
次に、読み出しスイッチ制御信号ＲＳＷＣが“Ｌ”レベルから“Ｈ”レベルにされ、読み出しスイッチ回路４_１がオン状態となる。これと共に、第１及び第２のカラム選択信号ＣＳＷＣ＿１，ＣＳＷＣ＿２が、“Ｌ”レベルから“Ｈ”レベルにされ、第１及び第２のカラム選択スイッチ（ＭＩＳトランジスタ）３_１，５_１がオン状態となる。

これにより、第１のビット線ＢＬ_０が、センスアンプ（読み出し用回路）７と導通する。即ち、選択されたビット線（ここでは、第１のビット線ＢＬ_０）が活性化され、選択ビット線ＢＬ_０の信号レベルｓｅｌｅｃｔｅｄ＿ＢＬが“Ｌ”レベルから“Ｈ”レベルになる。これによって、選択セルＭＣ＿Ｓが接続された第１のビット線ＢＬ_０に、センスアンプ７から電位が供給される。そして、第１のビット線ＢＬ_０とメモリセルＭＣ，ＭＣ＿Ｓとのノードが充電される。また、第２のビット線ＢＬ_１も活性化され、ビット線ＢＬ_１の電位は、接地電位Ｖｓｓとなる。この際、ワード線ＷＬ_０〜ＷＬ_ｎは、非活性状態なので、ビット線ＢＬ_０，ＢＬ_１間に電位差が生じても、選択セルＭＣ＿Ｓ及び非選択セルＭＣに電流は流れない。
但し、センスアンプ７から第１のビット線ＢＬ_０に供給される電位は、読み出し選択されたメモリセルに対する誤書き込みを防ぐため、反転閾値電流を生成する電位より小さい電位である。

尚、ここでは、センスアンプ７がオンされた後に、読み出しスイッチ回路４_１及びカラム選択スイッチ３_１，５_１がオンされているが、これに限定されず、読み出しスイッチ回路４_１及びカラム選択スイッチ３_１，５_１がオンされた後に、センスアンプ７がオンされてもよい。

選択されたビット線ＢＬ_０が活性化された後、選択されたワード線（ここでは、ワード線ＷＬ_ｉ）が活性化され、選択ワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが、“Ｌ”レベルから“Ｈ”レベルに設定される。他のワード線ＷＬ_０〜ＷＬ_ｉ−１，ＷＬ_ｎ−１，ＷＬ_ｎの電位は、“Ｌ”レベルのまま保持される。

活性化されたワード線ＷＬ_ｉにゲートが接続された選択トランジスタＴｒ＿Ｓは、オン状態となり、読み出し電流Ｉｒが、選択セルＭＣ＿Ｓ内を流れる。読み出し電流Ｉｒは、十分に充電されたノードから、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓ及び選択トランジスタＴｒ＿Ｓを通過し、第２のビット線ＢＬ_１へと流れる。

読み出し電流ＩｒがＭＴＪ素子ＭＴＪ＿Ｓを流れることにより、ＭＴＪ素子ＭＴＪ＿Ｓの抵抗値（“０”又は“１”データ）に応じてビット線ＢＬ_０の電位が変動し、その変動量をセンスアンプ７が検知する。

これによって、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓに記憶されたデータが、“０”又は“１”データであるか判別される。
読み出し電流Ｉｒは、第２のカラム選択スイッチ５_１及びＭＩＳトランジスタ２Ｌを経由して、共通配線３０の接地端子Ｖｓｓへ流れる。

以上の動作によって、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓからデータが読み出される。

本発明の実施形態に係るＭＲＡＭは、その読み出し動作において、第３及び図４に示すように、ビット線ＢＬ_０が活性化され、選択セルが接続されているビット線ＢＬ_０に電位が供給された後に、選択されたワード線ＷＬ_ｉが活性化される。つまり、本実施形態のＭＲＡＭは、読み出し動作の際にも、書き込み動作と同様に、ワード線の活性化のタイミングが、選択セルへの読み出し電流の注入開始のトリガーとなる。

通常、ＭＴＪ素子への誤書き込みを防ぐため、読み出し電流は、書き込み電流の１／５〜１／２程度の電流が用いられている。そのため、ビット線と各メモリセルとのノードの充電は、書き込み動作時のノードの充電よりも長い時間が必要となる。

本実施形態のＭＲＡＭは、上記のように、ビット線ＢＬ_０が活性化された後に、ワード線ＷＬ_ｉが活性化される。即ち、本実施形態のＭＲＡＭは、選択セルＭＣ＿Ｓに読み出し電流が流れない状態で、ノードをあらかじめ充電してから、選択セルＭＣ＿Ｓへの読み出し電流の注入を開始できる。したがって、本発明の実施形態に係るＭＲＡＭは、従来のＭＲＡＭのように選択セルに非定常状態の読み出し電流を流した状態でノードの充電を行う場合よりも、ノードの充電を速く行うことができる。

したがって、本発明の実施形態に係るＭＲＡＭによれば、読み出し動作を高速化できる。

また、ノードの充電を速くするために、プリチャージ回路（図示せず）を用いて、読み出し電流よりも大きい電流・電位（例えば、Ｖｄｄ／２程度）をビット線に供給し、ノードの充電を行う場合もある。
しかし、読み出し動作時の誤ラッチ（誤書き込み）を考慮すると、ビット線ＢＬ_０，ＢＬ_１の電位は接地電位Ｖｓｓに近い電位であることが好ましい。さらに、プリチャージ回路を用いた充電の場合には、大きい電位・電流を用いるため、ＭＲＡＭの消費電力の増大にも繋がってしまい、プリチャージ回路を用いることは好ましくない。また、プリチャージ回路を設けるため、チップサイズも増大する。

一方、本実施形態のＭＲＡＭでは、読み出し電流Ｉｒよりも大きい電流を用いる必要はないので、誤書き込みを考慮する必要もないし、消費電力が増大することもない。

加えて、本実施形態のＭＲＡＭは、ノードが十分充電されてから、読み出し電流Ｉｒを選択セル内に注入することができる。それゆえ、本実施形態のＭＲＡＭは、定常状態の読み出し電流Ｉｒを用いて、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓのデータを判別することができる。これは、データの判別、つまり、読み出し動作の確実性を向上できる。

以上のように、本発明の実施形態に係るＭＲＡＭによれば、読み出し動作の高速化を図ることができる。また、それと共に、読み出し動作の安定化を図ることができる。

（３） 書き込み動作／読み出し動作の終了
図５及び図６を用いて、本実施形態の係るＭＲＡＭの書き込み及び読み出し動作の終了時の動作について、説明する。

図５は、本発明の実施形態に係るＭＲＡＭの書き込み動作終了時の各制御信号の波形図を示している。ＭＲＡＭの回路構成については、図１を用いて、説明する。

図５に示すように、書き込み動作開始時、本実施形態のＭＲＡＭは、カラム選択スイッチ３_１，５_１がカラム選択信号ＣＳＷＣ＿１，ＣＳＷＣ＿２によってオン状態となり、選択されたビット線、例えば、第１のビット線ＢＬ_０に、書き込み用回路から電位が供給される。選択されたビット線ＢＬ_０が活性化された後に、選択されたワード線、例えば、ワード線ＷＬ_ｉが活性化され、このワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが“Ｈ”レベルから“Ｌ”レベルになる。

書き込み動作終了時において、選択セルＭＣ＿Ｓへデータが書き込まれた後、本実施形態のＭＲＡＭは、例えば、選択されたワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが、“Ｈ”レベルから“Ｌ”レベルにされ、選択ワード線ＷＬ_ｉが非活性化される。

この後、第１のカラム選択信号ＣＳＷＣ＿１の電位が、“Ｈ”レベルから“Ｌ”レベルにされ、カラム選択スイッチ３_１がオフ状態にされる。これと同時に、第２のカラム選択信号ＣＳＷＣ＿２の電位が、“Ｈ”レベルから“Ｌ”レベルにされ、第２のカラム選択スイッチ５_１がオフ状態にされる。これによって、選択されたビット線ＢＬ_０が非活性化され、選択ビット線ＢＬ_０の信号レベルｓｅｌｅｃｔｅｄ＿ＢＬが“Ｈ”レベルから“Ｌ”レベルになる。

続いて、書き込み用回路のスイッチ素子としての第１のＰチャネルＭＩＳトランジスタ１Ｒと第２のＮチャネルトランジスタ２Ｌとがオフ状態とされる。これによって、書き込み用回路がオフ状態となる。
以上によって、本実施形態のＭＲＡＭの書き込み動作が終了する。
このように、本発明の実施形態に係るＭＲＡＭは、メモリセルへの書き込み動作の終了タイミングが明確に規定できる。

尚、第１のＰチャネルＭＩＳトランジスタ１Ｒと第２のＮチャネルトランジスタ２Ｌとがオフ状態とされた後に、カラム選択スイッチ３_１，５_１がオフ状態とされても良い。

図６は、本発明の実施形態に係るＭＲＡＭの読み出し動作終了時の各制御信号の波形図を示している。ＭＲＡＭの回路構成については、図３を用いて、説明する。

図６に示すように、読み出し動作開始時、本実施形態のＭＲＡＭは、読み出しスイッチ回路４_１が読み出しスイッチ制御信号ＲＳＷＣによってオン状態となる。これと共に、カラム選択スイッチ３_１，５_１がカラム選択信号ＣＳＷＣ＿１，ＣＳＷＣ＿２によってオン状態となる。選択されたビット線、例えば、第１のビット線ＢＬ_０が活性化され、このビット線ＢＬ_０の信号レベルｓｅｌｅｃｔｅｄ＿ＢＬは、“Ｈ”レベルから“Ｌ”レベルになる。そして、選択ビット線ＢＬ_０に、読み出しスイッチ回路４_１及びカラム選択スイッチ３_１，５_１を経由して、読み出し用回路（センスアンプ７）から電位が供給される。

ビット線ＢＬ_０の活性化（充電）の後に、選択されたワード線、例えば、ワード線ＷＬ_ｉが活性化され、選択された抵抗性記憶素子からデータが読み出される。

読み出し動作終了時において、選択セルＭＣ＿Ｓからデータが読み出された後、本実施形態のＭＲＡＭは、例えば、選択されたワード線ＷＬ_ｉが非活性化され、選択ワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが“Ｈ”レベルから“Ｌ”レベルにされる。

選択ワード線が非活性化された後、読み出しスイッチ制御信号ＲＳＷＣが“Ｈ”レベルから“Ｌ”レベルにされ、読み出しスイッチ回路４_１がオフ状態となる。これと共に、カラム選択信号ＣＳＷＣ＿１，ＣＳＷＣ＿２が、“Ｈ”レベルから“Ｌ”レベルにされ、カラム選択スイッチ３_１，５_１がオフ状態にされる。これによって、選択されたビット線ＢＬ_０が非活性化され、選択ビット線の信号レベルｓｅｌｅｃｔｅｄ＿ＢＬが“Ｈ”レベルから“Ｌ”レベルになる。

続いて、センスアンプ７がオフ状態にされる。これと共に、ＮチャネルＭＩＳトランジスタ２Ｌもオフ状態にされる。
以上によって、本実施形態のＭＲＡＭの読み出し動作が終了する。

このように、本発明の実施形態に係るＭＲＡＭは、メモリセルへの読み出し動作の終了タイミングが明確に規定できる。

尚、センスアンプ７がオフ状態とされた後に、読み出しスイッチ回路４_１及びカラム選択スイッチ３_１，５_１がオフ状態とされても良い。

以上のように、本発明の実施形態に係るＭＲＡＭにおいては、選択セル（ＭＴＪ素子）に対するデータの書き込み又は読み出しが行われた後、選択ワード線が非活性化され、これに続いて、選択ビット線が非活性化される。これによって、本発明の実施形態に係るＭＲＡＭは、書き込み／読み出し動作の終了が規定される。

特に、ＭＲＡＭの書き込み動作においては、選択セルに対してのデータの書き込み終了後に、ビット線対ＢＬ_０，ＢＬ_１間を電流が余計に流れることがなくなり、選択セル以外のメモリセルへの誤書き込みを防止できる。

したがって、本発明の実施形態に係るＭＲＡＭによれば、ＭＲＡＭの書き込み／読み出し動作を安定化できる。

［２］ 実施例
以下、図７乃至図１３を用いて、上記の基本例で述べたＭＲＡＭの実施例について、説明する。

（１） 書き込み用回路の回路例１
図７を用いて、本発明の実施形態に係るＭＲＡＭの回路例１について説明する。尚、図７において、図１又は図３の構成部材と同一の機能を果たす構成部材については、同一符号を付し、必要に応じて説明を行う。

図７は、本実施形態のＭＲＡＭの書き込み用回路の一例を示す等価回路図である。

図７に示すＭＲＡＭは、書き込み電流Ｉｗの供給源として、定電流源１０_１，１０_２を用いた例を示している。

第１の定電流源１０_１は、例えば、第１の共通配線２０の電源端子Ｖｄｄと第１のＰチャネルＭＩＳトランジスタ１Ｒとの間に、直列接続される。
第２の定電流源１０_２は、例えば、第２の共通配線３０の電源端子Ｖｄｄと第２のＰチャネルＭＩＳトランジスタ１Ｌとの間に、直列接続される。

定電流源１０_１，１０_２、Ｐチャネル／ＮチャネルＭＩＳトランジスタ１Ｒ，２Ｒ、１Ｌ，２Ｌをそれぞれ備えた書き込み用回路は、いわゆる、ＭＲＡＭのドライバ／シンカーの回路構成となっている。

このように、定電流源１０_１，１０_２が書き込み用電源回路に用いられた場合、所定の電流値の書き込み電流Ｉｗを、ビット線対ＢＬ_０，ＢＬ_１及びメモリセルに供給できる。通常、ＭＴＪ素子の反転閾値電流は、素子毎にばらつく。図７に示すように、定電流源１０_１，１０_２を用いて、反転閾値電流のばらつきの中で最大値以上の電流値を設定し、それを書き込み電流として、選択セルに供給することができる。これによって、ＭＴＪ素子に対するデータの書き込み不良を抑制できる。

それゆえ、本実施形態のＭＲＡＭの書き込み動作の制御性を向上でき、それとともに、選択セルに対するデータの書き込みの確実性を向上できる。
したがって、図７に示すように、定電流源を用いた書き込み用回路を構成することで、本発明の実施形態にＭＲＡＭは、書き込み動作の安定化を図ることができる。

（２） 書き込み用回路の回路例２
図８を用いて、本発明の実施形態に係るＭＲＡＭの回路例２について、説明する。尚、図８において、図１、図３及び図７の構成部材と同一の機能を果たす構成部材については、同一符号を付し、必要に応じて説明を行う。

図８は、本実施形態のＭＲＡＭの書き込み用回路の一例を示す等価回路図である。
図８に示すＭＲＡＭは、書き込み電流Ｉｗの供給源となる書き込み用電源回路として、定電圧源１１_１，１１_２を用いた例を示している。

第１の定電圧源１１_１は、例えば、第１の共通配線２０の電源端子Ｖｄｄと第１のＰチャネルＭＩＳトランジスタ１Ｒとの間に、直列接続される。
第２の定電圧源１１_２は、例えば、第２の共通配線３０の電源端子Ｖｄｄと第２のＰチャネルＭＩＳトランジスタ１Ｌとの間に、直列接続される。

定電圧源１１_１，１１_２、ＰチャネルＭＩＳトランジスタ１Ｒ，１Ｌ及びＮチャネルＭＩＳトランジスタ２Ｒ，２Ｌは、いわゆる、ＭＲＡＭのドライバ／シンカーの回路構成となっている。

このように、定電圧源１１_１，１１_２が書き込み用電源回路に用いられた場合、ビット線ＢＬ_０に所定の電圧値を安定して供給できる。

また、図８の例に示す定電圧源１１_１，１１_２を用いた場合、メモリセルの反転閾値電流のばらつきの中の最大値以上の電流を、書き込み電流Ｉｗとして生成できる。それゆえ、定電圧源を用いた書き込み用回路を構成することで、ＭＲＡＭの選択セルに対する書き込み不良の発生を防止できる。

さらには、ＭＲＡＭの書き込み動作時において、ビット線に対して、大きな電位を安定して供給できるため、ビット線の充電及びビット線とメモリセルとのノードの充電を、高速化できる。
加えて、定電圧源１１_１，１１_２は、例えば、カレントミラー回路を用いた定電流源と比較して、回路規模が小さいため、メモリセルアレイのサイズの大規模化、又は、ＭＲＡＭチップのサイズの縮小化を図ることができる。

以上のように、図８に示すように、定電圧源を用いた書き込み用回路を構成することで、本発明の実施形態にＭＲＡＭは、書き込み動作の高速化を図ることができる共に、書き込み動作の安定化を図ることができる。

（３） 全体構成例
図９乃至図１３を用いて、本発明の実施形態に係るＭＲＡＭの全体構成について、説明する。尚、図９乃至図１３において、図１乃至図８の構成部材と同一の機能を果たす構成部材については、同一符号を付し、必要に応じて説明を行う。

（３−１） 構成例１
（ａ） 回路構成
図９は、メモリセルアレイ、書き込み用回路及び読み出し用回路を備えたＭＲＡＭの全体構成例を示している。

図９に示すように、メモリセルアレイ１００は、複数個のメモリセルＭＣ，ＭＣ＿Ｓを有している。
複数のビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎには、ビット線の延在方向（例えば、ｙ方向）に配列された複数のメモリセルＭＣ，ＭＣ＿Ｓが、それぞれ接続されている。ビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎの各々には、それぞれ同数のメモリセルが接続されている。尚、図９においては、説明の簡単化のため、３組のビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎのみを図示しているが、４組以上のビット線対が設けられても良いのはもちろんである。

ワード線ＷＬ_０〜ＷＬ_ｎは、ビット線の延在方向と交差する方向（例えば、ｘ方向）に延在している。各ワード線ＷＬ_０〜ＷＬ_ｎは、ｘ方向に隣り合う複数のメモリセルＭＣ，ＭＣ＿Ｓに共有接続されている。

ビット線対の一方のビット線ＢＬ_０，ＢＬ_２，ＢＬ_ｎ−１の一端には、第１のカラム選択スイッチ３_１，３_２，３_ｍが、それぞれ接続されている。また、ビット線ＢＬ_０，ＢＬ_２，ＢＬ_ｎ−１とそれぞれビット線対をなす他方のビット線ＢＬ_１，ＢＬ_３，ＢＬ_ｎの一端には、第２のカラム選択スイッチ５_１，５_２，５_ｍがそれぞれ接続されている。

第１のカラム選択スイッチ３_１，３_２，３_ｍは、第１のカラム選択信号ＣＳＷＣ＿１によってそれぞれ独立に制御され、第２のカラム選択スイッチ５_１，５_２，５_ｍは、第２のカラム選択信号ＣＳＷＣ＿２によってそれぞれ独立に制御される。

一方のビット線ＢＬ_０，ＢＬ_２，ＢＬ_ｎ−１は、第１のカラム選択スイッチ３_１，３_２，３_ｍを経由して、第１の共通配線２０に接続される。第１の共通配線２０の電源端子Ｖｄｄと接地端子Ｖｓｓとの間には、第１の定電流源１０_１、第１のＰチャネルＭＩＳトランジスタ１Ｒ及び第１のＮチャネルトランジスタ２Ｒが直列接続され、書き込み用回路（ドライバ／シンカー）が構成されている。

また、他方のビット線ＢＬ_１，ＢＬ_３，ＢＬ_ｎは、第２のカラム選択スイッチ５_１，５_２，５_ｍを経由して、第２の共通配線３０が接続される。第２の共通配線３０の電源端子Ｖｄｄと接地端子Ｖｓｓとの間には、第２の定電流源１０_２、第２のＰチャネルＭＩＳトランジスタ１Ｌ及び第２のＮチャネルトランジスタ２Ｌが直列接続されている。
このように、１つの書き込み用回路は、複数のビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ，ＢＬ_ｎ−１で共有される。この書き込み用回路の共有化によって、ＭＲＡＭの回路規模及びチップサイズを縮小できる。尚、ここでは、書き込み電流の供給源として、定電流源１０_１，１０_２を用いた例を示しているが、これに限定されず、定電圧源を用いても良いのは、もちろんである。

第２の共通配線２０には、１つの読み出しスイッチ回路４_１が接続され、読み出しスイッチ回路４_１は読み出しスイッチ制御信号ＲＳＷＣによって制御される。読み出しスイッチ回路４_１を経由して、読み出し用回路を構成するセンスアンプ７が、共通配線２０に接続される。
図９に示すＭＲＡＭでは、複数のビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎに対して、１つの読み出し用回路（センスアンプ）７及び読み出しスイッチ回路４_１が、共通に用いられる。また、図９に示す例では、１つの共通配線２０に、書き込み用回路と読み出し用回路（センスアンプ）とが共通に接続され、書き込み電流と読み出し電流は同じ共通配線２０，３０を流れる。このような配線及び回路の共通化により、チップサイズの縮小を図ることができる。

（ｂ） 動作
図９に示すＭＲＡＭにおいても、図２及び図４を用いて説明した書き込み動作及び読み出し動作を実行することができる。
以下、図１０及び図１１を用いて、図９に示すＭＲＡＭの動作について説明する。
図１０は、図９に示すＭＲＡＭの書き込み動作を示す波形図である。ここでは、書き込み電流を第１の共通配線２０から第２の共通配線３０へ流し、ビット線対ＢＬ_０，ＢＬ_１に接続された選択セルＭＣ＿Ｓに対して、データの書き込みを実行する場合について、説明する。

図１０に示すように、はじめに、制御信号ＳＷＰＤ＿Ｒが、“Ｈ”レベルから“Ｌ”レベルに設定され、制御信号ＳＷＮＳ＿Ｌが“Ｌ”レベルから“Ｈ”レベルに設定される。これによって、第１のＰチャネルＭＩＳトランジスタ１Ｒと第２のＮチャネルＭＩＳトランジスタ２Ｌがオン状態となり、書き込み用回路が駆動される。

つぎに、選択された第１のカラム選択スイッチ３_１に対応するカラム選択信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿１が、“Ｌ”レベルから“Ｈ”レベルにされ、選択されたビット線ＢＬ_０に接続されたカラム選択スイッチ３_１がオン状態となる。一方、選択されない第１のカラム選択スイッチ３_２，３_ｍに対応するカラム制御信号ｏｔｈｅｒ＿ＣＳＷＣ＿１は、“Ｌ”レベルのまま保持され、非選択のビット線ＢＬ_２，ＢＬ_ｎ−１に接続されたカラム選択スイッチ３_２，３_ｍは、オフ状態となっている。
また、選択されたビット線ＢＬ_０と対をなすビット線ＢＬ_１に接続された第２のカラム選択スイッチ５_１は、これに対応する第２のカラム制御信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿２が“Ｌ”レベルから“Ｈ”レベルに設定されることで、オン状態となる。一方、非選択のビット線ＢＬ_２，ＢＬ_ｎ−１に接続された第２のカラム選択スイッチ５_２，５_ｍは、これらに対応するカラム制御信号ｏｔｈｅｒ＿ＣＳＷＣ＿２が“Ｌ”レベルが保持されるので、オフ状態となっている。

これによって、選択ビット線ＢＬ_０は、第１の共通配線２０（書き込み用回路）と導通状態となる。つまり、選択されたビット線ＢＬ_０が活性化され、定電流源１０_１によって生成された書き込み電流が、選択ビット線ＢＬ_０に供給される。選択ビット線ＢＬ_０の活性化により、メモリセルＭＣ，ＭＣ＿Ｓとビット線ＢＬ_０とのノードが充電され、選択ビット線（ここでは、ビット線ＢＬ_０）の電位ｓｅｌｅｃｔｅｄ＿ＢＬが“Ｌ”レベルから“Ｈ”レベルになる。この際、ワード線は非活性状態となっているため、選択セルに書き込み電流が流れない状態で、選択ビット線のノードが充電される。

また、非選択ビット線ＢＬ_２，ＢＬ_ｎ−１に接続されたカラム選択スイッチ３_２，３_ｍがオフ状態となっているため、非選択ビット線ＢＬ_２，ＢＬ_ｎ−１は、第１の共通配線２０と非導通状態である。よって、書き込み電流が、非選択ビット線ＢＬ_２，ＢＬ_ｎ−１に流れ込むことはなく、非選択ビット線対ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎによるＲＣ遅延が、選択ビット線対ＢＬ_０，ＢＬ_１の充電を遅くさせることはない。

尚、読み出しスイッチ制御信号ＲＳＷＣは、“Ｌ”レベルのまま保持され、読み出しスイッチ回路４_１は、オフ状態となっている。このため、読み出し回路としてのセンスアンプ７は、書き込み動作中にビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎと導通しない。

選択ビット線ＢＬ_０が活性化された後、選択セルＭＣ＿Ｓに用いられるワード線（ここでは、ワード線ＷＬ_ｉ）が活性化される。この選択ワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬは“Ｌ”レベルから“Ｈ”レベルになる。これによって、選択セルＭＣ＿Ｓに書き込み電流が流れ、ＭＴＪ素子ＭＴＪ＿Ｓにデータが書き込まれる。

選択セル内のＭＴＪ素子ＭＴＪ＿Ｓにデータが書き込まれた後、ワード線ＷＬ_ｉが非活性化される。次に、選択された第１及び第２のカラム選択スイッチ３_１，５_１は、これらに対応する制御信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿１，ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿２によって、それぞれオフ状態にされ、選択ビット線ＢＬ_０は非活性化される。この後、第１のＰチャネルＭＩＳトランジスタ１Ｒ及び第２のＮチャネルＭＩＳトランジスタ２Ｌもオフ状態とされる。

以上の動作によって、ＭＲＡＭの書き込み動作が終了する。

尚、書き込み電流を第２の共通配線３０から第１の共通配線２０へ流す場合、或いは、ビット線対ＢＬ_２，ＢＬ３，ＢＬ_ｎ−１，ＢＬ_ｎに接続された選択セルにデータの書き込みを実行する場合については、カラム選択スイッチのオン／オフの制御が、上述の書き込み動作と異なるのみで、ビット線を活性化させた後にワード線を活性化させる動作は同様である。そのため、ここでの説明は省略する。

図１１は、図９に示すＭＲＡＭの読み出し動作を示す波形図である。ここでは、読み出し電流を、ビット線対ＢＬ_０，ＢＬ_１に接続された選択セルＭＣ＿Ｓのデータの読み出す場合について、説明する。

はじめに、図１１に示すように、制御信号Ｓ／Ａが“Ｌ”レベルから“Ｈ”レベルにされ、読み出し用回路としてのセンスアンプ７がオン状態にされる。これと共に、例えば、制御信号ＳＷＮＳ＿Ｌが“Ｌ”レベルから“Ｈ”レベルにされ、第２の共通配線３０に接続された第２のＮチャネルＭＩＳトランジスタ２Ｌがオン状態にされる。

次に、読み出しスイッチ制御信号ＲＳＷＣが“Ｌ”レベルから“Ｈ”レベルにされ、読み出しスイッチ回路４_１がオン状態になる。これと共に、選択された第１のカラム選択スイッチに対応するカラム選択信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿１が“Ｌ”レベルから“Ｈ”レベルにされ、選択されたカラム選択スイッチ３_１がオン状態となる。また、選択された第２のカラム選択スイッチに対応するカラム選択信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿２が“Ｌ”レベルから“Ｈ”レベルにされ、選択された第２のカラム選択スイッチ５_１がオン状態となる。
選択されたビット線ＢＬ_０は、オン状態の読み出しスイッチ回路４_１とカラム選択スイッチ３_１とを介して第１の共通配線２０と導通状態となり、選択ビット線ＢＬ_０が活性化される。これによって、選択ビット線である第１のビット線ＢＬ_０には、センスアンプ７から電位（読み出し電流）が供給される。

選択ビット線ＢＬ_０が活性化されることにより、このビット線ＢＬ_０とメモリセルＭＣ，ＭＣ＿Ｓとのノードは、充電される。この際、ワード線は非活性状態にあるので、読み出し電流はメモリセルＭＣ、ＭＣ＿Ｓ内を流れない。このため、選択セルに書き込み電流が流れない状態で、選択ビット線のノードが充電される。尚、非選択のカラム選択スイッチ３_２，３_ｍ，５_２，５_ｍは、オフ状態が持続されるので、非選択ビット線ＢＬ_２，ＢＬ_ｎ−１と読み出し用回路（センスアンプ７）は非導通状態となっている。

選択ビット線ＢＬ_０の活性化によってノードが充電された後、選択セルＭＣ＿Ｓに用いられるワード線ＷＬ_ｉが活性化され、この選択ワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが、“Ｌ”レベルから“Ｈ”レベルにされる。

これによって、選択セルＭＣ＿Ｓ内に読み出し電流が流れ、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓのデータが判別される。
読み出し電流は、選択された第２のカラム選択スイッチ５_１及び第２のＮチャネルＭＩＳトランジスタ２Ｌを経由して、第２の共通配線３０の接地端子Ｖｓｓへ流れる。

ＭＴＪ素子ＭＴＪ＿Ｓのデータが判別された後、選択ワード線ＷＬ_ｉは非活性状態にされる。続いて、読み出しスイッチ回路４_１と選択されたカラム選択スイッチ３_１，５_１がオフ状態にされ、選択ビット線ＢＬ_０は非活性状態となる。この後、センスアンプ７がオフ状態にされる。これと同時に、第２のＮチャネルＭＩＳトランジスタ２Ｌが、オフ状態とされる。

以上の動作によって、ＭＲＡＭの読み出し動作が終了する。

尚、ビット線対ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎに接続されたメモリセルのデータの読み出しを実行する場合については、カラム選択スイッチのオン／オフの制御が異なるのみで、ビット線が活性化されてからワード線が活性化されるという動作は同様である。そのため、ここでの説明は省略する。

以上のように、本発明の実施形態に係るＭＲＡＭによれば、書き込み動作及び読み出し動作の高速化を図ることができる。

（３−２） 構成例２
（ａ） 回路構成
図１２を用いて、本実施形態のＭＲＡＭの全体構成の第２例について、説明する。ここでは、本例と図１２に示すＭＲＡＭの全体構成との同一部分については説明を省略する。

ビット線対をなす一方のビット線ＢＬ_０の一端には、第１のカラム選択スイッチ３_１と第１の読み出しカラム選択スイッチ４_１とが接続されている。これと同様に、ビット線対をなす一方のビット線ＢＬ_２，ＢＬ_ｎ−１の一端には、第１のカラム選択スイッチ３_２，３_ｍと第１の読み出しカラム選択スイッチ４_２，４_ｍとが、それぞれ接続されている。複数の読み出しスイッチ回路４_１，４_２，４_ｍは、読み出しスイッチ制御信号ＲＳＷＣによって、それぞれ個別に制御される。
また、一方のビット線とビット線対をなす他方のビット線ＢＬ_１，ＢＬ_３，ＢＬ_ｎの一端には、カラム選択スイッチ５_１，５_２，５_ｍが接続され、書き込み動作と読み出し動作で共通に用いられる。

複数の読み出しスイッチ回路４_１，４_２，４_ｍは、第３の共通配線４０に共通に接続される。この第３の共通配線４０には、１つのセンスアンプ７が接続される。

このように、図１２に示す構成では、各ビット線対ＢＬ_０，ＢＬ_１，ＢＬ_２，ＢＬ_３，ＢＬ_ｎ−１，ＢＬ_ｎに、それぞれ異なる読み出しスイッチ回路４_１，４_２，４_ｍが設けられている。これと共に、本例のＭＲＡＭは、書き込み用回路（ドライバ／シンカー）と読み出し用回路（センスアンプ）とがそれぞれ異なる配線に接続される。この場合においても、図９に示す例と同様の効果が得られる。また、この例では、書き込み用回路と読み出し用回路とが分離されているため、ＭＲＡＭの動作の安定化を図ることができる。

（ｂ） 動作
以下、図１３を用いて、図１２に示すＭＲＡＭの動作について説明する。但し、本例の書き込み動作は、複数の読み出しスイッチ回路４_１，４_２，４_ｍが全てオフ状態であることが、図９及び図１０に示す回路・動作と異なるのみで、実質的な動作は同様である。そのため、説明は省略する。それゆえ、ここでは、図１２に示すＭＲＡＭの読み出し動作についてのみ説明する。尚、読み出し電流を、ビット線対ＢＬ_０，ＢＬ_１に接続された選択セルＭＣ＿Ｓのデータの読み出す場合について、説明する。

はじめに、図１１と同様に、センスアンプ７がオン状態にされ、これと共に、第２のＮチャネルＭＩＳトランジスタ２Ｌがオン状態にされる。

次に、選択ビット線ＢＬ_０に接続された読み出しスイッチ回路に対応する制御信号ｓｅｌｅｃｔｅｄ＿ＲＳＷＣが“Ｌ”レベルから“Ｈ”レベルにされ、選択された読み出しスイッチ回路４_１がオンする。一方、非選択ビット線に接続された読み出しスイッチ回路４_２，４_ｍは、これらに対応する制御信号ｏｔｈｅｒ＿ＲＳＷＣが、“Ｌ”レベルのままであるため、オフ状態が持続する。これと共に、選択された第２のカラム選択スイッチに対応するカラム選択信号ｓｅｌｅｃｔｅｄ＿ＣＳＷＣ＿２が“Ｌ”レベルから“Ｈ”レベルにされ、選択された第２のカラム選択スイッチ５_１がオン状態となる。そして、本例において、選択ビット線ＢＬ_０及び非選択ビット線ＢＬ_２，ＢＬ_ｎ−１の各々に接続される第１のカラム選択スイッチ３_１は、カラム選択信号ＳＷＣ＿１が“Ｌ”レベルのままにされ、全ての第１のカラム選択スイッチ３_１，３_２，３_ｍがオフ状態のままにされる。

選択された読み出しスイッチ回路４_１がオンするため、選択ビット線ＢＬ_０は、第３の共通配線４０及びセンスアンプ７と導通し、選択ビット線ＢＬ_０が活性化される。これによって、選択ビット線である第１のビット線ＢＬ_０には、センスアンプ７から電位（読み出し電流）が供給される。

選択ビット線ＢＬ_０が活性化されることにより、ビット線ＢＬ_０とメモリセルＭＣ，ＭＣ＿Ｓとのノードは、充電される。この際、ワード線は非活性状態にあるので、読み出し電流はメモリセルＭＣ，ＭＣ＿Ｓ内を流れない。このため、選択セルに書き込み電流が流れない状態で、選択ビット線のノードが充電される。

尚、非選択のカラム選択スイッチ３_１，３_２，３_ｍ，５_２，５_ｍは、オフ状態が持続されるので、非選択ビット線ＢＬ_２，ＢＬ_ｎ−１と読み出し用回路（センスアンプ７）は非導通状態となっている。

選択ビット線ＢＬ_０の活性化によってノードが充電された後、選択セルＭＣ＿Ｓに用いられるワード線ＷＬ_ｉが活性化され、この選択ワード線ＷＬ_ｉの信号レベルｓｅｌｅｃｔｅｄ＿ＷＬが、“Ｌ”レベルから“Ｈ”レベルにされる。

これによって、選択セルＭＣ＿Ｓ内に読み出し電流が流れ、選択セルＭＣ＿Ｓ内のＭＴＪ素子ＭＴＪ＿Ｓのデータが判別される。
この後、図１１に示す動作と同様の動作で、選択ワード線ＷＬ_ｉは非活性状態にされ、選択ビット線ＢＬ_０は非活性状態とされ、ＭＲＡＭの読み出し動作が終了する。

以上のように、本発明の実施形態に係るＭＲＡＭによれば、書き込み動作及び読み出し動作の高速化を図ることができる。

［４］ 変形例
図１４及び図１５を用いて、本発明の実施形態に係るＭＲＡＭの変形例について説明する。

基本例で述べたＭＲＡＭは、書き込み動作と読み出し動作の双方で、選択されたビット線が活性化された後に、選択されたワード線が活性化される。但し、それに限定されず、本発明の実施形態に係るＭＲＡＭは、書き込み動作又は読み出し動作のいずれか一方のみで、選択されたビット線が活性化された後、選択されたワード線が活性化されてもよい。

例えば、本発明の実施形態に係るＭＲＡＭの変形例の１つとして、書き込み動作は、図２に示すように、選択されたビット線が活性化された後、選択されたワード線が活性化される。これによって、選択セルにデータが書き込まれる。そして、読み出し動作は、図１４に示すように、はじめに、選択されたワード線が活性化される。その後、選択されたビット線が活性化される。そして、センスアンプから選択されたビット線に電位が供給される。これによって、選択セルからデータが読み出される。

また、本発明の実施形態に係るＭＲＡＭの別の変形例としては、読み出し動作は、図４に示すように、選択されたビット線が活性化された後、選択されたワード線が活性化される。これによって、選択セルからデータが読み出される。書き込み動作では、図１５に示すように、選択されたワード線が活性化された後、選択されたビット線が活性化される。そして、書き込み用回路から選択されたビット線に電流・電位が供給される。これによって、選択セルに書き込み電流が注入され、ＭＴＪ素子にデータが書き込まれる。

このような場合において、本発明の実施形態の変形例に係るＭＲＡＭは、書き込み動作或いは読み出し動作のうち、いずれか一方で、動作の高速化を図ることができる。

３． その他
本発明の実施形態によれば、ＭＲＡＭの書き込み動作及び読み出し動作の高速化を図ることができる。

本発明の実施形態においては、ＭＲＡＭを例に、その書き込み動作及び読み出し動作について説明を行った。但し、本発明の実施形態はＭＲＡＭに限定されるものではない。
例えば、抵抗性記憶素子にパルス電圧を印加するとその抵抗値が変化することを利用したＲｅＲＡＭや、抵抗性記憶素子に書き込み電流を流して素子の結晶構造を相変化させることで抵抗値が変化することを利用したＰＣＲＡＭにも適用可能である。本発明の実施形態をＲｅＲＡＭやＰＣＲＡＭに適用した場合においても、本発明の実施形態と同様の効果が得られるのはもちろんである。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の実施形態に係るＭＲＡＭの基本構成を示す等価回路図。 本発明の実施形態に係るＭＲＡＭの動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの基本構成を示す等価回路図。 本発明の実施形態に係るＭＲＡＭの動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの回路例を示す等価回路図。 本発明の実施形態に係るＭＲＡＭの回路例を示す等価回路図。 本発明の実施形態に係るＭＲＡＭの回路例を示す等価回路図。 図９に示すＭＲＡＭの書き込み動作を説明するための波形図。 図９に示すＭＲＡＭの読み出し動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの回路例を示す等価回路図。 図１２に示すＭＲＡＭの読み出し動作を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの変形例を説明するための波形図。 本発明の実施形態に係るＭＲＡＭの変形例を説明するための波形図。

符号の説明

ＢＬ_０〜ＢＬｎ：ビット線、ＷＬ_０〜ＷＬｎ：ワード線、ＭＣ，ＭＣ＿Ｓ：メモリセル、ＭＴＪ，ＭＴＪ＿Ｓ：抵抗性記憶素子（ＭＴＪ素子）、Ｔｒ，Ｔｒ＿Ｓ：選択トランジスタ、１Ｌ，１Ｒ：ＰチャネルＭＩＳトランジスタ、２Ｒ，２Ｌ：ＮチャネルＭＩＳトランジスタ、３_１，３_２，３_ｍ，５_１，５_２，５_ｍ：カラム選択スイッチ、読み出しスイッチ回路：４_１，４_２，４_ｍ、７：センスアンプ、１０_１，１０_２：定電流源、１１_１，１１_２：定電圧源、２０，３０，４０：共通配線、１００：メモリセルアレイ。

Claims (5)

1. １組のビット線対をなす第１及び第２のビット線と、
   前記第１及び第２のビット線の延在方向と交差する方向に延びるワード線と、
   一端と他端とを有し、この一端が前記第１のビット線に接続される抵抗性記憶素子と、
   電流経路と制御端子とを有し、前記電流経路の一端が前記抵抗性記憶素子の他端に接続され、前記電流経路の他端が前記第２のビット線に接続され、前記制御端子が前記ワード線に接続される選択スイッチ素子と、
   前記第１のビット線の一端に接続される第１のカラム選択スイッチと、
   前記第２のビット線の一端に接続される第２のカラム選択スイッチと、
   前記第１のカラム選択スイッチを介して、前記第１のビット線に接続される第１の共通配線と、
   前記第２のカラム選択スイッチを介して、前記第２のビット線に接続される第２の共通配線と、
   前記第１又は第２の共通配線の少なくともいずれか一方に接続される読み出しスイッチ回路と、
   前記読み出しスイッチ回路を介して、前記第１又は第２の共通配線の少なくともいずれか一方に接続される読み出し用回路と、
   を具備し、
   前記抵抗性記憶素子に対してデータの読み出しを開始する際に、
   前記読み出しスイッチ回路及び前記第１及び第２のカラム選択スイッチが導通状態にされた後、前記第１及び第２のビット線が活性化され、前記第１及び第２のビット線のうち一方のビット線が第１の電位から前記第１の電位より高い第２の電位に設定され、前記第１及び第２のビット線のうち他方のビット線が前記第１の電位に設定され、
   前記第１及び第２のビット線が活性化された後に、前記ワード線が活性化され、かつ、
   前記抵抗性記憶素子に対するデータの読み出しを終了する際に、
   前記ワード線が非活性化された後に、前記読み出しスイッチ回路及び前記第１及び第２のカラム選択スイッチが非導通状態にされ、前記第１及び第２のビット線が非活性化される、
   ことを特徴とする半導体記憶装置。
2. 前記第１又は第２の共通配線の少なくともいずれか一方に接続される書き込みスイッチ回路と、
   前記書き込みスイッチ回路を介して、前記第１又は前記第２の共通配線の少なくともいずれか一方に接続される書き込み用電源回路と、
   をさらに具備し、
   前記抵抗性記憶素子に対してデータの書き込みを開始する際に、前記第１及び第２のビット線が活性化され、前記第１及び第２のビット線のうち一方のビット線が前記第１の電位から前記第２の電位より高い第３の電位に設定され、前記第１及び第２のビット線のうち他方のビット線が前記第１の電位に設定され、
   前記第１及び第２のビット線が活性化された後に、前記ワード線が活性化される、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記抵抗性記憶素子にデータを書き込む際、前記第１及び第２のビット線が活性化される前に、
   前記書き込みスイッチ回路が導通状態にされ、
   前記第１及び第２のカラム選択スイッチが導通状態にされる、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記抵抗性記憶素子に対するデータの書き込みを終了する際に、
   前記ワード線が非活性化された後に、
   前記第１及び第２のビット線が非活性化される、
   ことを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 前記抵抗性記憶素子に対してデータの読み出しを開始する際、前記第１及び第２のビット線のうち前記一方のビット線が前記第２の電位に充電された後、前記ワード線が活性化され、前記選択スイッチ素子がオン状態にされる、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

Images