JP6462902B2 - 抵抗変化メモリ - Google Patents

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Description

関連出願の表示
本願は、 ２０１５年６月１０日に出願された米国仮出願番号６２／１７３，７７９の利益を主張しており、その全内容は本出願中に参照によって組み込まれる。
本発明の実施例は一般に抵抗変化メモリに関する。
抵抗変化メモリ、例えば、Spin torque transfer Magnetic random access memory (STT-MRAM)のメモリセルは、直列接続される選択トランジスタと抵抗変化素子とを備え、かつ、ビット線及びソース線間に接続される。このような抵抗変化メモリでは、メモリセルの微細化によりソース線の抵抗値が大きくなると、リード／ライト時に、メモリセルの位置に応じて、選択トランジスタのソース電位が異なる現象が発生する。
図１は、抵抗変化メモリの例を示す図である。 図２は、ブロックの例を示す図である。 図３は、メモリセルアレイの例を示す図である。 図４は、比較例としてのデバイスを示す平面図である。 図５Ａは、図４のＶＡ−ＶＡ線に沿う断面図である。 図５Ｂは、図４のＶＢ−ＶＢ線に沿う断面図である。 図６は、リード時のソース線の電位変化の例を示す図である。 図７は、リード時のソース線の電位変化の例を示す図である。 図８は、第１の実施例としてのデバイスを示す平面図である。 図９Ａは、図８のＩＸＡ−ＩＸＡ線に沿う断面図である。 図９Ｂは、図８のＩＸＢ−ＩＸＢ線に沿う断面図である。 図１０は、リード事のソース線の電位変化を示す図である。 図１１は、リード事のソース線の電位変化を示す図である。 図１２は、リードエラー及びライトエラーを改善する効果を示す図である。 図１３は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１４は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１５は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１６は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１７は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１８は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図１９は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法の例を示す断面図である。 図２０Ａは、第２の実施例としてのデバイスを示す平面図である。 図２０Ｂは、第２の実施例としてのデバイスを示す平面図である。 図２１は、図２０Ａ及び図２０ＢのエリアAA, BB, CCの例を示す平面図である。 図２２Ａは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２２Ｂは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２２Ｃは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２３Ａは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２３Ｂは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２３Ｃは、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。 図２４Ａは、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。 図２４Ｂは、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。 図２４Ｃは、図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。 図２５は、第３の実施例としてのデバイスを示す平面図である。 図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。 図２７は、第４の実施例としてのデバイスを示す平面図である。 図２８は、選択されたワード線に印加するリード／ライト電位の例を示す図である。 図２９は、プロセッサシステムの例を示す図である。 図３０は、磁気抵抗効果素子の例を示す断面図である。 図３１は、磁気抵抗効果素子の例を示す断面図である。
概して、一実施形態によれば、抵抗変化メモリは、半導体基板、制御端子、第１の端子及び第２の端子を有するトランジスタ、前記トランジスタは前記半導体基板上に設けられている、前記トランジスタを覆う絶縁層、前記第１の端子に接続され、そして、前記絶縁層上に設けられた第１の導電線、前記絶縁層上に設けられた第２の導電線、及び前記第２の端子と前記第２の導電線との間に接続された抵抗変化素子を含む。前記第１及び第２の導電線が配置された方向において、前記第１の導電線は前記第２の導電線の幅よりも広い幅を有する。
（実施例）
(1) 抵抗変化メモリ
図１は、抵抗変化メモリの例を示している。
メモリセルアレイ１０は、複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎ（ｎは１以上の自然数）を備える。複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎの各々は、複数のメモリセルを備える。複数のメモリセルの各々は、抵抗変化素子と、選択トランジスタと、を備える。
抵抗変化素子は、電圧、電流、熱、磁場など、により抵抗値が変化する素子のことであり、磁気抵抗効果素子（magnetoresistive element）、相変化素子(phase change element)など、を含む。抵抗変化素子の抵抗、即ち、抵抗変化素子に記憶されたデータは、抵抗変化素子にリード電流を流すことによりリードされる。
選択トランジスタは、例えば、リード時に、抵抗変化素子にリード電流を供給する機能を有する。選択トランジスタは、例えば、電界効果トランジスタ（Field Effect Transistor: FET）である。
ロウデコーダ１１ａ及びカラムデコーダ１１ｂは、アドレス信号Ａｄｄに基づいて、複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎ内の複数のメモリセルをランダムアクセスする。
カラム選択回路１２は、カラムデコーダ１１ｂからの選択信号に基づいて、例えば、複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎのうちの１つとセンスアンプ１３とを互いに電気的に接続する機能を有する。
リード／ライト制御回路１４は、リード時に、選択されたメモリセルにリード電流を供給する。リード電流の値は、選択されたメモリセルの抵抗によって変化する。即ち、センスアンプ１３は、リード電流を検出することにより、選択されたメモリセル内に記憶されたデータを判別可能である。
また、抵抗変化素子が、例えば、磁気抵抗効果素子のように、その抵抗がライト電流により変化する素子であるとき、リード／ライト制御回路１４は、ライト時に、選択されたメモリセルにライト電流を供給する。
制御回路１５は、ロウデコーダ１１ａ、カラムデコーダ１１ｂ、センスアンプ１３、及び、リード／ライト制御回路１４の動作を制御する。
図２は、ブロックの例を示している。
ここでは、図１のブロックＭＡＴ＿０の例を説明する。他のブロックについても、ブロックＭＡＴ＿０と同じである。
ブロックＭＡＴ＿０は、複数セット、例えば、２５６セットを備える。
ブロックＭＡＴ＿０内の１セットは、複数本のローカルビット線ＬＢＬ（ビット線ＢＬ）と、複数本のローカルビット線ｂＬＢＬ（ソース線ＳＬ）と、を備える。複数本のローカルビット線ＬＢＬ，ｂＬＢＬは、それぞれ、第１の方向に並び、かつ、第１の方向に交差する第２の方向に延びる。
周辺回路１６ａは、第２の方向において、ブロックＭＡＴ＿０の第１の端に配置される。周辺回路１６ａは、複数のローカルビット線ＬＢＬ（ビット線ＢＬ）に接続される。周辺回路１６ｂは、第２の方向において、ブロックＭＡＴ＿０の第２の端に配置される。周辺回路１６ｂは、複数のローカルビット線ｂＬＢＬ（ソース線ＳＬ）に接続される。
グローバルビット線ＧＢＬ，ｂＧＢＬ及びグローバルリードビット線ＧＲＢＬは、複数のローカルビット線ＬＢＬ（ビット線ＢＬ）上、及び、複数のローカルビット線ｂＬＢＬ（ソース線ＳＬ）上に配置される。
グローバルビット線ＧＢＬは、第２の方向に延び、周辺回路１６ａに接続される。グローバルビット線ｂＧＢＬは、第２の方向に延び、周辺回路１６ｂに接続される。グローバルリードビット線ＧＲＢＬは、第２の方向に延び、周辺回路１６ａに接続される。グローバルビット線ＧＢＬ，ｂＧＢＬ及びグローバルリードビット線ＧＲＢＬのグループは、１セットに対して１個設けられる。
図３は、メモリセルアレイの例を示している。
複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎは、図１の複数のブロックＭＡＴ＿０，…ＭＡＴ＿ｎに対応する。各ブロックは、例えば、図２のレイアウトを有する。
各ブロックは、直列接続される抵抗変化素子Ｒ及び選択トランジスタＴを含むメモリセル（セルユニット）Ｕを備える。
メモリセルＵの抵抗変化素子Ｒ側の第１の端は、ローカルビット線ＬＢＬ（ビット線ＢＬ）に接続される。ローカルビット線ＬＢＬ（ビット線ＢＬ）は、カラム選択回路（スイッチ素子）１２及びグローバルリードビット線ＧＲＢＬを経由して、センスアンプ１３に接続される。また、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、ライト制御回路（ドライバ）１４に接続される。ライト制御回路（ドライバ）１４は、グローバルビット線ＧＢＬに接続される。
メモリセルＵの選択トランジスタＴ側の第２の端は、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）に接続される。ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、カラム選択回路（スイッチ素子）１２を経由して、リード／ライト制御回路（ドライバ）１４’に接続される。リード／ライト制御回路（ドライバ）１４’は、グローバルビット線ｂＧＢＬに接続される。
本例では、１セットは、８カラム、即ち、８本のローカルビット線ＬＢＬ（ビット線ＢＬ）と、８本のローカルビット線ｂＬＢＬ（ソース線ＳＬ）と、を備える。カラム選択回路１２は、カラム選択信号ＣＳＬ０，…ＣＳＬ７に基づいて、８カラムのうちの１つを選択する。また、１セットは、２５６ロウ、即ち、２５６本のワード線ＷＬ０，…ＷＬ２５５を備える。センスアンプ１３は、グローバルリードビット線ＧＲＢＬからの信号と参照線ＲＬからの信号とを比較し、出力信号ＶＯＵＴを出力する。
(2) 比較例
メモリセルアレイの構造例を説明する。
図４は、比較例としてのデバイスを示している。図５Ａは、図４のＶＡ−ＶＡ線に沿う断面図、図５Ｂは、図４のＶＢ−ＶＢ線に沿う断面図である。
半導体基板２０は、例えば、シリコン基板である。Ｎ型ウェル領域２１及びＰ型ウェル領域２２は、半導体基板２０内に配置される。素子分離絶縁層２３は、Ｐ型ウェル領域２２内に配置される。素子分離絶縁層２３は、例えば、ＳＴＩ(Shallow Trench Isolation)構造を有する。
素子分離絶縁層２３に取り囲まれたエリアは、アクティブエリアである。選択トランジスタＴは、アクティブエリア内のＰ型ウェル領域２２上に配置される。選択トランジスタＴは、Ｎ型ソース領域（Ｓ）２４ｓと、Ｎ型ドレイン領域（Ｄ）２４ｄと、これらの間に配置されるゲート電極３５と、を備える。
ゲート電極３５は、ワード線ＷＬとしても機能する。ゲ−ト絶縁層３４は、Ｐ型ウェル領域２２とゲート電極３５との間に配置される。キャップ絶縁層３６は、ゲート電極３５の上面を覆う。ゲート電極３５は、例えば、Ｐ型ウェル領域２２内に埋め込まれる埋め込みゲート構造（buried gate structure）を有する。
絶縁層２８は、選択トランジスタＴを覆う。ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、絶縁層２８上に配置される。
ローカルビット線ＬＢＬ（ビット線ＢＬ）は、コンタクトプラグ２７を経由して、抵抗変化素子Ｒに接続される。抵抗変化素子Ｒは、コンタクトプラグ２６を経由して、Ｎ型ドレイン領域２４ｄに接続される。ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、コンタクトプラグ２５を経由して、Ｎ型ソース領域２４ｓに接続される。
コンタクトプラグ２５、２６及び２７は、たとえば、Ｗ、Ｔａ、Ｔｉ、ＴａＮ及びＴｉＮの一つを含む。
絶縁層２９，３０は、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）間に配置される。
本例では、ソース領域（Ｓ）２４ｓ及びドレイン領域（Ｄ）２４ｄは、Ｎ型であるが、これをＰ型に代えてもよい。この場合、ソース領域（Ｓ）２４ｓ及びドレイン領域（Ｄ）２４ｄは、Ｎ型ウェル内に形成すればよい。
図６及び図７は、リード時のソース線の電位変化の例を示している。
図１乃至図３の抵抗変化メモリにおいて、リード時の等価回路を簡略化して示すと、図６に示すようになる。
即ち、メモリセル（セルユニット）Ｕの微細化が進行すると、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の抵抗が大きくなる。この場合、例えば、リード時に、メモリセルＵにリード電流Ｉｒを流すと、メモリセルＵの位置（ポイントＸ）に応じて、選択トランジスタＴのソース電位Ｖｓが異なる現象が発生する。
例えば、図７に示すように、ポイントＸの位置に応じて、ポイントＸの電位（選択トランジスタＴのソース電位Ｖｓ）は、ＶＬからＶＨの範囲内で変化する。但し、ＶＬ＜ＶＨとする。
これは、リード時に、メモリセルＵの位置に依存して、選択トランジスタＴのゲート電位Ｖｇとソース電位Ｖｓとの差にばらつきが発生すること、即ち、メモリセルＵに流れるリード電流Ｉｒにばらつきが発生することを意味する。
このばらつきは、リード時のリードエラーの原因となる。また、抵抗変化素子Ｒに対するデータのライトをライト電流により行う場合にも同様のことが言える。即ち、ライト時において、選択トランジスタＴのソース電位Ｖｓにばらつきが発生すると、ライト電流のばらつきが発生し、これがライトエラーの原因となる。
(3) 第１の実施例
図８は、第１の実施例としてのデバイスを示している。図９Ａは、図８のＩＸＡ−ＩＸＡ線に沿う断面図、図９Ｂは、図８のＩＸＢ−ＩＸＢ線に沿う断面図である。
第１の実施例は、比較例（図６及び図７）と比べると、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）が並ぶ第１の方向において、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）が、ローカルビット線ＬＢＬ（ビット線ＢＬ）の幅よりも広い幅を有している点に特徴を有する。
その他の点については、比較例と同じであるため、比較例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
比較例において、リード／ライト時に、リード／ライト電流のばらつきが発生する原因は、メモリセルの位置に応じて、選択トランジスタのソース電位が異なることである。
そこで、第１の実施例では、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の幅を、ローカルビット線ＬＢＬ（ビット線ＢＬ）の幅よりも広くすることにより、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の抵抗を小さくする。
これにより、選択トランジスタＴのソース電位Ｖｓのばらつきが小さくなるため、リードエラーや、ライトエラーなど、を有効に防止できる。
図１０及び図１１は、リード時のソース線の電位変化の例を示している。
第１の実施例によれば、ＶＬとＶＨの差を比較例よりも小さくすることができる。
但し、ＶＬは、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の起点（Point X_start）に接続されるメモリセル、即ち、接地電位をローカルビット線ｂＬＢＬ（ソース線ＳＬ）に供給するドライバに最も近いメモリセルの選択トランジスタＴのソース電位Ｖｓである。
また、ＶＨは、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の終点（Point X_end）に接続されるメモリセル、即ち、接地電位をローカルビット線ｂＬＢＬ（ソース線ＳＬ）に供給するドライバに最も遠いメモリセルの選択トランジスタＴのソース電位Ｖｓである。
この場合、Point X_startに接続されるメモリセルに流れるリード電流Ｉｒ＿ＶＬと、Point X_endに接続されるメモリセルに流れるリード電流Ｉｒ＿ＶＨとの差を小さくすることができる。これは、例えば、図１２におけるリード電流のばらつきαｒを小さくすることを意味するため、リードエラーを低減可能となる。
同様に、Point X_startに接続されるメモリセルに流れるライト電流Ｉｗ＿ＶＬと、Point X_endに接続されるメモリセルに流れるライト電流Ｉｗ＿ＶＨとの差を小さくすることができる。これは、例えば、図１２におけるライト電流のばらつきαｗを小さくすることを意味するため、ライトエラーを低減可能となる。
尚、図１２において、Ｉは、メモリセルに供給される電流の値を示し、Ｒは、メモリセル内の抵抗変化素子の抵抗を示している。Ｉｒは、リード電流の基準値を示し、Ｉｗ＿Ｌは、抵抗変化素子を低抵抗に変化させるときのライト電流の基準値を示し、Ｉｗ＿Ｈは、抵抗変化素子を高抵抗に変化させるときのライト電流の基準値を示している。
また、図１２のＩｒ＿ＶＬ、Ｉｒ＿ＶＨ、Ｉｗ＿ＶＬ、及び、Ｉｗ＿ＶＨは、図１０のＩｒ＿ＶＬ、Ｉｒ＿ＶＨ、Ｉｗ＿ＶＬ、及び、Ｉｗ＿ＶＨに対応する。
図１３乃至図１９は、図８、図９Ａ、及び、図９Ｂのデバイスを製造する方法を示している。図８、図９Ａ、及び、図９Ｂのデバイスの特徴は、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）の構造にあるため、ここでは、その構造を製造する方法を説明する。
まず、図１３に示すように、半導体基板２０上に選択トランジスタ及び抵抗変化素子を形成し、これらを絶縁層（例えば、酸化シリコン層）２８で覆い、コンタクトプラグ２５，２７を形成するまでのステップを、一般的な半導体プロセスにより実行する。図１３において、図８、図９Ａ、及び、図９Ｂに示される要素と同じ要素には、同じ符号が付してある。
この後、エッチングストッパとしての絶縁層（例えば、窒化シリコン層）２９が、絶縁層２８上に形成される。続けて、絶縁層（例えば、酸化シリコン層）３０及び絶縁層（例えば、窒化シリコン層）３１が、絶縁層２９上に形成される。
また、ハードマスクとしての絶縁層（例えば、酸化シリコン層）３２が、絶縁層３１上に形成される。
次に、図１４に示すように、例えば、薬液を用いた等方性エッチングにより、絶縁層３２がシュリンクされる。その結果、絶縁層３２の幅Ｗ１は、例えば、フォトリソグラフィによる最小加工幅よりも狭い幅に設定できる。絶縁層３２の幅Ｗ１は、後述するローカルビット線（ビット線）の幅となる。
次に、図１５に示すように、サイドウォールとしての絶縁層（例えば、窒化シリコン層）３３が、絶縁層３２の側壁上に形成される。また、絶縁層３２が選択的に除去されると、図１６に示すように、絶縁層３３により、２種類の幅Ｗ１，Ｗ２が形成される。この後、絶縁層３３をマスクにして、ＲＩＥ（Reactive Ion Etching）により、絶縁層３１がエッチングされると、図１７に示す構造が得られる。
また、絶縁層３１をマスクにして、ＲＩＥにより、絶縁層３０がエッチングされると、図１８に示す構造が得られる。このエッチングでは、絶縁層２９がエッチングストッパとして機能する。従って、このエッチングにより、絶縁層２８がエッチングされることはない。この後、エッチングストッパとしての絶縁層２９が選択的に除去される。
最後に、図１９に示すように、絶縁層２８上に、絶縁層２９，３０間のスペースを満たす導電層が形成される。また、例えば、ＣＭＰ（Chemical Mechanical Polishing）により、この導電層が絶縁層２９，３０間のスペース内に満たされる。
その結果、幅Ｗ１のローカルビット線ＬＢＬ（ビット線ＢＬ）及び幅Ｗ２のローカルビット線ｂＬＢＬ（ソース線ＳＬ）が、それぞれ形成される。
以上のステップにより、図８、図９Ａ、及び、図９Ｂのデバイスが完成する。
第１の実施例によれば、選択トランジスタが流すことが可能なリード／ライト電流にばらつきが発生する現象を、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の幅を広くすることにより抑えることができる。従って、リードエラーや、ライトエラーなど、が防止可能である。
(4) 第２の実施例
図２０Ａ及び図２０Ｂは、第２の実施例としてのデバイスを示している。図２１は、図２０Ａ及び図２０ＢのエリアAA, BB, CCの平面図である。
第２の実施例は、比較例（図６及び図７）と比べると、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）が延びる第２の方向において、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さが、ドライバ１４’から離れるに従い、次第に大きくなる点に特徴を有する。
即ち、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、第１の厚さを有する第１の部分と、第１の厚さよりも厚い第２の厚さを有する第２の部分と、を備える。
その他の点については、比較例と同じであるため、比較例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
比較例において、リード／ライト時に、リード／ライト電流のばらつきが発生する原因は、メモリセルの位置に応じて、選択トランジスタのソース電位が異なることである。
そこで、第２の実施例では、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さを、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）を駆動するドライバ１４’から離れるに従い、次第に大きくすることにより、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の抵抗を小さくする。
これにより、選択トランジスタＴのソース電位Ｖｓのばらつきが小さくなるため、リードエラーや、ライトエラーなど、を有効に防止できる。
例えば、図２２Ａは、図２０Ａ及び図２０ＢのエリアAAの平面図としての図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。また、図２２Ｂは、図２０Ａ及び図２０ＢのエリアBBの平面図としての図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。さらに、図２２Ｃは、図２０Ａ及び図２０ＢのエリアCCの平面図としての図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
これら図２２Ａ、図２２Ｂ、及び、図２２Ｃから明らかなように、図２０Ａ及び図２０ＢのエリアＡ（ドライバ１４’に最も近いエリア）内においては、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、厚さｔＡを有する。また、図２０Ａ及び図２０ＢのエリアＢ内においては、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、厚さｔＢを有する。さらに、図２０Ａ及び図２０ＢのエリアＣ（ドライバ１４’から最も遠いエリア）内においては、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）は、厚さｔＣを有する。但し、ｔＡ＜ｔＢ＜ｔＣである。
ここで、ローカルビット線ＬＢＬ（ビット線ＢＬ）の厚さについても、センスアンプ１３から離れるに従い、次第に大きくしてもよい。
例えば、図２３Ａは、図２０ＡのエリアAAの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。また、図２３Ｂは、図２０ＡのエリアBBの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。さらに、図２３Ｃは、図２０ＡのエリアCCの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
これら図２３Ａ、図２３Ｂ、及び、図２３Ｃから明らかなように、図２０ＡのエリアＡ（センスアンプ１３から最も遠いエリア）内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＡを有する。また、図２０ＡのエリアＢ内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＢを有する。さらに、図２０ＡのエリアＣ（センスアンプ１３に最も近いエリア）内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＣを有する。但し、ｔＡ＞ｔＢ＞ｔＣである。
このような、複数の厚さを有するローカルビット線ＬＢＬ（ビット線ＢＬ）、又は、複数の厚さを有するローカルビット線ｂＬＢＬ（ソース線ＳＬ）については、ローカルビット線ＬＢＬ（ビット線ＢＬ）又はローカルビット線ｂＬＢＬ（ソース線ＳＬ）を形成するときのリソグラフィを複数回行うことにより容易に製造可能である。
但し、図２０Ａの例では、ローカルビット線ＬＢＬ（ビット線ＢＬ）の厚さが次第に大きくなる方向と、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さが次第に大きくなる方向とが、互いに逆である。
この場合、ローカルビット線ＬＢＬ（ビット線ＢＬ）又はローカルビット線ｂＬＢＬ（ソース線ＳＬ）のリソグラフィ工程が複雑化する。
従って、例えば、図２０Ｂに示すように、ローカルビット線ＬＢＬ（ビット線ＢＬ）のセンスアンプ１３側の端は、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）のドライバ１４’側の端と同じにするのが望ましい。
なぜなら、図２０Ｂのレイアウトによれば、ローカルビット線ＬＢＬ（ビット線ＢＬ）の厚さが次第に大きくなる方向が、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さが次第に大きくなる方向と同じになるからである。これにより、ローカルビット線ＬＢＬ（ビット線ＢＬ）のリソグラフィ工程と、ローカルビット線ｂＬＢＬ（ソース線ＳＬ）のリソグラフィ工程とが共通化できる。
例えば、図２４Ａは、図２０ＢのエリアAAの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。また、図２４Ｂは、図２０ＢのエリアBBの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。さらに、図２４Ｃは、図２０ＢのエリアCCの平面図としての図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図である。
これら図２４Ａ、図２４Ｂ、及び、図２４Ｃから明らかなように、図２０ＢのエリアＡ（センスアンプ１３に最も近いエリア）内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＡを有する。また、図２０ＢのエリアＢ内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＢを有する。さらに、図２０ＢのエリアＣ（センスアンプ１３から最も遠いエリア）内においては、ローカルビット線ＬＢＬ（ビット線ＢＬ）は、厚さｔＣを有する。但し、ｔＡ＜ｔＢ＜ｔＣである。
このローカルビット線ＬＢＬ（ビット線ＢＬ）の厚さの関係は、図２２Ａ、図２２Ｂ、及び、図２２Ｃに示すローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さの関係（ｔＡ＜ｔＢ＜ｔＣ）と同じである。
第２の実施例によれば、選択トランジスタが流すことが可能なリード／ライト電流にばらつきが発生する現象を、ローカルビット線ＬＢＬ（ビット線ＢＬ）又はローカルビット線ｂＬＢＬ（ソース線ＳＬ）の厚さを変えることにより抑えることができる。従って、リードエラーや、ライトエラーなど、が防止可能である。
(5) 第３の実施例
図２５は、第３の実施例としてのデバイスを示している。図２６は、図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。
第３の実施例は、比較例（図６及び図７）と比べると、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）が延びる第２の方向において、メモリセルの選択トランジスタ（例えば、FET）Ｔが配置されるＰ型ウェル領域２２に、電位勾配を設けた点に特徴を有する。
即ち、センスアンプ１３を用いたリード動作において、ドライバ１４’がローカルビット線ｂＬＢＬ（ソース線ＳＬ）の一端に接地電位Ｖｓｓを印加するとき、ドライバ１４’により近いＰ型ウェル領域２２内の第２の方向のエッジ部に第１の電位を印加する第１のコンタクトＣ０を配置し、かつ、ドライバ１４’からより遠いＰ型ウェル領域２２内の第２の方向のエッジ部に第１の電位よりも低い第２の電位を印加する第２のコンタクトＣ１を配置する。
例えば、第１の電位が接地電位Ｖｓｓであるとき、第２の電位は、マイナス電位（例えば、−１Ｖ）である。
この場合、Ｐ型ウェル領域２２の電位は、第１のコンタクトＣ０から第２のコンタクトＣ１に向かって、第１の電位から第２の電位に次第に変化する。
これは、選択トランジスタＴがドライバ１４’から遠くなるに従い、即ち、選択トランジスタＴのソース電位が高くなるに従い、選択トランジスタＴのバックゲートバイアス（選択トランジスタＴがＮチャネル型FETのときは、マイナス電位）の絶対値が次第に大きくなることを意味する。
従って、選択トランジスタのソース電位が高くなることによるリード／ライト電流の低下は、選択トランジスタのバックゲートバイアスにより補うことができる。これにより、選択トランジスタＴのソース電位のばらつきが発生しても、リードエラーや、ライトエラーなど、を有効に防止できる。
その他の点については、比較例と同じであるため、比較例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
第３の実施例によれば、選択トランジスタが流すことが可能なリード／ライト電流にばらつきが発生する現象を、選択トランジスタのバックゲートバイアスを変えることにより抑えることができる。従って、リードエラーや、ライトエラーなど、が防止可能である。
(6) 第４の実施例
図２７は、第４の実施例としてのデバイスを示している。図２８は、リード／ライト時に、選択されたワード線に印加されるリード／ライト電位を示している。
第４の実施例は、比較例（図６及び図７）と比べると、ローカルビット線ＬＢＬ（ビット線ＢＬ）及びローカルビット線ｂＬＢＬ（ソース線ＳＬ）が延びる第２の方向において、メモリセルを複数のエリアＡ，Ｂ，Ｃに分け、かつ、エリアＡ，Ｂ，Ｃごとに、選択されたワード線のリード／ライト電位を変化させた点に特徴を有する。
例えば、センスアンプ１３を用いたリード動作において、ドライバ１４’がローカルビット線ｂＬＢＬ（ソース線ＳＬ）の一端に接地電位Ｖｓｓを印加する場合を考える。
この場合、ドライバ１４’に最も近いエリアＡ（アドレスAyy+1〜Azz）内に選択されたワード線があるとき、選択されたワード線に印加するリード／ライト電位は、Vr2, Vw2に設定される。また、エリアＢ（アドレスAxx+1〜Ayy）内に選択されたワード線があるとき、選択されたワード線に印加するリード／ライト電位は、Vr1, Vw1に設定される。さらに、ドライバ１４’から最も遠いいエリアＣ（アドレスA00〜Axx）内に選択されたワード線があるとき、選択されたワード線に印加するリード／ライト電位は、Vr0, Vw0に設定される。但し、Vr0＞Vr1＞Vr2であり、かつ、Vw0＞Vw1＞Vw2である。
このように、選択トランジスタがドライバ１４’から離れること、即ち、選択トランジスタのソース電位が高くなることによるリード／ライト電流の低下は、選択トランジスタがドライバ１４’から離れるに従い、選択トランジスタのゲート電位を次第に高くすることにより補うことができる。これにより、選択トランジスタＴのソース電位のばらつきが発生しても、リードエラーや、ライトエラーなど、を有効に防止できる。
その他の点については、比較例と同じであるため、比較例と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
第４の実施例によれば、選択トランジスタが流すことが可能なリード／ライト電流にばらつきが発生する現象を、選択トランジスタの位置に応じて、選択トランジスタのゲート電位を変えることにより抑えることができる。従って、リードエラーや、ライトエラーなど、が防止可能である。
（適用例）
上述の実施例に係わる抵抗変化メモリは、STT-MRAM(Magnetic Random Access Memory)に適用可能である。以下、STT-MRAMについて説明する。
携帯情報端末に用いられるプロセッサは、低消費電力であることが求められる。プロセッサの低消費電力化の方法の１つとして、待機電力の大きいSRAM(Static Random Access Memory)ベースのキャッシュメモリを、STT-MRAMで置き換える方法がある。
即ち、SRAMは、トランジスタの微細化に伴い、動作時及びスタンバイ（非動作）時、共に、リーク電力が大きくなる傾向にある。このため、キャッシュメモリとしてSTT-MRAMを使用することにより、スタンバイ時に電源遮断が可能となり、スタンバイ時の消費電力が非常に小さい低消費電力プロセッサシステムを実現できる。
図２９は、低消費電力プロセッサシステムの例を示している。
CPU４１は、SRAM４２、DRAM４３、フラッシュメモリ４４、ROM４５、及び、MRAM４６を制御する。
MRAM４６は、上述の実施例に係わる抵抗変化メモリに相当する。
MRAM４６は、SRAM４２、DRAM４３、フラッシュメモリ４４、及び、ROM４５の代替として使用できる。これに伴い、SRAM４２、DRAM４３、フラッシュメモリ４４、及び、ROM４５の少なくとも１つを省略してもよい。
MRAM４６は、例えば、不揮発キャッシュメモリ（例えば、Ｌ２キャッシュ）として使用される。
図３０は、MRAMのメモリセルとしての磁気抵抗効果素子の例を示している。
磁気抵抗効果素子MTJは、膜面(Film surface)に垂直な方向（垂直方向）に、垂直かつ可変の磁化を持つ記憶層（強磁性層）５１、トンネルバリア層（非磁性層）５２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）５３の順番で配置される、積層構造を備える。
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
また、書き込みとは、書き込み電流（スピン偏極された電子）を磁気抵抗効果素子MTJに流すことにより記憶層５１の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
例えば、書き込み電流を記憶層５１から参照層５３に向かって流すとき、参照層５３の磁化と同じ向きにスピン偏極された電子が記憶層５１内に注入され、記憶層５１内の磁化にスピントルクを与えるため、記憶層５１の磁化方向は、参照層５３の磁化方向と同じ（パラレル状態）になる。
また、書き込み電流を参照層５３から記憶層５１に向かって流すとき、記憶層５１から参照層５３に向かう電子のうち参照層５３の磁化と逆向きにスピン偏極された電子が記憶層５１内に戻され、記憶層５１内の磁化にスピントルクを与えるため、記憶層５１の磁化方向は、参照層５３の磁化方向と逆（アンチパラレル状態）になる。
磁気抵抗効果素子MTJの抵抗値は、磁気抵抗効果により、参照層５３と記憶層５１の相対的な磁化方向に依存して変化する。即ち、磁気抵抗効果素子MTJの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。
記憶層５１及び参照層５３は、例えば、CoFeB、MgFeO、FeB、それらの積層などを含む。垂直磁化を有する磁気抵抗効果素子の場合、記憶層５１及び参照層５３は垂直磁気異方性を持つTbCoFe、CoとPtが積層された人工格子、L1o等によって規則化されたFePtなどを備えることが望ましい。この場合、CoFeB又はFeBは、憶層５１とトンネルバリア層５２との間及びトンネルバリア層５２と参照層５３との間に設けられる界面層として提供されても構わない。
トンネルバリア層５２は、例えば、MgO、AlOなどを備える。トンネルバリア層５２は、Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、Hfなど、の酸化物であってもよい。トンネルバリア層５２にMgOを用いた場合、抵抗値の制約上、その厚さは、1nm程度に設定される。
尚、本例では、参照層５３の磁化は、記憶層５１側を向いた状態で固定されているが、記憶層５１とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗効果素子MTJを配置するとき、参照層５３と記憶層５１の上下関係は、限定されない。
例えば、参照層５３が記憶層５１よりも上にあるときは、磁気抵抗効果素子MTJは、トップピン型と呼ばれ、参照層５３が記憶層５１よりも下にあるときは、磁気抵抗効果素子MTJは、ボトムピン型と呼ばれる。
図３１は、シフトキャンセル層を有する磁気抵抗効果素子の例を示している。
磁気抵抗効果素子MTJは、垂直方向に、垂直かつ可変の磁化を持つ記憶層（強磁性層）５１、トンネルバリア層（非磁性層）５２、及び、垂直かつ不変の磁化を持つ参照層（強磁性層）５３の順番で配置される、積層構造を備える。
また、磁気抵抗効果素子MTJは、参照層５３側に、垂直かつ不変の磁化を持つシフトキャンセル層（強磁性層）５４を備える。参照層５３とシフトキャンセル層５４との間には、非磁性層（例えば、金属層）５５が配置される。
本例では、参照層５３と記憶層５１は、垂直磁化を有する。この場合、参照層５３からの漏れ磁界(stray magnetic field)は、記憶層５１の磁化方向（垂直方向）を向くため、記憶層５１に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層５１の磁化方向を参照層５３の磁化方向と同じ（パラレル状態）にする方向に作用する。
従って、記憶層５１のヒステリシスカーブ（磁化反転特性）がシフトする。
即ち、磁気抵抗効果素子MTJをアンチパラレル状態からパラレル状態に変化させるときは、小さな書き込み電流を磁気抵抗効果素子MTJに流せば足りるのに対し、磁気抵抗効果素子MTJをパラレル状態からアンチパラレル状態に変化させるときは、大きな書き込み電流を磁気抵抗効果素子MTJに流さなければならない。
また、アンチパラレル状態は、参照層５３からの漏れ磁界のため不安定になる。
即ち、漏れ磁界が記憶層５１の保磁力よりも大きくなると、記憶層５１は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層５１の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層５１の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
シフトキャンセル層５４は、このような問題を解決するために設けられる。
本例では、参照層５３とシフトキャンセル層５４は、互いに積層される。この場合、シフトキャンセル層５４の磁化方向は、参照層５３の磁化方向とは逆向きに設定される。これにより、記憶層５１において、参照層５３からの漏れ磁界をシフトキャンセル層５４からのキャンセル磁界により相殺し、記憶層５１のヒステリシスカーブのシフトをキャンセルすることが可能になる。
シフトキャンセル層５４は、記憶層５１及び参照層５３のような磁性層であり、そして、参照層５３の磁化の方向とは反対の磁化の方向を有する。シフトキャンセル層５４は従って参照層５３からの漏れ磁場に起因する記憶層５１の磁化反転特性（ヒステリシスカーブ）のシフトをキャンセルする。例えば、シフトキャンセル層５４はCoPt、CoNi、又はCoPdを含むことが望ましい。例えば、シフトキャンセル層５４はｎ個のCo層とｎ個のPt層とを積層することで得られた［Co/Pt］n構造を備える。
非磁性層５５は参照層５３とシフトキャンセル層５４とを分離するバッファ層としての機能する。非磁性層５５は、例えば、Pt、W、Ta、Ru等の金属層を備える。
（むすび）
以上、実施例によれば、選択トランジスタが流すことが可能なリード／ライト電流にばらつきが発生する現象を抑えることができるため、リードエラーや、ライトエラーなど、を防ぐことができる。
いくつかの実施例を説明したが、これらの実施例は、例としてのみ提示したものであり、発明の範囲を限定することは意図していない。実際に、ここに述べたこれら新規な実施例は、その他の様々な形態で実施されることが可能であり、さらに、発明の要旨を逸脱しない範囲で、ここに述べた複数の実施例において種々の省略、置き換え、変更を行うことができる。添付した特許請求の範囲及びその均等はこのような形態及び修正を含むことを意図している。

Claims (5)

  1. 半導体基板;
    制御端子、第１の端子及び第２の端子を有するトランジスタ、前記トランジスタは前記
    半導体基板上に設けられている;
    前記トランジスタを覆い、第１の材料を含む第１の絶縁層;
    前記第１の絶縁層上に設けられ、前記第１の材料とは異なる第２の材料を含む第２の絶縁層;
    前記第２の絶縁層上に設けられ、前記第１の材料を含む第３の絶縁層;
    前記第１の絶縁層を貫通し、前記第１の端子に接続された第１のコンタクトプラグ;
    前記第３の絶縁層及び前記第２の絶縁層を貫通し、前記第１のコンタクトプラグを介して前記第１の端子に接続され、そして、前記第１の絶縁層上に設けられた第１の導電線;
    前記第３の絶縁層及び前記第２の絶縁層を貫通し、前記第１の絶縁層上に設けられた第２の導電線;
    前記第１の絶縁層内に設けられ、前記第２の端子と前記第２の導電線との間に接続された抵抗変化素子;
    前記第１の絶縁層内に設けられ、前記抵抗変化素子と前記第２の導電線との間に接続された第２のコンタクトプラグ；及び
    前記第１の絶縁層内に設けられ、前記抵抗変化素子と前記第２の端子との間に接続された第３のコンタクトプラグ；
    を具備し、
    前記第１のコンタクトプラグの上面、前記第２のコンタクトプラグの上面及び前記第１の絶縁層上の上面を含む略同一面に接するように前記第１及び第２の導電線は配置され、
    前記第１及び第２の導電線が配置された方向において、前記第１の導電線は前記第２の導電線の幅よりも広い幅を有する抵抗変化メモリ。
  2. 前記第２の導電線に接続されたセンスアンプをさらに具備する請求項１のメモリ。
  3. 前記センスアンプを用いたリード動作において、前記第１の導電線を接地端子に接続するドライバをさらに具備する請求項２のメモリ。
  4. 前記制御端子は前記半導体基板内に設けられている請求項１のメモリ。
  5. 前記抵抗変化素子は、不変の磁化を有する第１の磁性層、可変の磁化を有する第２の磁性層、及び、これらの間に設けられた非磁性層を具備する請求項１のメモリ。
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