TW201644081A - 電阻變化記憶體 - Google Patents

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Abstract

根據一實施例，一種電阻變化記憶體包含：一半導體基板；一電晶體，其具有一控制端子、一第一端子及一第二端子，該電晶體設置於該半導體基板上；一絕緣層，其覆蓋該電晶體；一第一導線，其連接至該第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；及一電阻變化元件，其連接於該第二端子與該第二導線之間。該第一導線在配置該第一導線及該第二導線之一方向上具有大於該第二導線之一寬度的一寬度。

Description

電阻變化記憶體 [相關申請案之交叉參考]
本申請案主張2015年6月10日申請之美國臨時申請案第62/173,779號之權利，該案之全部內容以引用之方式併入本文中。
本文所描述之實施例大體上係關於一種電阻變化記憶體。
一電阻變化記憶體(例如一自旋力矩轉移磁性隨機存取記憶體(STT-MRAM))之一記憶體胞包括串聯連接之一選擇電晶體及一電阻變化元件，且連接於一位元線與一源極線之間。就此一電阻變化記憶體而言，當源極線之一電阻由於記憶體胞之微型化而增大時，根據記憶體胞之位置而變動選擇電晶體之一源極電位的一現象發生於一讀取/寫入期間。
10‧‧‧記憶體胞陣列
11a‧‧‧列解碼器
11b‧‧‧行解碼器
12‧‧‧行選擇電路(開關元件)
13‧‧‧感測放大器
14‧‧‧讀取/寫入控制電路(驅動器)
14'‧‧‧讀取/寫入控制電路(驅動器)
15‧‧‧控制電路
16a‧‧‧周邊電路
16b‧‧‧周邊電路
20‧‧‧半導體基板
21‧‧‧N型井區域
22‧‧‧P型井區域
23‧‧‧元件隔離絕緣層
24d‧‧‧N型汲極區域(D)
24s‧‧‧N型源極區域(S)
25‧‧‧接觸插塞
26‧‧‧接觸插塞
27‧‧‧接觸插塞
28‧‧‧絕緣層
29‧‧‧絕緣層
30‧‧‧絕緣層
31‧‧‧絕緣層
32‧‧‧絕緣層
33‧‧‧絕緣層
34‧‧‧閘極絕緣層
35‧‧‧閘極電極
36‧‧‧罩蓋絕緣層
41‧‧‧CPU
42‧‧‧SRAM
43‧‧‧DRAM
44‧‧‧快閃記憶體
45‧‧‧ROM
46‧‧‧MRAM
51‧‧‧儲存層(鐵磁性層)
52‧‧‧穿隧障壁層(非磁性層)
53‧‧‧參考層(鐵磁性層)
54‧‧‧移位消除層(鐵磁性層)
55‧‧‧非磁性層
AA‧‧‧區域
Add‧‧‧位址信號
BB‧‧‧區域
bGBL‧‧‧全域位元線
BL‧‧‧位元線
bLBL‧‧‧區域位元線
C0‧‧‧第一接點
C1‧‧‧第二接點
CC‧‧‧區域
CSL0至CSL7‧‧‧行選擇信號
D‧‧‧汲極區域
GBL‧‧‧全域位元線
GRBL‧‧‧全域讀取位元線
I‧‧‧電流值
Ir‧‧‧讀取電流
LBL‧‧‧區域位元線
MAT_0至MAT_n‧‧‧區塊
MTJ‧‧‧磁阻元件
R‧‧‧電阻變化元件
RL‧‧‧參考線
S‧‧‧源極區域
SL‧‧‧源極線
T‧‧‧選擇電晶體
U‧‧‧記憶體胞
Vg‧‧‧閘極電位
VOUT‧‧‧輸出信號
Vss‧‧‧接地電位
W1‧‧‧寬度
W2‧‧‧寬度
WL‧‧‧字線
WL0至WL255‧‧‧字線
圖1係展示一電阻變化記憶體之一實例的一圖式。
圖2係展示一區塊之一實例的一圖式。
圖3係展示一記憶體胞陣列之一實例的一圖式。
圖4係展示作為一比較實例之一裝置的一平面圖。
圖5A係沿圖4之線VA-VA取得之一截面圖。
圖5B係沿圖4之線VB-VB取得之一截面圖。
圖6及圖7係展示一讀取期間之一源極線之電位之變化之一實例 的說明圖。
圖8係展示作為一第一實施例之一裝置的一平面圖。
圖9A係沿圖8之線IXA-IXA取得之一截面圖。
圖9B係沿圖8之線IXB-IXB取得之一截面圖。
圖10及圖11係展示一讀取期間之一源極線之電位之變化的說明圖。
圖12係展示改良一讀取錯誤及一寫入錯誤之一優點的一說明圖。
圖13至圖19係展示製造圖8、圖9A及圖9B之裝置之一方法之一實例的截面圖。
圖20A及圖20B係展示作為一第二實施例之一裝置的平面圖。
圖21係展示圖20A及圖20B之區域AA、BB及CC之一實例的一平面圖。
圖22A、圖22B及圖22C係沿圖21之線XXII-XXII取得之截面圖。
圖23A、圖23B及圖23C係沿圖21之線XXIII-XXIII取得之截面圖。
圖24A、圖24B及圖24C係沿圖21之線XXIII-XXIII取得之截面圖。
圖25係展示作為一第三實施例之一裝置的一平面圖。
圖26係沿圖25之線XXVI-XXVI取得之一截面圖。
圖27係展示作為一第四實施例之一裝置的一平面圖。
圖28係展示施加至一選定字線之讀取/寫入電位之一實例的一表。
圖29係展示一處理器系統之一實例的一圖式。
圖30及圖31係展示一磁阻元件之一實例的截面圖。
一般而言，根據一實施例，一種電阻變化記憶體包括：一半導體基板；一電晶體，其具有一控制端子、一第一端子及一第二端子，該電晶體設置於該半導體基板上；一絕緣層，其覆蓋該電晶體；一第一導線，其連接至該第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；及一電阻變化元件，其連接於該第二端子與該第二導線之間。該第一導線在配置該第一導線及該第二導線之一方向上具有大於該第二導線之一寬度的一寬度。
(實施例)
(1)電阻變化記憶體
圖1展示一電阻變化記憶體之一實例。
一記憶體胞陣列10包含複數個區塊MAT_0、…、MAT_n(其中n係大於或等於1之一自然數)。複數個區塊MAT_0、...、MAT_n之各者包括複數個記憶體胞。複數個記憶體胞之各者包括一電阻變化元件及一選擇電晶體。
電阻變化元件係其電阻由一電壓、一電流、熱、一磁場等等改變之一元件，且包含諸如一磁阻元件及一相變元件之元件。藉由將一讀取電流傳至電阻變化元件而讀取電阻變化元件之電阻，即，儲存於電阻變化元件中之資料。
選擇電晶體具有(例如)在一讀取期間將讀取電流供應至電阻變化元件之功能。選擇電晶體係(例如)一場效電晶體(FET)。
一列解碼器11a及一行解碼器11b基於位址信號Add而對複數個區塊MAT_0、…、MAT_n內之複數個記憶體胞執行隨機存取。
行選擇電路12具有基於來自行解碼器11b之一選擇信號而使(例如)區塊MAT_0、…、MAT_n之一者及一感測放大器13彼此電連接之功能。
一讀取/寫入控制電路14在一讀取期間將讀取電流供應至一選定 記憶體胞。由該選定記憶體胞之電阻改變讀取電流之值。即，感測放大器13可藉由偵測讀取電流而判定儲存於該選定記憶體胞中之資料。
此外，當電阻變化元件係其電阻由(例如)一寫入電流改變之一元件(如一磁阻元件)時，讀取/寫入控制電路14在一寫入期間將一寫入電流供應至選定記憶體胞。
一控制電路15控制列解碼器11a、行解碼器11b、感測放大器13及讀取/寫入控制電路14之操作。
圖2展示區塊之一實例。
此處，將描述圖1之區塊MAT_0之一實例。其他區塊相同於區塊MAT_0。
區塊MAT_0包括複數個組，例如256個組。
區塊MAT_0內之一組包括複數個區域位元線LBL(位元線BL)及複數個區域位元線bLBL(源極線SL)。複數個區域位元線LBL及bLBL分別在一第一方向上對準，且在與該第一方向相交之一第二方向上延伸。
一周邊電路16a經配置於第二方向上之區塊MAT_0之一第一邊緣處。周邊電路16a連接至複數個區域位元線LBL(位元線BL)。一周邊電路16b經配置於第二方向上之區塊MAT_0之一第二邊緣處。周邊電路16b連接至複數個區域位元線bLBL(源極線SL)。
全域位元線GBL及bGBL及全域讀取位元線GRBL經配置於複數個區域位元線LBL(位元線BL)及複數個區域位元線bLBL(源極線SL)上方。
全域位元線GBL在第二方向上延伸，且連接至周邊電路16a。全域位元線bGBL在第二方向上延伸，且連接至周邊電路16b。全域讀取位元線GRBL在第二方向上延伸，且連接至周邊電路16a。將一群組之全域位元線GBL、全域位元線bGBL及全域讀取位元線GRBL提供給各 組。
圖3展示一記憶體胞陣列之一實例。
區塊MAT_0、…、MAT_n對應於圖1之區塊MAT_0、…、MAT_n。例如，各區塊具有圖2中所展示之佈局。
各區塊包括記憶體胞(記憶體胞單元)U，其各包含串聯連接之電阻變化元件R及選擇電晶體T。
各記憶體胞U中之電阻變化元件R之側上之一第一邊緣連接至區域位元線LBL(位元線BL)。區域位元線LBL(位元線BL)經由行選擇電路(開關元件)12及全域讀取位元線GRBL而連接至感測放大器13。此外，區域位元線LBL(位元線BL)連接至寫入控制電路(一驅動器)14。寫入控制電路(驅動器)14連接至全域位元線GBL。
各記憶體胞U之選擇電晶體T之側上之一第二邊緣連接至區域位元線bLBL(源極線SL)。區域位元線bLBL(源極線SL)經由行選擇電路(開關元件)12而連接至一讀取/寫入控制電路(一驅動器)14'。讀取/寫入控制電路(驅動器)14'連接至全域位元線bGBL。
在此情況中，一個組包括八個行，即，八個區域位元線LBL(位元線BL)及八個區域位元線bLBL(源極線SL)。行選擇電路12基於行選擇信號CSL0、…、CSL7而選擇八個行之一者。此外，一個組包括256個列，即，256個字線WL0、…、WL255。感測放大器13比較來自全域讀取位元線GRBL之一信號與來自參考線RL之一信號，且輸出輸出信號VOUT。
(2)比較實例
將描述記憶體胞陣列之一結構之一實例。
圖4展示作為一比較實例之一裝置。圖5A係沿圖4之線VA-VA取得之一截面圖，且圖5B係沿圖4之線VB-VB取得之一截面圖。
一半導體基板20係(例如)一矽基板。一N型井區域21及一P型井區 域22配置於半導體基板20內。一元件隔離絕緣層23安置於P型井區域22內。元件隔離絕緣層23具有一淺溝渠隔離(STI)結構。
由元件隔離絕緣層23環繞之一區域係一作用區域。選擇電晶體T配置於該作用區域中之P型井區域22上。選擇電晶體T包括一N型源極區域(S)24s、一N型汲極區域(D)24d及安置於源極區域24s與汲極區域24d之間之一閘極電極35。
閘極電極35亦充當字線WL。一閘極絕緣層34安置於P型井區域22與閘極電極35之間。一罩蓋絕緣層36覆蓋閘極電極35之一上表面。例如，閘極電極35具有埋藏於P型井區域22中之一埋藏閘極結構。
一絕緣層28覆蓋選擇電晶體T。區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)安置於絕緣層28上。
區域位元線LBL(位元線BL)之各者經由一接觸插塞27而連接至電阻變化元件R。電阻變化元件R經由接觸插塞26而連接至N型汲極區域24d。區域位元線bLBL(源極線SL)經由接觸插塞25而連接至N型源極區域24s。
接觸插塞25、26及27包含(例如)W、Ta、Ti、TaN及TiN之一者。
絕緣層29及30安置於區域位元線LBL(位元線BL)與區域位元線bLBL(源極線SL)之間。
在此情況中，儘管源極區域(S)24s及汲極區域(D)24d係N型的，但可將其改變為P型的。在此一情況中，源極區域(S)24s及汲極區域(D)24d可形成於N型井中。
圖6及圖7展示一讀取期間之源極線之電位之一變化之一實例。
在圖1至圖3中展示之電阻變化記憶體中，依一簡化方式表示一讀取期間之一等效電路，如圖6中所展示。
即，記憶體胞(記憶體胞單元)U被微型化越多，區域位元線bLBL(源極線SL)之電阻變得越高。在此情況中，例如，當在一讀取期間將 讀取電流Ir傳至記憶體胞U時，根據記憶體胞U(點X)之位置而發生變動選擇電晶體T之源極電位Vs的一現象。
例如，如圖7中所展示，根據點X之位置而使點X處之電位(選擇電晶體T之源極電位Vs)變動於VL至VH之範圍內。然而，假定VL<VH。
上述內容意味著：選擇電晶體T之閘極電位Vg與源極電位Vs之間存在取決於記憶體胞U在一讀取期間之位置的一差值變動，即，存在流動於記憶體胞U中之讀取電流Ir之變動。
變動引起一讀取期間之讀取錯誤。此外，當由一寫入電流將資料寫入至電阻變化元件R時，可出現相同情況。即，在一寫入期間，當選擇電晶體T之源極電位Vs之變動發生時，寫入電流之變動發生，且此引起寫入錯誤。
(3)第一實施例
圖8展示作為一第一實施例之一裝置。圖9A係沿圖8之線IXA-IXA取得之一截面圖，且圖9B係沿圖8之線IXB-IXB取得之一截面圖。
相較於比較實例(圖6及圖7)，第一實施例具有以下特徵：在使區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)對準之第一方向上，區域位元線bLBL(源極線SL)之寬度大於區域位元線LBL(位元線BL)之寬度。
由於其他部分相同於比較實例之對應部分，故將相同元件符號指派給相同於比較實例之對應元件的元件，且省略該等元件之詳細說明。
在比較實例中，讀取/寫入電流在一讀取/寫入期間具有變動之原因係：選擇電晶體之源極電位根據記憶體胞之位置而變動。
因此，在第一實施例中，可藉由將區域位元線bLBL(源極線SL) 之寬度增加至大於區域位元線LBL(位元線BL)之寬度而減小區域位元線bLBL(源極線SL)之電阻。
由此，由於減小選擇電晶體T之源極電位Vs之變動，故可有效防止讀取錯誤及寫入錯誤等等。
圖10及圖11展示一讀取期間之源極線之電位之一變化之一實例。
根據第一實施例，可使VL與VH之間之一差值小於比較實例中之VL與VH之間之差值。
應注意，VL係連接至區域位元線bLBL(源極線SL)之起點(點X_start)之一記憶體胞(即，最接近將接地電位供應至區域位元線bLBL(源極線SL)之一驅動器之一記憶體胞)之選擇電晶體T之源極電位Vs。
此外，VH係連接至區域位元線bLBL(源極線SL)之終點(點X_end)之一記憶體胞(即，最遠離將接地電位供應至區域位元線bLBL(源極線SL)之驅動器之一記憶體胞)之選擇電晶體T之源極電位Vs。
在此情況中，可減小流動於連接至點X_start之記憶體胞中之讀取電流Ir_VL與流動於連接至點X_end之記憶體胞中之讀取電流Ir_VH之間之一差值。例如，由於此意味著減小圖12中所展示之讀取電流之變動αr，故可減少讀取錯誤。
類似地，可減小流動於連接至點X_start之記憶體胞中之寫入電流Iw_VL與流動於連接至點X_end之記憶體胞中之寫入電流Iw_VH之間之一差值。例如，由於此意味著減小圖12中所展示之寫入電流之變動αw，故可減少寫入錯誤。
應注意，在圖12中，I表示供應至記憶體胞之一電流之值，且R表示記憶體胞內之電阻變化元件之電阻。Ir表示讀取電流之參考值，Iw_L表示將電阻變化元件改變至低電阻時之寫入電流之參考值，且Iw_H表示將電阻變化元件改變至高電阻時之寫入電流之參考值。
此外，圖12之Ir_VL、Ir_VH、Iw_VL及Iw_VH對應於圖10之 Ir_VL、Ir_VH、Iw_VL及Iw_VH。
圖13至圖19展示製造圖8、圖9A及圖9B之裝置之一方法。由於圖8、圖9A及圖9B之裝置具有區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)之結構特徵，故將描述製造此結構之一方法。
首先，如圖13中所展示，藉由一通用半導體程序而執行以下步驟：使一選擇電晶體及一電阻變化元件形成於半導體基板20上；使用絕緣層(例如氧化矽層)28來覆蓋該選擇電晶體及該電阻變化元件；及形成接觸插塞25及28。在圖13中，相同於圖8、圖9A及圖9B中所展示之元件的元件被給予相同元件符號。
在上述步驟之後，使作為一蝕刻終止層之絕緣層(例如氮化矽層)29形成於絕緣層28上。此後，使絕緣層(例如氧化矽層)30及絕緣層(例如氮化矽層)31形成於絕緣層29上。
此外，使作為一硬遮罩之絕緣層(例如氧化矽層)32形成於絕緣層31上。
接著，如圖14中所展示，藉由(例如)使用一化學溶液之各向同性蝕刻而收縮絕緣層32。因此，可將絕緣層32之寬度W1設定成小於藉由(例如)光微影而獲得之一最小處理寬度。絕緣層32之寬度W1被證明是下文將描述之一區域位元線(一位元線)之一寬度。
接著，如圖15中所展示，使作為一側壁之絕緣層(例如氮化矽層)33形成於絕緣層32之一側壁上。此外，如圖16中所展示，當選擇性地移除絕緣層32時，由絕緣層33形成兩種類型之寬度，即，寬度W1及寬度W2。此後，當藉由反應性離子蝕刻(RIE)而蝕刻絕緣層31(其中絕緣層33用作一遮罩)時，獲得圖17中所展示之一結構。
此外，當藉由RIE而蝕刻絕緣層30(其中絕緣層31用作一遮罩)時，獲得圖18中所展示之一結構。在此蝕刻中，絕緣層29充當一蝕刻終止層。據此，此蝕刻不會蝕刻絕緣層28。此後，選擇性地移除作為 蝕刻終止層之絕緣層29。
最後，如圖19中所展示，使填充絕緣層29及30中之空間之一導電層形成於絕緣層28上。此外，藉由(例如)化學機械拋光(CMP)而將導電層填充於絕緣層29及30中之空間中。
因此，分別形成具有寬度W1之區域位元線LBL(位元線BL)及具有寬度W2之區域位元線bLBL(源極線SL)。
藉由上述步驟而完成圖8、圖9A及圖9B之裝置。
根據第一實施例，可藉由增加區域位元線bLBL(源極線SL)之寬度而抑制可通過一選擇電晶體之讀取/寫入電流發生變動的一現象。據此，可防止讀取錯誤及寫入錯誤等等。
(4)第二實施例
圖20A及圖20B展示作為一第二實施例之一裝置。圖21係圖20A及圖20B之區域AA、BB及CC之一平面圖。
相較於比較實例(圖6及圖7)，第二實施例具有以下特徵：當區域位元線bLBL(源極線SL)在區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)延伸之第二方向上與驅動器14'分離時，逐漸增加區域位元線bLBL(源極線SL)之厚度。
即，區域位元線bLBL(源極線SL)包括具有一第一厚度之一第一部分及具有大於該第一厚度之一第二厚度之一第二部分。
由於其他部分相同於比較實例之對應部分，故將相同元件符號指派給相同於比較實例之對應元件的元件，且省略該等元件之詳細說明。
在比較實例中，讀取/寫入電流在一讀取/寫入期間具有變動之原因係：選擇電晶體之源極電位根據記憶體胞之位置而變動。
因此，在第二實施例中，可藉由在區域位元線bLBL(源極線SL)與驅動區域位元線bLBL(源極線SL)之驅動器14'分離時逐漸增加區域 位元線bLBL(源極線SL)之厚度而減小區域位元線bLBL(源極線SL)之電阻。
由此，由於減小選擇電晶體T之源極電位Vs之變動，故可有效防止讀取錯誤及寫入錯誤等等。
例如，圖22A係沿作為圖20A及圖20B之區域AA之一平面圖的圖21之線XXII-XXII取得之一截面圖。此外，圖22B係沿作為圖20A及圖20B之區域BB之一平面圖的圖21之線XXII-XXII取得之一截面圖。此外，圖22C係沿作為圖20A及圖20B之區域CC之一平面圖的圖21之線XXII-XXII取得之一截面圖。
如自圖22A、圖22B及圖22C清楚看見，在圖20A及圖20B之區域A(最接近驅動器14'之一區域)中，區域位元線bLBL(源極線SL)具有厚度tA。此外，在圖20A及圖20B之區域B中，區域位元線bLBL(源極線SL)具有厚度tB。此外，在圖20A及圖20B之區域C(最遠離驅動器14'之一區域)中，區域位元線bLBL(源極線SL)具有厚度tC。然而，厚度關係為tA<tB<tC。
此處，當區域位元線LBL(位元線BL)與感測放大器13分離時，亦可逐漸增加區域位元線LBL(位元線BL)之厚度。
例如，圖23A係沿作為圖20A之區域AA之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。此外，圖23B係沿作為圖20A之區域BB之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。此外，圖23C係沿作為圖20A之區域CC之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。
如自圖23A、圖23B及圖23C清楚看見，在圖20A之區域A(最遠離感測放大器13之一區域)中，區域位元線LBL(位元線BL)具有厚度tA。此外，在圖20A之區域B中，區域位元線LBL(位元線BL)具有厚度tB。此外，在圖20A之區域C(最接近感測放大器13之一區域)中， 區域位元線LBL(位元線BL)具有厚度tC。然而，厚度關係為tA>tB>tC。
可藉由在形成區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)時執行微影若干次而容易地製造具有多個厚度之區域位元線LBL(位元線BL)或具有多個厚度之區域位元線bLBL(源極線SL)，如上文所描述。
然而，在圖20A之實例中，使區域位元線LBL(位元線BL)之厚度逐漸增加之方向及使區域位元線bLBL(源極線SL)之厚度逐漸增加之方向彼此相反。
在此情況中，區域位元線LBL(位元線BL)或區域位元線bLBL(源極線SL)之一微影步驟變得複雜。
據此，例如，如圖20B中所展示，應較佳地使區域位元線LBL(位元線BL)之感測放大器13之側上之邊緣與區域位元線bLBL(源極線SL)之驅動器14'之側上之邊緣一致。
此係因為：就圖20B之佈局而言，使區域位元線LBL(位元線BL)之厚度逐漸增加之方向變成相同於使區域位元線bLBL(源極線SL)之厚度逐漸增加之方向。以此方式，可達成區域位元線LBL(位元線BL)之微影步驟及區域位元線bLBL(源極線SL)之微影步驟之通用性。
例如，圖24A係沿作為圖20B之區域AA之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。此外，圖24B係沿作為圖20B之區域BB之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。此外，圖24C係沿作為圖20B之區域CC之一平面圖的圖21之線XXIII-XXIII取得之一截面圖。
如自圖24A、圖24B及圖24C清楚看見，在圖20B之區域A(最接近感測放大器13之一區域)中，區域位元線LBL(位元線BL)具有厚度tA。此外，在圖20B之區域B中，區域位元線LBL(位元線BL)具有厚 度tB。此外，在圖20B之區域C(最遠離感測放大器13之一區域)中，區域位元線LBL(位元線BL)具有厚度tC。然而，厚度關係為tA<tB<tC。
此情況之區域位元線LBL(位元線BL)之厚度關係相同於圖22A、圖22B及圖22C中所展示之區域位元線bLBL(源極線SL)之厚度關係(tA<tB<tC)。
根據第二實施例，可藉由改變區域位元線LBL(位元線BL)或區域位元線bLBL(源極線SL)之厚度而抑制可通過一選擇電晶體之讀取/寫入電流發生變動的一現象。據此，可防止讀取錯誤及寫入錯誤等等。
(5)第三實施例
圖25展示作為一第三實施例之一裝置。圖26係沿圖25之線XXVI-XXVI取得之一截面圖。
相較於比較實例(圖6及圖7)，第三實施例具有以下特徵：在區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)延伸之第二方向上，將一電位梯度設置於其中安置記憶體胞之選擇電晶體(例如一FET)T的P型井區域22中。
即，在使用感測放大器13之一讀取操作中，當驅動器14'將接地電位Vss施加至區域位元線bLBL(源極線SL)之一端時，將施加一第一電位之一第一接點C0配置於P型井區域22內之在第二方向上更接近驅動器14'之一邊緣部分處，且將施加低於該第一電位之一第二電位之一第二接點C1配置於P型井區域22內之在第二方向上更遠離驅動器14'之一邊緣部分處。
例如，當第一電位係接地電位Vss時，第二電位係一負電位(例如-1V)。
在此情況中，在自第一接點C0行進至第二接點C1之方向上將P型 井區域22之一電位自第一電位逐漸改變至第二電位。
此意味著：選擇電晶體T距離驅動器14'越遠(即，選擇電晶體T之源極電位變得越高)，選擇電晶體T之背閘極偏壓(選擇電晶體T係一N通道FET時之一負電位)之絕對值逐漸變得越大。
據此，選擇電晶體之背閘極偏壓可補償由選擇電晶體之源極電位之增大引起之讀取/寫入電流之一減小。以此方式，即使選擇電晶體T之源極電位之變動發生，亦可有效防止讀取錯誤及寫入錯誤等等。
由於其他部分相同於比較實例之對應部分，故將相同元件符號指派給相同於比較實例之對應元件的元件，且省略該等元件之詳細說明。
根據第三實施例，可藉由改變一選擇電晶體之背閘極偏壓而抑制可通過該選擇電晶體之讀取/寫入電流發生變動的一現象。據此，可防止讀取錯誤及寫入錯誤等等。
(6)第四實施例
圖27展示作為一第四實施例之一裝置。圖28展示在一讀取/寫入期間施加至一選定字線之一讀取/寫入電位。
相較於比較實例(圖6及圖7)，第四實施例具有以下特徵：在區域位元線LBL(位元線BL)及區域位元線bLBL(源極線SL)延伸之第二方向上將一記憶體胞分成複數個區域A、B及C，且改變區域A、B及C之各者之選定字線之讀取/寫入電位。
例如，在使用感測放大器13之一讀取操作中，假定其中驅動器14'將接地電位Vss施加至區域位元線bLBL(源極線SL)之一端的一情況。
在此情況中，當一選定字線存在於最接近驅動器14'之區域A(位址Ayy+1-Azz)中時，將待施加至該選定字線之讀取電位及寫入電位分 別設定為Vr2及Vw2。此外，當一選定字線存在於區域B(位址Axx+1-Ayy)中時，將待施加至該選定字線之讀取電位及寫入電位分別設定為Vr1及Vw1。此外，當一選定字線存在於最遠離驅動器14'之區域C(位址A00-Axx)中時，將待施加至該選定字線之讀取電位及寫入電位分別設定為Vr0及Vw0。然而，電位關係為Vr0>Vr1>Vr2及Vw0>Vw1>Vw2。
如此可見，當選擇電晶體與驅動器14'分離時逐漸增大選擇電晶體之閘極電位可補償由驅動器14'與選擇電晶體分離(即，選擇電晶體之源極電位增大)引起之讀取/寫入電流之減小。以此方式，即使選擇電晶體T之源極電位之變動發生，亦可有效防止讀取錯誤及寫入錯誤等等。
由於其他部分相同於比較實例之對應部分，故將相同元件符號指派給相同於比較實例之對應元件的元件，且省略該等元件之詳細說明。
根據第四實施例，可藉由根據一選擇電晶體之位置改變該選擇電晶體之閘極電位而抑制可通過該選擇電晶體之讀取/寫入電流發生變動的一現象。據此，可防止讀取錯誤及寫入錯誤等等。
(應用實例)
根據上述實施例之電阻變化記憶體可應用於一STT-MRAM(磁性隨機存取記憶體)。下文中將描述STT-MRAM。
需要使用於一個人數位助理之一處理器為低電力消耗的。作為減少一處理器之電力消耗之一方式，可採用之一方法係用一STT-MRAM替換具有高待機電力之一基於靜態隨機存取記憶體(SRAM)之快取記憶體。
即，根據一電晶體之微型化，在一SRAM中，漏洩電力傾向於在操作時間及待機(非操作)時間兩者中為較大的。據此，可藉由使用一 STT-MRAM作為一快取記憶體而中斷待機期間之電力，且可實現其中待機期間之電力消耗非常小之一低電力消耗處理器系統。
圖29展示一低電力消耗處理器系統之一實例。
一CPU 41控制一SRAM 42、一DRAM 43、一快閃記憶體44、一ROM 45及一MRAM 46。
MRAM 46對應於根據上述實施例之電阻變化記憶體。
MRAM 46可用作SRAM 42、DRAM 43、快閃記憶體44及ROM 45之一替代物。據此，可省略SRAM 42、DRAM 43、快閃記憶體44及ROM 45之至少一者。
MRAM 46用作一非揮發性快取記憶體(例如一L2快取記憶體)。
圖30展示作為一MRAM之一記憶體胞之一磁阻元件之一實例。
一磁阻元件MTJ具有一層疊結構，其中具有垂直及可變磁化之一儲存層(一鐵磁性層)51、一穿隧障壁層(一非磁性層)52及具有垂直及不變磁化之一參考層(一鐵磁性層)53依序配置於垂直於一膜表面之方向(即，一垂直方向)上。
此處，不變磁化意味著磁化方向在寫入前後不改變，且可變磁化意味著磁化方向在寫入前後可改變至相反方向。
此外，寫入意味著自旋轉移寫入，其中藉由將一寫入電流(一自旋極化電子)傳至磁阻元件MTJ而將一自旋力矩施加至儲存層51之磁化。
例如，當使一寫入電流自儲存層51朝向參考層53傳遞時，將在相同於參考層53之磁化之方向上自旋極化之一電子注入至儲存層51中，且將一自旋力矩施加至儲存層51中之磁化。因此，儲存層51之磁化方向變成相同於參考層53之磁化方向(即，平行狀態)。
此外，當使一寫入電流自參考層53朝向儲存層51傳遞時，使在與參考層53之磁化相反之方向上自旋極化之一電子(自儲存層51行進 至參考層53之電子)返回至儲存層51，且將一自旋力矩施加至儲存層51之磁化。因此，儲存層51之磁化方向變成與參考層53之磁化方向相反(即，反平行狀態)。
磁阻元件MTJ之電阻取決於藉由磁阻效應之儲存層53及參考層51之相對磁化方向而變動。即，磁阻元件MTJ之電阻在平行狀態中較低，且在反平行狀態中較高。
儲存層51及參考層53包括(例如)CoFeB、MgFeO、FeB、其疊層等等。就具有垂直磁化之磁阻元件而言，儲存層51及參考層53應較佳地包括具有一垂直磁各向異性之TbCoFe、其中堆疊Co及Pt之一人工晶格、由Llo正規化之FePt、或其類似者。在此情況中，可CoFeB或FeB設置為儲存層51與穿隧障壁層52之間之界面層及穿隧障壁層52與參考層53之間之界面層。
例如，較佳地，儲存層51包含CoFeB及FeB，且參考層53包含CoPt、CoNi或CoPd。
穿隧障壁層52包括(例如)MgO、AlO及其類似者。穿隧障壁層52可為Al、Si、Be、Mg、Ca、Sr、Ba、Sc、Y、La、Zr、Hf等等之氧化物。當MgO用作穿隧障壁層52時，歸因於對電阻之一約束，將厚度設定為約1nm。
應注意，儘管在此情況中將參考層53之磁化確定為指向儲存層51，但可將參考層53之磁化確定為遠離儲存層51。此外，在將磁阻元件MTJ配置於半導體基板上時，未特別限制參考層53及儲存層51應位於半導體基板之頂部處。
例如，當將參考層53配置於儲存層51上方時，將磁阻元件MTJ稱為一頂部接針型，且當將參考層53配置於儲存層51下方時，將磁阻元件MTJ稱為一底部接針型。
圖31展示具有一移位消除層之一磁阻元件之一實例。
磁阻元件MTJ具有一層疊結構，其中具有垂直及可變磁化之儲存層(鐵磁性層)51、穿隧障壁層(非磁性層)52及具有垂直及不變磁化之參考層(鐵磁性層)53依序配置於垂直方向上。
此外，磁阻元件MTJ在參考層53之側上包括具有垂直及不變磁化之一移位消除層(一鐵磁性層)54。一非磁性層(例如一金屬層)55配置於參考層53與移位消除層54之間。
在本情況中，參考層53及儲存層51具有垂直磁化。在此情況中，由於來自參考層53之一雜散磁場與儲存層51之磁化方向(垂直方向)一致，故將具有一大垂直分量之一雜散磁場施加至儲存層51。此雜散磁場具有使儲存層51之磁化方向相同於參考層53之磁化方向(使得平行狀態被獲得)之功能。
據此，使儲存層51之一磁滯曲線(反磁化性質)移位。
即，儘管足以在將磁阻元件MTJ之狀態自反平行狀態改變至平行狀態時將一小寫入電流傳至磁阻元件MTJ，但在將磁阻元件MTJ之狀態自平行狀態改變至反平行狀態之情況中，必須將一大寫入電流傳至磁阻元件MTJ。
此外，反平行狀態因來自參考層53之雜散磁場而不穩定。
即，當雜散磁場變成大於儲存層51之一嬌頑磁場時，儲存層51無法保持反平行狀態。此外，即使雜散磁場小於儲存層51之嬌頑磁場，但鑑於由熱擾動引起之磁化波動，可由雜散磁場使儲存層51之磁化自反平行狀態反轉至平行狀態。
移位消除層54經設置以解決此一問題。
在本情況中，將參考層53及移位消除層54放置於彼此上。在此情況中，將移位消除層54之磁化方向設定成與參考層53之磁化方向相反。以此方式，在儲存層51中，由來自移位消除層54之一消除磁場抵消來自參考層53之一雜散磁場，且可消除儲存層51之磁滯曲線之移 位。
移位消除層54係如同儲存層51及參考層53之一磁性層，且具有與參考層53之磁化方向相反之一磁化方向。因此，移位消除層54消除歸因於來自參考層53之一雜散磁場之儲存層51之反磁化特性(磁滯曲線)之一移位。例如，較佳地，移位消除層54包含CoPt、CoNi或CoPd。例如，移位消除層54包括藉由層疊n個Co層及n個Pt層而獲得之一[Co/Pt]n結構。
非磁性層55用作使參考層53及移位消除層54分離之一緩衝層。非磁性層55包括(例如)Pt、W、Ta、Ru或其類似者之一金屬層。
(結論)
如上文所描述，根據本發明之實施例，由於可抑制可通過一選擇電晶體之讀取/寫入電流發生變動的一現象，故可防止讀取錯誤及寫入錯誤等等。
儘管已描述某些實施例，但此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文中所描述之新穎實施例可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之實施例作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落於本發明之範疇及精神內之此等形式或修改。
10‧‧‧記憶體胞陣列
11a‧‧‧列解碼器
11b‧‧‧行解碼器
12‧‧‧行選擇電路(開關元件)
13‧‧‧感測放大器
14‧‧‧讀取/寫入控制電路(驅動器)
15‧‧‧控制電路
Add‧‧‧位址信號
MAT_0至MAT_n‧‧‧區塊

Claims (20)

  1. 一種電阻變化記憶體，其包括：一半導體基板；一電晶體，其具有一控制端子、一第一端子及一第二端子，該電晶體設置於該半導體基板上；一絕緣層，其覆蓋該電晶體；一第一導線，其連接至該第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；及一電阻變化元件，其連接於該第二端子與該第二導線之間，其中該第一導線在配置該第一導線及該第二導線之一方向上具有大於該第二導線之一寬度的一寬度。
  2. 如請求項1之記憶體，其進一步包括：一感測放大器，其連接至該第二導線。
  3. 如請求項2之記憶體，其進一步包括：一驅動器，其在使用該感測放大器之一讀取操作中將該第一導線連接至一接地端子。
  4. 如請求項3之記憶體，其進一步包括：一第三導線，其位於該第一導線上方；及一開關元件，其具有一第一端及一第二端，該第一端連接至該第一導線，其中該驅動器連接於該開關元件之該第二端與該第三導線之間。
  5. 如請求項3之記憶體，其進一步包括：一第四導線，其位於該第二導線上方；及一開關元件，其連接於該第二導線與該第四導線之間。
  6. 如請求項1之記憶體，其中該控制端子設置於該半導體基板中。
  7. 如請求項1之記憶體，其中該電阻變化元件包括具有不變磁化之一第一磁性層、具有可變磁化之一第二磁性層、及設置於其間之一非磁性層。
  8. 一種電阻變化記憶體，其包括：一半導體基板；一電晶體，其具有一控制端子、一第一端子及一第二端子，該電晶體設置於該半導體基板上；一絕緣層，其覆蓋該電晶體；一第一導線，其連接至該第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；及一電阻變化元件，其連接於該第二端子與該第二導線之間，其中該第一導線具有：一第一部分，其具有一第一厚度；及一第二部分，其具有大於該第一厚度之一第二厚度。
  9. 如請求項8之記憶體，其進一步包括：一感測放大器，其連接至該第二導線。
  10. 如請求項9之記憶體，其進一步包括：一驅動器，其在使用該感測放大器之一讀取操作中將接地電位施加至該第一導線。
  11. 如請求項10之記憶體，其中該第二部分比該第一部分更接近該驅動器。
  12. 如請求項11之記憶體，其進一步包括：一第三導線，其位於該第一導線上方；及一開關元件，其具有一第一端及一第二端，該第一端連接至該第一導線， 其中該驅動器連接於該開關元件之該第二端與該第三導線之間。
  13. 如請求項11之記憶體，其進一步包括：一第四導線，其位於該第二導線上方；及一開關元件，其連接於該第二導線與該第四導線之間。
  14. 如請求項8之記憶體，其中該控制端子設置於該半導體基板中。
  15. 如請求項8之記憶體，其中該電阻變化元件包括具有不變磁化之一第一磁性層、具有可變磁化之一第二磁性層、及設置於其間之一非磁性層。
  16. 一種電阻變化記憶體，其包括：一半導體基板；一井區域，其位於該半導體基板中；一電晶體，其具有一控制端子、一第一端子及一第二端子，該電晶體設置於該井區域上；一絕緣層，其覆蓋該電晶體；一第一導線，其連接至該第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；一電阻變化元件，其連接於該第二端子與該第二導線之間；一感測放大器，其連接至該第二導線；及一驅動器，其在使用該感測放大器之一讀取操作中將接地電位施加至該第一導線；一第一接點，其用於將一第一電位施加至在該第一導線延伸之一方向上更接近該驅動器之該井區域中之一第一邊緣部分；及一第二接點，其用於將低於該第一電位之一第二電位施加至在該方向上更遠離該驅動器之該井區域中之一第二邊緣部分。
  17. 如請求項16之記憶體，其中該第一電位係接地電位且該第二電位係一負電位。
  18. 如請求項16之記憶體，其中該井區域之一電位自該第一邊緣部分朝向該第二邊緣部分而自該第一電位逐漸改變至該第二電位。
  19. 一種電阻變化記憶體，其包括：一半導體基板；電晶體，其各具有一控制端子、一第一端子及一第二端子，該等電晶體設置於該半導體基板上；一絕緣層，其覆蓋該等電晶體；一第一導線，其連接至該等電晶體之該等第一端子且設置於該絕緣層上；一第二導線，其設置於該絕緣層上；電阻變化元件，其分別連接於該等電晶體之該等第二端子與該第二導線之間；及一驅動器，其在一讀取/寫入操作中將接地電位施加至該第一導線，其中在該第一導線延伸之一方向上，在執行更遠離該驅動器之該電晶體之該讀取/寫入操作時施加至更遠離該驅動器之該電晶體之該控制端子的一第一電位高於在執行更接近該驅動器之該電晶體之該讀取/寫入操作時施加至更接近該驅動器之該電晶體之該控制端子的一第二電位。
  20. 如請求項19之記憶體，其進一步包括：一感測放大器，其連接至該第二導線，其中該驅動器在使用該感測放大器之該讀取操作中將接地電位施加至該第一導線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823232B (zh) * 2021-03-08 2023-11-21 日商鎧俠股份有限公司 非揮發性記憶體元件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018129109A (ja) * 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
SE542243C2 (sv) * 2017-03-17 2020-03-24 Komatsu Forest Ab Fjädringsanordning för bandgående fordon
JP2020004136A (ja) * 2018-06-28 2020-01-09 株式会社リコー 半導体集積回路および電源供給装置
US11139300B2 (en) * 2019-11-20 2021-10-05 Intel Corporation Three-dimensional memory arrays with layer selector transistors
RU2746237C1 (ru) * 2020-06-30 2021-04-09 Общество С Ограниченной Ответственностью "Крокус Наноэлектроника" (Ооо "Крокус Наноэлектроника") Способ и система чтения состояния ячейки магниторезистивной памяти с переносом спина stt-mram

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3806016B2 (ja) * 2000-11-30 2006-08-09 富士通株式会社 半導体集積回路
JP5300959B2 (ja) 2001-04-26 2013-09-25 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP5019681B2 (ja) 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4863151B2 (ja) 2003-06-23 2012-01-25 日本電気株式会社 磁気ランダム・アクセス・メモリとその製造方法
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR101164437B1 (ko) * 2004-10-18 2012-07-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그것의 구동 방법
JP2006303150A (ja) * 2005-04-20 2006-11-02 Nippon Telegr & Teleph Corp <Ntt> メモリ装置
US7339814B2 (en) * 2005-08-24 2008-03-04 Infineon Technologies Ag Phase change memory array having equalized resistance
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP2009194210A (ja) 2008-02-15 2009-08-27 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
JP5502635B2 (ja) * 2010-03-08 2014-05-28 株式会社東芝 半導体記憶装置
JP5589577B2 (ja) * 2010-06-10 2014-09-17 ソニー株式会社 抵抗変化型メモリデバイス
JP5404683B2 (ja) * 2011-03-23 2014-02-05 株式会社東芝 抵抗変化メモリ
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
RU2522714C2 (ru) * 2012-08-09 2014-07-20 Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" Способ формирования магниторезистивного элемента памяти на основе туннельного перехода и его структура
US9741434B2 (en) * 2013-03-22 2017-08-22 SK Hynix Inc. Resistance change memory
CN104659203B (zh) * 2013-11-21 2018-01-05 华邦电子股份有限公司 电阻式存储元件及其操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI823232B (zh) * 2021-03-08 2023-11-21 日商鎧俠股份有限公司 非揮發性記憶體元件

Also Published As

Publication number Publication date
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