CN104659203B

CN104659203B - 电阻式存储元件及其操作方法

Info

Publication number: CN104659203B
Application number: CN201310593514.8A
Authority: CN
Inventors: 张文岳
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2013-11-21
Filing date: 2013-11-21
Publication date: 2018-01-05
Anticipated expiration: 2033-11-21
Also published as: CN104659203A

Abstract

一种电阻式存储元件及其操作方法。多条隔离结构位于衬底中且沿第一方向延伸。隔离结构之间的区域为主动区域。主动区域的宽度沿第一方向呈周期变化。多条字符线位于衬底上且沿不同于第一方向的第二方向延伸。至少一掺杂区位于相邻的两条字符线之间的衬底中。导电层位于字符线上。导电层具有多个导电区块及沿第二方向延伸的多条导线，至少一导电区块位于相邻的两条导线之间，且导线及导电区块与掺杂区电性连接。可变电阻区块位于导电区块上并与导电区块电性连接。沿第一方向延伸的多条位线位于导电层上且与可变电阻区块电性连接。

Description

电阻式存储元件及其操作方法

技术领域

本发明是有关于一种半导体组件及其操作方法，且特别是有关于一种电阻式存储元件及其操作方法。

背景技术

非易失性存储体具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储元件。目前，电阻式随机存取存储体(resistive randomaccess memory，RRAM)是业界积极发展的一种非易失性存储体，其具有写入操作电压低、写入抹除时间短、记忆时间长、非破坏性读取、多状态记忆、结构简单以及所需面积小等优点，在未来个人计算机和电子设备上极具应用潜力。

在电阻式随机存取存储体(RRAM)中，藉由施加电流脉冲(current pulse)及转换电压(conversion voltage)来改变可变电阻层的状态，以根据不同的电阻值于设定状态(SET state)与重设状态(RESET state)之间切换。根据对应于不同电阻值的设定状态及重设状态，于存储体中纪录数值「0」及「1」。然而，由于需要较高的电阻准确度，传统的RRAM实际上不容易作为多阶存储体(multi-level memory)使用。

发明内容

有鉴于此，本发明提供一种电阻式存储元件及其操作方法，其中每一个存储单元具有至少三个电阻状态，故可应用于多阶存储体的操作。

本发明提供一种电阻式存储元件，包括多条隔离结构、多条字符线、导电层、多个可变电阻区块以及多条位线。多条隔离结构配置于衬底中且沿第一方向延伸，其中主动区域的宽度沿第一方向呈周期变化。多条字符线配置于衬底上且沿第二方向延伸。第二方向与第一方向不同。至少一掺杂区配置于相邻的两条字符线之间的衬底中。导电层配置于字符线上。导电层具有多个导电区块以及沿第二方向延伸的多条导线，至少一导电区块配置于相邻的两条导线之间，且导线以及导电区块与掺杂区电性连接。多个可变电阻区块分别配置于导电区块上并与导电区块电性连接。沿第一方向延伸的多条位线配置于导电层上且与可变电阻区块电性连接。

在本发明的一实施例中，上述字符线包括交替配置的多条第一字符线与多条第二字符线。

本发明另提出一种电阻式存储元件的操作方法，用以操作如上所述的电阻式存储元件，上述操作方法包括：当于第一设定模式时，施加0V电压至第一字符线，施加第一交流电压至第二字符线，施加第二交流电压至位线，施加0V电压至衬底，施加0V电压至导线。

在本发明的一实施例中，上述操作方法更包括：当于第二设定模式时，施加第三交流电压至第一字符线，施加0V电压至第二字符线，施加第二交流电压至位线，施加0V电压至衬底，施加0V电压至导线。

在本发明的一实施例中，上述操作方法更包括：当于第三设定模式时，施加第三交流电压至第一字符线，施加第一交流电压至第二字符线，施加第二交流电压至位线，施加0V电压至衬底，施加0V电压至导线。

在本发明的一实施例中，上述操作方法更包括：当于重设模式时，施加第五交流电压至第一字符线，施加第六交流电压至第二字符线，施加0V电压至位线，施加0V电压至衬底，施加第四交流电压至导线。

本发明又提出一种电阻式存储元件，包括多个存储单元，且每一个存储单元包括二个栅极、一个漏极节点、可变电阻区块、导体层以及二个源极节点。二个栅极具有不同的通道宽度。漏极节点位于栅极之间。可变电阻区块电性连接至漏极节点。导体层电性连接至可变电阻区块。二个源极节点分别位于栅极的外侧。

基于上述，在本发明的电阻式存储元件中，每一个存储单元具有2T1R(twotransistors and one resistor)的结构，且经操作可具有至少三个电阻状态，故可应用于多阶存储体的操作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明第一实施例所绘示的电阻式存储元件的上视示意图。

图2A为沿图1的I-I'线所绘示的剖面示意图。

图2B为沿图1的II-II'线所绘示的剖面示意图。

图2C为沿图1的III-III'线所绘示的剖面示意图。

图3为示意性地绘示第一实施例的电阻式存储元件的电流累积图(cumulatedplot)。

图4为依据本发明第二实施例所绘示的电阻式存储元件的上视示意图。

图5为示意性地绘示第二实施例的电阻式存储元件的电流累积图。

其中，附图标记说明如下：

10、20：电阻式存储元件

100、200：衬底

102、102a、102b、202：隔离结构

104、104a、104b、204：主动区域

105a、105b：栅极绝缘层

106a、106b：栅极结构

107a、107b、207a、207b：栅极

108：掺杂区

108a：源极区

108b：漏极区

109a、109b：掩模层

110、118、122、124：绝缘层

111a、111b：间隙壁

112：导电层

113、213：导线

115、215：导电区块

117：底电极

119：可变电阻层

121：顶电极

114、116、123、127：导电插塞

120、220：可变电阻区块

126、226：位线

A：存储单元

W1、W2、W3、W4：宽度

具体实施方式

第一实施例

图1为依据本发明第一实施例所绘示的电阻式存储元件的上视示意图。图2A为沿图1的I-I'线所绘示的剖面示意图。图2B为沿图1的II-II'线所绘示的剖面示意图。图2C为沿图1的III-III'线所绘示的剖面示意图。在图1中，为清楚说明起见，未绘示衬底、掺杂区、导电插塞、绝缘层、位线等构件，但该些构件可于其他剖面中清楚得知其配置/位置。

请同时参照图1以及图2A至图2C，本发明的电阻式存储元件10包括多条隔离结构102、多个栅极结构106a与106b、导电层112、多个可变电阻区块120、多条位线126以及多个绝缘层110、118、122与124。

多条隔离结构102配置于衬底100中且沿第一方向延伸。在一实施例中，第一方向例如是X方向。隔离结构102例如是浅沟渠隔离(shallow trench isolation；STI)结构，其材料包括氧化硅。隔离结构102之间的区域即定义为主动区域(active area；AA)104。

特别要注意的是，在此实施例中，隔离结构102包括交替配置的多条波状的第一隔离结构102a以及多条波状的第二隔离结构102b，且相邻的第一隔离结构102a与第二隔离结构102b的波形呈镜像对称(mirror symmetry)。在一实施例中，第一隔离结构102a与第二隔离结构102b的波形为方波(square wave)。当然，本领域普通技术人员应了解，由于微影蚀刻等制程的限制，所述方波不可能是理想的方波，而是一个实质上近似方波的波形。

此外，由于相邻的第一隔离结构102a与第二隔离结构102b的波形呈镜像对称，因此定义于第一隔离结构102a与第二隔离结构102b之间的主动区域104并非呈长条状分布，而是由具有规则变化的区块所组成。在一实施例中，主动区域104包括交替变化的第一主动区块104a与第二主动区块104b。第一主动区块104a与第二主动区块104b例如是长方形区块，且第一主动区块104a的宽度W1大于第二主动区块104b的宽度W2。主动区域104的宽度W1、W2可视为栅极107a、107b的通道宽度(channel width)。

更具体言之，主动区域104在第一方向(如X方向)上包括连续的、交替变化的第一主动区块104a与第二主动区块104b，且其宽度沿第一方向(如X方向)呈周期变化，例如以W1、W2、W1、W2…的方式排列。另外，主动区域104在不同于第一方向的第二方向(如Y方向)上包括非连续的、交替变化的第一主动区块104a与第二主动区块104b，且其宽度沿第二方向(如Y方向)呈周期变化，例如以W1、W2、W1、W2…的方式排列。

多个沿第二方向延伸的栅极结构106a与106b配置于衬底100上。在一实施例中，第二方向例如是Y方向。在一实施例中，栅极结构106a以及栅极结构106b彼此交替配置。各栅极结构106a包括(由下而上)栅极绝缘层105a、栅极107a以及掩模层109a。类似地，各栅极结构106b包括(由下而上)栅极绝缘层105b、栅极107b以及掩模层109b。栅极绝缘层105a/105b的材料包括氧化硅。栅极107a/107b可为单层或多层结构，其材料包括掺杂多晶硅、钨或其组合。在此实施例中，栅极107a、107b均作为电阻式存储元件10的字符线。掩模层109a、109b的材料包括氮化硅。各栅极结构106a、106b可分别更包括间隙壁111a、111b。间隙壁111a、111b的材料包括绝缘材料，例如氮化硅。

此外，至少一掺杂区108配置于相邻的两条字符线(即栅极107a、107b)之间的衬底100中。在图1的实施例中，是以四个掺杂区108配置于相邻的两条字符线(即栅极107a、107b)之间的衬底100中为例来说明，但并不用以限定本发明。在一实施例中，掺杂区108包括多个源极区108a以及漏极区108b。沿I-I'线的剖面，如图2A所示，可看出源极区108a以及漏极区108b彼此交替配置。沿II-II'线的剖面，如图2B所示，仅看到源极区108a。沿III-III'线的剖面，如图2C所示，仅看到漏极区108b。

绝缘层110配置于栅极结构106a、106b上。绝缘层110的材料包括硼磷硅玻璃(boronphosphosilicate glass，BPSG)。

导电层112配置于绝缘层110上。导电层112具有多个导电区块115以及沿第二方向延伸的多条导线113。在一实施例中，导线113以及导电区块115位于同一平面，如图2A所示。然而，本发明并不以此为限。在另一实施中，导线113以及导电区块115也可以分别位于不同平面。例如，导线113位于第一平面，而导电区块115位于不同于第一平面的第二平面。导电层112的材料包括金属，例如铝、铜或其合金。

此外，至少一导电区块115配置于相邻的两条导线113之间。在此实施例中，是以四个导电区块115配置于相邻的两条导线113之间为例来说明，但并不用以限定本发明。沿I-I'线的剖面，如图2A所示，可看出导线113与导电区块115以交替配置的方式排列。

另外，导线113以及导电区块115与掺杂区108电性连接。具体言之，导线113通过导电插塞114与源极区108a电性连接，且导电区块115通过导电插塞116与漏极区108b电性连接。导电插塞114、116的材料包括铜或钨。

绝缘层118配置于导电层112上。绝缘层118的材料包括氧化硅。

多个可变电阻区块120配置于绝缘层118上且分别对应于导电区块115。在一实施例中，可变电阻区块120配置于绝缘层122中。绝缘层122的材料包括氧化硅。各可变电阻区块120包括底电极117、顶电极121以及位于底电极117与顶电极121之间的可变电阻层119。底电极117的材料包括氮化钛(例如TiN)。可变电阻层119的材料包括过渡金属氧化物(例如HfO2或ZrO2)。顶电极材料层121的材料包括氮化钛(例如Ti/TiN)。

另外，可变电阻区块120与导电区块115电性连接。具体言之，可变电阻区块120通过导电插塞123与导电区块115电性连接。导电插塞123的材料包括铜或钨。

绝缘层124配置于可变电阻区块120上。绝缘层124的材料包括氧化硅。

多条位线126配置于绝缘层124上且沿第一方向延伸。位线126的材料包括金属，例如铜、铝或其合金。位线126与可变电阻区块120电性连接。具体言之，位线126通过导电插塞127与可变电阻区块120电性连接。导电插塞127的材料包括铜或钨。

在此实施例中，绝缘层110、118、122及124连同绝缘间隙壁111a、111b可将字符线(即栅极107a、107b)与导电层112、可变电阻区块120以及位线126彼此电性隔离。

如图1以及图2A所示，本发明的存储单元A为2T1R(two transistors and oneresistor)的结构，其包括二个栅极107a、107b以及一个可变电阻区块120。更具体言之，本发明的存储单元A包括一栅极107a与一栅极107b(均作为字符线)、二导线113(均作为源极线)、一导电区块115、一可变电阻区块120以及一位线126。此外，在第二方向(如Y方向)上相邻的存储单元A共享一隔离结构102a或102b。另外，由于在第一方向(如X方向)上相邻的存储单元A共享一导线113，因此构成背对背结构(back-to-back structure)。

图3为示意性地绘示第一实施例的电阻式存储元件的电流累积图(cumulatedplot)。在第一实施例的电阻式存储元件中，每一个存储单元A具有2T1R的结构，且此两个晶体管的通道宽度不同，故可藉由各自开启或共同开启晶体管的模式并搭配位线、导线、衬底的电压设定，使每一个存储单元A经操作以具有四个电阻状态(如图3的HRS、LRS1、LRS2、LRS3所示)，故可储存2个位(2bits)数据，作为多阶存储体的应用。

更具体言之，在此实施例中，每一个存储单元A的栅极107a的通道宽度W1大于其栅极107b的通道宽度W2，故施加设定电压于位线126且将导线113与衬底100接地的情况下，关闭栅极107a而开启栅极107b使具有第一低电阻状态(标记如图3的LRS1)；关闭栅极107b而开启栅极107a使具有第二低电阻状态(标记如图3的LRS2)；同时开启栅极107a、栅极107b使具有第三低电阻状态(标记如图3的LRS3)。而于将位线126以及衬底100接地的情况下，同时开启栅极107a、栅极107b，并加上重设电压于导线113使具有高电阻状态(标记如图3的HRS)。换言之，电阻状态为：HRS＞LRS1＞LRS2＞LRS3。

以下，将说明第一实施例的电阻式存储元件的操作方法。将利用上述图1～图2C的电阻式存储元件以及图3的累积图来具体说明。

当于第一设定(SET)模式时(如图3的LRS1)，施加0V电压至第一字符线(例如栅极107a)，施加第一交流电压(例如约1～3V)至第二字符线(例如栅极107b)，施加第二交流电压(例如约1～3V)至位线126，施加0V电压至衬底100，施加0V电压至导线113。

当于第二设定模式时(如图3的LRS2)，施加第三交流电压(例如约1～3V)至第一字符线(例如栅极107a)，施加0V电压至第二字符线(例如栅极107b)，施加所述第二交流电压(例如约1～3V)至位线126，施加0V电压至衬底100，施加0V电压至导线113。

当于第三设定模式时(如图3的LRS3)，施加所述第三交流电压(例如约1～3V)至第一字符线(例如栅极107a)，施加所述第一交流电压(例如约1～3V)至第二字符线(例如栅极107b)，施加所述第二交流电压(例如约1～3V)至位线126，施加0V电压至衬底100，施加0V电压至导线113。

当于重设模式时(如图3的HRS)，施加第五交流电压(例如约1～3V)至第一字符线(例如栅极107a)，施加第六交流电压(例如约1～3V)至第二字符线(例如栅极107b)，施加0V电压至位线126，施加0V电压至衬底100，施加第四交流电压(例如约1～3V)至导线113。

在上述实施例中，如图2A所示，导线113、导电插塞114以及源极区108a构成一个源极节点(source node)，且导电区块115、导电插塞116以及漏极区108b构成一个漏极节点(drain node)。因此，在本发明的包括多个存储单元A的电阻式存储元件10中，每一个存储单元A包括二个栅极107a与107b、一个漏极节点、可变电阻区块120、导体层(例如位线126)以及二个源极节点。栅极107a与107b具有不同的通道宽度。在一实施例中，栅极107a的通道宽度W1大于栅极107b的通道宽度W2。漏极节点位于栅极107a与107b之间。可变电阻区块120电性连接至漏极节点。导体层(例如位线126)电性连接至可变电阻区块120。二个源极节点分别位于栅极107a与107b的外侧。

第二实施例

图4为依据本发明第二实施例所绘示的电阻式存储元件的上视示意图。第二实施例与第一实施例类似，其差别仅在于第二实施例的每一个存储单元的两个栅极具有相同的通道宽度。具体言之，在图4中，隔离结构202的宽度均相同，且主动区域204的宽度均相同，故其栅极207a的通道宽度W3等于栅极207b的通道宽度W4。在图4中，为清楚说明起见，未绘示衬底、掺杂区、导电插塞、绝缘层等构件。此外，图4的沿I-I'线、II-II'线及III-III'线所示的剖面与类似于图2A、图2B及图2C，于此不再赘述。

如图4所示，第二实施例的存储单元A亦为2T1R的结构，其包括二个栅极207a、207b以及一个可变电阻区块220。更具体言之，第二实施例的存储单元A包括一栅极207a与一栅极207b(均作为字符线)、二导线213(均作为源极线)、一导电区块215、一可变电阻区块220以及一位线226。此外，相邻的存储单元A共享一隔离结构202。另外，由于相邻的存储单元A共享一导线213，因此构成背对背结构(back-to-back structure)。

图5为示意性地绘示第二实施例的电阻式存储元件的电流累积图。本发明的电阻式存储元件中，每一个存储单元A具有2T1R的结构，且此两个晶体管的通道宽度相同，故可藉由任一晶体管开启或共同开启的模式并搭配位线、导线、衬底的电压设定，使每一个存储单元A经操作以具有三个电阻状态(如图5的HRS、LRS1、LRS2所示)，故可储存1¹/₂个位(1¹/₂bits)数据，作为多阶存储体的应用。

更具体言之，在此实施例中，每一个存储单元A的栅极207a的通道宽度W3等于其栅极207b的通道宽度W4，故施加设定电压于位线226且将导线213与衬底200接地的情况下，开启栅极207b及栅极207a其中一者使具有第一低电阻状态(标记如图5的LRS1)；同时开启栅极207a、栅极207b使具有第二低电阻状态(标记如图5的LRS2)。而于将位线226以及衬底200接地的情况下，同时开启栅极207a、栅极207b，并施加重设电压于导线213下，使具有高电阻状态(标记如图5的HRS)。换言之，电阻状态为：HRS＞LRS1＞LRS2。

以下，将说明第二实施例的电阻式存储元件的操作方法。将利用上述图4的电阻式存储元件以及图5的电流累积图来具体说明。

当于第一设定(SET)模式时(如图5的LRS1)，施加0V电压至第一字符线(例如栅极207a)及第二字符线(例如栅极207b)其中一者，施加第七交流电压(例如约1～3V)至第一字符线(例如栅极207a)或第二字符线(例如栅极207b)另一者，施加第八交流电压(例如约1～3V)至位线226，施加0V电压至衬底200，施加0V电压至导线213。

当于第二设定模式时(如图5的LRS2)，施加所述第七交流电压(例如约1～3V)至第一字符线(例如栅极207a)及第二字符线(例如栅极207b)，施加第八交流电压(例如约1～3V)至位线226，施加0V电压至衬底200，施加0V电压至导线213。

当于重设模式时(如图5的HRS)，施加第九交流电压(例如约1～3V)至第一字符线(例如栅极207a)及第二字符线(例如栅极207b)，施加0V电压至位线226，施加0V电压至衬底200，施加第十交流电压(例如约1～3V)至导线213。

综上所述，在本发明的电阻式存储元件中，每一个存储单元具有2T1R的结构，且经操作可具有至少三个电阻状态，故可应用于多阶存储体的操作。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域普通技术人员，在不脱离本发明的构思和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求书所界定者为准。

Claims

1.一种电阻式存储元件，其特征在于，包括：

多条隔离结构，配置于衬底中且沿第一方向延伸，其中所述隔离结构之间的区域定义为主动区域，所述主动区域包括连续的、交替变化的多个第一主动区块与多个第二主动区块，且所述主动区域的宽度沿所述第一方向呈周期变化；

多条字符线，配置于所述衬底上且沿第二方向延伸，其中至少一掺杂区配置于相邻的两条字符线之间的所述衬底中，且所述第二方向与所述第一方向不同，其中所述主动区域的宽度沿所述第二方向呈周期变化；

导电层，配置于所述字符线上，所述导电层具有多个导电区块以及沿所述第二方向延伸的多条导线，至少一导电区块配置于相邻的两条导线之间，且所述导线以及所述导电区块与所述掺杂区电性连接；

多个可变电阻区块，分别配置于所述导电区块上并与所述导电区块电性连接；以及

多条位线，配置于所述导电层上、沿所述第一方向延伸且与所述可变电阻区块电性连接。

2.根据权利要求1的电阻式存储元件，包括存储单元，所述存储单元包括：

二个栅极，具有不同的通道宽度，其中所述二个栅极为所述相邻的两条字符线；

一个漏极节点，位于所述栅极之间；

其中一个可变电阻区块，电性连接至所述漏极节点；以及

二个源极节点，分别位于所述栅极的外侧。

3.根据权利要求1的电阻式存储元件，其中所述隔离结构包括交替配置的多条波状的第一隔离结构以及多条波状的第二隔离结构，且相邻的所述第一隔离结构与所述第二隔离结构的波形呈镜像对称。

4.根据权利要求3的电阻式存储元件，其中所述第一隔离结构与所述第二隔离结构的波形为方波。

5.根据权利要求1的电阻式存储元件，其中所述第二方向与所述第一方向垂直。

6.根据权利要求1的电阻式存储元件，其中所述导电层的所述导线以及所述导电区块位于同一平面。

7.根据权利要求1的电阻式存储元件，其中所述掺杂区包括多个源极区以及多个漏极区，所述导线与所述源极区电性连接，且所述导电区块与所述漏极区电性连接。

8.根据权利要求1的电阻式存储元件，其中所述导线以及所述导电区块通过多个第一导电插塞以与所述掺杂区电性连接。

9.根据权利要求1的电阻式存储元件，其中所述可变电阻区块通过多个第二导电插塞以与所述导电区块电性连接。

10.根据权利要求1的电阻式存储元件，其中所述位线通过多个第三导电插塞以与所述可变电阻区块电性连接。

11.根据权利要求1的电阻式存储元件，其中各可变电阻区块包括底电极、顶电极以及位于所述底电极与所述顶电极之间的可变电阻层。

12.根据权利要求1的电阻式存储元件，还包括至少一绝缘层，以将所述字符线与所述导电层、所述可变电阻区块以及所述位线彼此隔离。

13.根据权利要求1的电阻式存储元件，其中所述字符线包括交替配置的多条第一字符线与多条第二字符线。

14.一种电阻式存储元件的操作方法，用以操作如权利要求13所述的电阻式存储元件，其特征在于，所述操作方法包括：

当于第一设定模式时，施加0V电压至所述第一字符线，施加第一交流电压至所述第二字符线，施加第二交流电压至所述位线，施加0V电压至所述衬底，施加0V电压至所述导线，

当于第二设定模式时，施加第三交流电压至所述第一字符线，施加0V电压至所述第二字符线，施加所述第二交流电压至所述位线，施加0V电压至所述衬底，施加0V电压至所述导线，

当于第三设定模式时，施加所述第三交流电压至所述第一字符线，施加所述第一交流电压至所述第二字符线，施加所述第二交流电压至所述位线，施加0V电压至所述衬底，施加0V电压至所述导线，以及

当于重设模式时，施加第五交流电压至所述第一字符线，施加第六交流电压至所述第二字符线，施加0V电压至所述位线，施加0V电压至所述衬底，施加第四交流电压至所述导线。