CN103943775A

CN103943775A - 电阻式存储元件

Info

Publication number: CN103943775A
Application number: CN201310025963.2A
Authority: CN
Inventors: 张文岳; 江明崇
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2013-01-23
Filing date: 2013-01-23
Publication date: 2014-07-23
Anticipated expiration: 2033-01-23
Also published as: CN103943775B

Abstract

本发明公开了一种电阻式存储元件，包括介电层、导体层、底电极、顶电极及可变电阻层。介电层配置于基底上。介电层具有由下部开口与上部开口所构成的第一开口。导体层填满下部开口。底电极配置于上部开口的底面与至少部分侧壁上。顶电极配置于上部开口中。可变电阻层配置于底电极与顶电极之间。

Description

电阻式存储元件

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种电阻式存储元件。

背景技术

非易失性存储体具有存入的数据在断电后也不会消失的优点，因此是许多电器产品维持正常操作所必备的存储元件。目前，电阻式随机存取存储体（resistive random access memory，RRAM）是业界积极发展的一种非易失性存储体，其具有写入操作电压低、写入抹除时间短、存储时间长、非破坏性读取、多状态存储、结构简单以及所需面积小等优点，在未来个人电脑和电子设备上极具应用潜力。

然而，在大量生产RRAM之前，仍有许多挑战亟待克服。其中一个挑战是RRAM的操作电流-电压（I-V）特性的变异，所述变异是来自顶电极与底电极之间的多个可能的导电细丝（filament）形成路径。较大的电极会产生较多可能的导电细丝形成路径，其会增加RRAM的操作I-V特性的变异。为了使这些变异减到最少，最直接的作法就是缩小电极。然而，由于微影解析度的限制，很难进一步地缩小电极。

另一方面，传统RRAM的制造方法至少需要两个图案化步骤。首先，进行第一个图案化步骤，于介电层中形成导体插塞。接着，进行第二个图案化步骤，于导体插塞上形成由底电极、可变电阻层以及顶电极所构成的可变电阻记忆胞。两个不同的图案化步骤具有各自的关键尺寸（critical dimension；CD）变异。此外，需要考虑两个图案化步骤之间的对准误差。上述两个原因将增加电阻式记忆胞的尺寸。

发明内容

有鉴于此，本发明的目的在于提供一种电阻式存储元件，可减少其I-V特性的变异并缩小其记忆胞尺寸。

本发明提供一种电阻式存储元件，其包括介电层、导体层、底电极、顶电极及可变电阻层。介电层配置于基底上。介电层具有由下部开口与上部开口所构成的第一开口。导体层填满下部开口。底电极配置于上部开口的底面与至少部分侧壁上。顶电极配置于上部开口中。可变电阻层配置于底电极与顶电极之间。

在本发明的一实施例中，上述的下部开口与上部开口的侧壁切齐。

在本发明的一实施例中，上述的底电极裸露出上部开口的侧壁的上部分。

在本发明的一实施例中，上述的底电极于上部开口的侧壁上的厚度小于底电极于上部开口的底面上的厚度。

在本发明的一实施例中，上述的介电层更具有第二开口，导体层更填满第二开口。

在本发明的一实施例中，上述的第一开口及第二开口贯穿介电层。

在本发明的一实施例中，上述的电阻式存储元件还包括金属层，所述金属层配置于介电层上并与顶电极及第二开口中的导体层电性连接。

在本发明的一实施例中，上述的底电极配置于上部开口的底面与整个侧壁上。

在本发明的一实施例中，上述的底电极于上部开口的侧壁上的厚度等于底电极于上部开口的底面上的厚度。

在本发明的一实施例中，上述的可变电阻层更延伸配置于第一开口周围的介电层上。

在本发明的一实施例中，上述的可变电阻层裸露出第二开口中的导体层。

在本发明的一实施例中，上述的导体层与介电层下方的另一导体层电性连接。

在本发明的一实施例中，上述的另一导体层包括掺杂区、多晶硅层或金属层。

基于上述，本发明的电阻式存储元件是通过自对准工艺而形成的，因此可避免现有的对准误差问题，轻易达成小元件尺寸的需求。此外。由于本发明的电阻式存储元件具有较小的顶电极，因此可减少可能的导电细丝形成路径，降低RRAM的操作I-V特性的变异。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至1E为依据本发明第一实施例所绘示的电阻式存储元件的制造方法的剖面示意图。

图2A至2E为依据本发明第二实施例所绘示的电阻式存储元件的制造方法的剖面示意图。

其中，附图标记说明如下：

10、20：电阻式存储元件

100、200：基底

101、201：掺杂区

102、202：介电层

103、203：下部开口

104、204：第一开口

105、205：上部开口

106、206：第二开口

108、208：导体层

110a、210：底电极

112a、212a：可变电阻层

114a、214a：顶电极

118、218：金属层

111：牺牲层

110：底电极材料层

112、212：可变电阻材料层

114、214：顶电极材料层

116、216：可变电阻记忆胞

A：操作区域

具体实施方式

第一实施例

请参照图1A，于基底100上形成介电层102。基底100可为半导体基底，例如硅基底。介电层102的材料包括氧化硅、氮化硅或氮氧化硅，且其形成方法包括进行化学气相沉积法（CVD）。此外，介电层102具有贯穿介电层102的第一开口104及第二开口106。第一开口104由下部开口103及上部开口105所构成，且下部开口103与上部开口105的侧壁切齐。形成第一开口104及第二开口106的方法包括进行微影蚀刻的图案化步骤。

接着，于第一开口104及第二开口106中填入导体层108。导体层108的材料包括钨。特别注意的是，导体层108填满第二开口106以及第一开口104的下部开口103。导体层108的形成方法包括于基底100上形成导体材料层（未绘示），且导体材料层填满第一开口104及第二开口106。接着，进行图案化步骤，移除第一开口104的上部开口105中的导体材料层。

此外，导体层108可与介电层102下方的另一导体层电性连接。在一实施例中，所述另一导体层可以为基底100中的掺杂区101，如图1A所示。在另一实施例中，所述另一导体层也可以为基底100上的多晶硅栅极或金属层（未绘示）。

请参照图1B，于基底100上形成底电极材料层110。底电极材料层110的材料包括氮化钛，且其形成方法包括进行物理气相沉积法（PVD）。由于物理气相沉积法的阶梯覆盖效应，底电极材料层110于上部开口105的侧壁上的厚度会小于底电极材料层110于上部开口105的底面上的厚度。接着，于介电层102上形成牺牲层111，且牺牲层111填入上部开口105中。牺牲层111的材料例如是光阻或氧化硅。

请参照图1C，移除部分牺牲层111，直到裸露出底电极材料层110的上表面。移除部分牺牲层111的方法包括进行化学机械研磨法（CMP）。然后，移除部分底电极材料层110以形成底电极110a。底电极110a裸露出介电层102的上表面及上部开口105的侧壁的上部分。移除部分底电极材料层110的方法包括进行湿蚀刻法。之后，移除剩余的牺牲层111。

请参照图1D，于基底100上形成可变电阻材料层112及顶电极材料层114，且可变电阻材料层112及顶电极材料层114填入上部开口105中。可变电阻材料层112的材料包括过渡金属氧化物（例如HfO₂或ZrO₂），且其形成方法包括进行原子层沉积法（ALD）。顶电极材料层114的材料包括氮化钛（例如Ti/TiN），且其形成方法包括进行原子层沉积法、物理气相沉积法或化学气相沉积法。

请参照图1E，移除上部开口105外的可变电阻材料层112及顶电极材料层114，以形成可变电阻层112a及顶电极114a。底电极110a、可变电阻层112a及顶电极114a构成本发明的可变电阻记忆胞116。移除上部开口105外的可变电阻材料层112及顶电极材料层114的方法包括进行化学机械研磨法。特别说明的是，由于此移除步骤是利用化学机械研磨法而非现有的回蚀刻法，所以可避免回蚀刻法的电荷累积而造成的天线效应（antenna effect）。接着，于介电层102上形成金属层118，且金属层118与顶电极114a及第二开口106中的导体层108电性连接。金属层118的材料包括铝铜合金，且其形成方法包括进行化学气相沉积法。至此，完成第一实施例的电阻式存储元件10。

在第一实施例之中，通过沉积、蚀刻/研磨工艺来形成包括底电极110a、可变电阻层112a及顶电极114a的可变电阻记忆胞116，亦即，可变电阻记忆胞116是利用自对准工艺来形成的，不需使用微影工艺。如此一来，与现有方法相比，本发明的方法可省去一个形成可变电阻记忆胞116的图案化步骤。此外，所形成的顶电极114a具有较小面积，因此可减少可能的导电细丝形成路径，降低RRAM的操作I-V特性的变异。

以下，将参照图1E说明本发明的电阻式存储元件10。电阻式存储元件10包括介电层102、导体层108、底电极110a、可变电阻层112a及顶电极114a。介电层102配置于基底100上。介电层102具有由下部开口103与上部开口105所构成的第一开口104，且下部开口103与上部开口105的侧壁切齐。导体层108填满下部开口103，且导体层108与介电层102下方的另一导体层（例如掺杂区101）电性连接。底电极110a配置于上部开口105的底面与至少部分侧壁上。在此实施例中，底电极110a裸露出上部开口105的侧壁的上部分。顶电极114a配置于上部开口105中。可变电阻层112a配置于底电极110a与顶电极114a之间。

特别要说明的是，在此实施例中，底电极110a裸露出上部开口105的侧壁的上部分。此配置可避免底电极110a与顶电极114a于上部开口105的顶端太过接近而造成的短路问题。此外，由于底电极110a于上部开口105的侧壁上的厚度小于底电极110a于上部开口105的底面上的厚度，所以可变电阻记忆胞116的操作区域A局限于底电极110a与顶电极114a的最短路径区块，如图1E所示。

此外，在第一实施例中，介电层102更具有第二开口106，且导体层108更填满第二开口106。另外，电阻式存储元件10还包括金属层118，金属层118配置于介电层102上并与顶电极114a及第二开口106中的导体层108电性连接。

第二实施例

请参照图2A，于基底200上形成介电层202。介电层202具有贯穿介电层202的第一开口204及第二开口206。第一开口204由下部开口203及上部开口205所构成，且下部开口203与上部开口205的侧壁切齐。接着，于第一开口204及第二开口206中填入导体层208。导体层208填满第二开口206以及第一开口204的下部开口203。此外，导体层208可与介电层202下方的另一导体层（例如掺杂区201）电性连接。

请参照图2B，于上部开口205的底面与整个侧壁上形成底电极210。形成底电极210的方法包括于基底200上以顺应性地形成底电极材料层（未绘示）。底电极材料层210的材料包括氮化钛，且其形成方法包括进行化学气相沉积法（CVD）。在此实施例中，底电极材料层于上部开口105的侧壁上的厚度实质上等于底电极材料层于上部开口105的底面上的厚度。之后，移除上部开口205外的底电极材料层。

请参照图2C，于基底200上形成可变电阻材料层212及顶电极材料层214，且可变电阻材料层212及顶电极材料层214填入上部开口205中。可变电阻材料层212的材料包括过渡金属氧化物（例如HfO₂或ZrO₂），且其形成方法包括进行原子层沉积法。顶电极材料层214的材料包括氮化钛（例如Ti/TiN），且其形成方法包括进行原子层沉积法、物理气相沉积法或化学气相沉积法。

请参照图2D，移除上部开口205外的顶电极材料层214，以形成顶电极214a。移除上部开口205外的顶电极材料层214的方法包括以可变电阻材料层112为研磨终止层进行化学机械研磨法（CMP）。特别要说明的是，由于此移除步骤是利用化学机械研磨法而非现有的回蚀刻法，所以可避免回蚀刻法的电荷累积而造成的天线效应（antenna effect）。

之后，移除部分可变电阻材料层212，以形成裸露出第二开口206的可变电阻层212a。具体言之，可变电阻层212a沿上部开口205的内壁延伸配置于上部开口205周围的介电层202上。移除部分可变电阻材料层212的方法包括进行微影蚀刻的图案化工艺。底电极210、可变电阻层212a及顶电极214a构成本发明的可变电阻记忆胞216。

请参照2E，于介电层202上形成金属层218，且金属层218与顶电极214a及第二开口206中的导体层208电性连接。金属层218的材料包括铝铜合金，且其形成方法包括进行化学气相沉积法或物理气相沉积法。至此，完成第二实施例的电阻式存储元件20。

在第二实施例之中，通过沉积、蚀刻/研磨工艺来形成包括底电极210、可变电阻层212a及顶电极214a的可变电阻记忆胞216，亦即，可变电阻记忆胞216是利用自对准工艺来形成之，不需使用微影工艺。此外，所形成的顶电极214a具有较小面积，因此可减少可能的导电细丝形成路径，降低RRAM的操作I-V特性的变异。

以下，将参照图2E说明本发明的电阻式存储元件。电阻式存储元件20包括介电层202、导体层208、底电极210、可变电阻层212a及顶电极214a。介电层202配置于基底200上。介电层202具有由下部开口203与上部开口205所构成的第一开口204，且下部开口203与上部开口205的侧壁切齐。导体层208填满下部开口203，且导体层208与介电层202下方的另一导体层（例如掺杂区201）电性连接。底电极210配置于上部开口205的底面与整个侧壁上。顶电极214a配置于上部开口205中。可变电阻层212a配置于底电极210与顶电极214a之间。

此外，在第二实施例中，介电层202更具有第二开口206，且导体层208更填满第二开口206。另外，电阻式存储元件20还包括金属层218，金属层218配置于介电层202上并与顶电极214a及所述第二开口206中的导体层208电性连接。

综上所述，本发明的电阻式存储元件是通过自对准工艺而形成之，因此可避免现有的对准误差问题，轻易达成小元件尺寸的需求。此外。由于本发明的电阻式存储元件具有较小的顶电极，因此可减少可能的导电细丝形成路径，降低RRAM的操作I-V特性的变异。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利权利要求范围所界定者为准。

Claims

1.一种电阻式存储元件，包括：

介电层，配置于基底上，所述介电层具有由下部开口与上部开口所构成的第一开口；

导体层，填满所述下部开口；

底电极，配置于所述上部开口的底面与至少部分侧壁上；

顶电极，配置于所述上部开口中；以及

可变电阻层，配置于所述底电极与所述顶电极之间。

2.如权利要求1所述的电阻式存储元件，其中所述下部开口与所述上部开口的侧壁切齐。

3.如权利要求1所述的电阻式存储元件，其中所述底电极裸露出所述上部开口的侧壁的上部分。

4.如权利要求3所述的电阻式存储元件，其中所述底电极于所述上部开口的侧壁上的厚度小于所述底电极于所述上部开口的底面上的厚度。

5.如权利要求1所述的电阻式存储元件，其中所述介电层更具有第二开口，所述导体层更填满所述第二开口。

6.如权利要求5所述的电阻式存储元件，其中所述第一开口及所述第二开口贯穿所述介电层。

7.如权利要求5所述的电阻式存储元件，还包括金属层，所述金属层配置于所述介电层上并与所述顶电极及所述第二开口中的所述导体层电性连接。

8.如权利要求1所述的电阻式存储元件，其中所述底电极配置于所述上部开口的底面与整个侧壁上。

9.如权利要求8所述的电阻式存储元件，其中所述底电极于所述上部开口的侧壁上的厚度等于所述底电极于所述上部开口的底面上的厚度。

10.如权利要求9所述的电阻式存储元件，其中所述可变电阻层更延伸配置于所述第一开口周围的所述介电层上。

11.如权利要求10所述的电阻式存储元件，其中所述介电层更具有第二开口，所述导体层更填满所述第二开口。

12.如权利要求10所述的电阻式存储元件，其中所述第一开口及所述第二开口贯穿所述介电层。

13.如权利要求11所述的电阻式存储元件，其中所述可变电阻层裸露出所述第二开口中的所述导体层。

14.如权利要求11所述的电阻式存储元件，还包括金属层，所述金属层配置于所述介电层上并与所述顶电极及所述第二开口中的所述导体层电性连接。

15.如权利要求1所述的电阻式存储元件，其中所述导体层与所述介电层下方的另一导体层电性连接。

16.如权利要求15所述的电阻式存储元件，其中所述另一导体层包括掺杂区、多晶硅层或金属层。