CN103247632B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，其包括：字线和层间绝缘层，所述字线和所述层间绝缘层交替地堆叠在衬底上；垂直沟道层，所述垂直沟道层从衬底突出并且穿过所述字线和所述层间绝缘层；隧道绝缘层，所述隧道绝缘层围绕每个垂直沟道层；电荷陷阱层，所述电荷陷阱层围绕隧道绝缘层，其中所述电荷陷阱层的在所述隧道绝缘层与所述字线之间的第一区域具有比所述电荷陷阱层的在所述隧道绝缘层与所述层间绝缘层之间的第二区域的厚度小的厚度；以及第一电荷阻挡层图案，所述第一电荷阻挡层图案围绕所述电荷陷阱层的第一区域。

Description

半导体器件及其制造方法
相关申请的交叉引用
要求于2012年2月9日提交的专利申请号为10-2012-0013301和于2012年4月3日提交的专利申请号为10-2012-0034471的韩国专利申请的优先权，这些专利申请的整个公开内容全部通过引用结合于此。
技术领域
本发明的实施例涉及一种半导体器件及其制造方法，并且具体而言，涉及一种三维非易失性存储器件及其制造方法。
背景技术
非易失性存储器件可在没有电源的情况下保存存储在其中的数据。由于具有以单层形式制造在硅衬底上的存储器单元的二维存储器件达到了集成度增加的极限，所以提出具有垂直堆叠在硅衬底上的存储器单元的三维（3D）结构化非易失性存储器件。
在下文详细地参考图1来描述常规3D非易失性存储器件的结构。
图1是常规3D非易失性存储器件的横截面视图。图1示出了堆叠有存储器单元的区域。
如在图1中所示，常规3D非易失性存储器件可以包括从衬底（未示出）突出的垂直沟道层CH和沿着垂直沟道层CH堆叠的多个存储器单元。
在下文中简要地描述了形成存储器单元的方法。首先，牺牲层和层间绝缘层11交替地被形成并且被刻蚀来形成沟道孔。随后，垂直沟道层CH被形成在沟道孔中，并且牺牲层和层间绝缘层11被刻蚀来形成垂直沟道层CH之间的缝隙。随后，暴露在缝隙的内壁上的牺牲层被去除，以形成开放区域，并且存储器层12沿着开放区域的表面形成。此处，存储器层12包括电荷阻挡层、电荷陷阱层和隧道绝缘层，电荷阻挡层、电荷陷阱层和隧道绝缘层中的每个都通过沉积工艺形成。随后，形成有存储器层12的开放区域被填充有导电层13。因此，多个存储器单元被堆叠在衬底之上。
然而，根据如在上面描述的形成存储器单元的已知方法，由于在沿着开放区域的内表面形成存储器层12之后用导电层13来填充开放区域，所以开放区域要以足够间隔形成，并且堆叠的层的高度因此会增加，这会使得难以提高存储器件的集成度。另外，由于通过化学气相沉积所沉积的绝缘层被用作电荷阻挡层，所以电荷阻挡层会具有低质量，因此使存储器件的特性退化。
发明内容
示例性实施例涉及一种能够通过减小堆叠的层的高度来提高其集成度的半导体器件，并且涉及一种制造该半导体器件的方法。
根据本发明的一个实施例的半导体器件包括：字线和层间绝缘层，所述字线和所述层间绝缘层交替地堆叠在衬底上；垂直沟道层，所述垂直沟道层从衬度突出并且穿过字线和层间绝缘层；隧道绝缘层，所述隧道绝缘层围绕每个垂直沟道层；电荷陷阱层，所述电荷陷阱层围绕隧道绝缘层，其中电荷陷阱层的在隧道绝缘层与字线之间的第一区域具有小于其在隧道绝缘层与层间绝缘层之间的第二区域的厚度；以及第一电荷阻挡层图案，所述第一电荷阻挡层图案围绕电荷陷阱层的第一区域。
根据本发明的另一实施例的制造半导体器件的方法包括：交替地形成第一材料层和第二材料层，通过刻蚀第一材料层和第二材料层来形成沟道孔，在每个沟道孔中形成垂直沟道层、围绕垂直沟道层的隧道绝缘层和围绕隧道绝缘层的电荷陷阱层、通过刻蚀第一材料层和第二材料层来形成彼此邻近的沟道孔之间的缝隙，去除暴露在缝隙中的第一材料层，通过氧化在去除了第一材料层的区域中暴露的电荷陷阱层的给定厚度来形成第一电荷阻挡层，并且在去除了第一材料层的区域中形成导电层。
根据本发明的又一实施例的制造半导体器件的方法包括：交替地形成第一材料层和第二材料层，通过刻蚀第一材料层和第二材料层来形成沟道孔，通过氧化每个暴露在沟道孔的内表面上的第一材料层的给定厚度来形成第一电荷阻挡层图案，并且在每个沟道孔中形成垂直沟道层、围绕垂直沟道层的隧道绝缘层和围绕隧道绝缘层的电荷陷阱层。
附图说明
图1是常规三维（3D）非易失性存储器件的横截面视图；
图2A至2C是示出制造根据本发明的第一实施例的半导体器件的方法的工艺流程的横截面视图；
图3和图4是应用本发明的第一实施例的半导体器件的横截面视图；
图5A至图5C是示出制造根据本发明的第二实施例的半导体器件的方法的工艺流程的横截面视图；
图6和图7是应用本发明的第二实施例的半导体器件的横截面视图；
图8A至图8C是示出制造根据本发明的第三实施例的半导体器件的方法的工艺流程的横截面视图；
图9和图10是应用本发明的第三实施例的半导体器件的横截面视图；
图11是示出应用本发明的第一实施例至第三实施例中的至少一个的半导体器件的擦除特性的曲线图；
图12是示出根据本发明的一个实施例的存储器系统的配置的框图；以及
图13是示出根据本发明的一个实施例的计算系统的框图。
具体实施方式
在下文中，将详细地参照所附的附图来描述本发明的各种实施例。这些图被提供来使得本领域技术人员完成和使用根据本发明的示例性实施例的本发明。
图2A至图2C是示出制造根据本发明的第一实施例的半导体器件的方法的工艺流程的横截面视图。图2A至图2C示出了堆叠有存储器单元的区域。
如在图2A中所示，第一材料层21和第二材料层22交替地被形成在形成有给定的下部结构的衬底（未示出）上。此处，下部结构可以包括源极区和管道栅极（pipe gate）。
第一材料层21可以用来形成字线和选择线。第二材料层22可以用来使堆叠的字线和选择线彼此电绝缘。第一材料层21和第二材料层22可以由在其间具有高刻蚀选择性的材料形成。在第一实施例中，第一材料层21可以包括诸如氮化物层之类的牺牲层，而第二材料层22可以包括诸如氧化物层之类的层间绝缘层。
随后，第一材料层21和第二材料层22被刻蚀来形成沟道孔。沟道孔被用来形成垂直沟道层26并且从地平面看来可被布置成矩阵。
随后，电荷陷阱层24可以沿着沟道孔的内壁形成。此处，每个电荷陷阱层24沿着每个沟道孔的内壁都可具有一致的厚度。在考虑到在形成第一电荷阻挡层的随后工艺期间要被氧化的电荷陷阱层24的厚度的情况下，电荷陷阱层24可以以足够的厚度形成。电荷陷阱层24包括在对应于导电层30的位置处的第一区域和在对应于第二材料层22的位置处的第二区域。第一区域和第二区域交替地布置。
随后，隧道绝缘层25形成在电荷陷阱层24上。每个隧道绝缘层25都可以通过使用沉积工艺或者通过氧化每个电荷陷阱层24的给定厚度来形成。当通过使用氧化工艺形成隧道绝缘层25时，在隧道绝缘层25与电荷陷阱层24之间的界面并不暴露于外部，因此改进界面特性。
随后，垂直沟道层26形成在隧道绝缘层25上。此处，每个垂直沟道层26都可包括半导体层。垂直沟道层26可具有带有开放中央部的管状形状。可替选地，垂直沟道层26可具有被完全充满的中央部。当垂直沟道层26具有开放中央部时，该开放中央部被填充有诸如可流动的氧化物层之类的绝缘层27。
同时，在电荷陷阱层24形成之前，缓冲层23可以沿着沟道孔的内壁形成。在缓冲层23形成的情况下，可以防止电荷陷阱层24在去除第一材料层21的随后的工艺期间被损坏。
如在图2B中所示，第一材料层21和第二材料层22被刻蚀来形成在垂直沟道层26之间的缝隙S。此处，缝隙S可被形成在每两个相邻的垂直沟道层26之间。可替选地，缝隙S可以形成在某个数目的垂直沟道层26之间。
随后，暴露在缝隙S的内壁上的第一材料层21被去除以形成开放区域。此处，字线或选择线形成在每个开放区域中。例如，当第一材料层21包括氮化物层并且第二材料层22包括氧化物层时，可以通过使用磷酸溶液选择性地去除第一材料层21，而第二材料层22保留。
由于第一材料层21被去除，所以电荷陷阱层24的第一区域被暴露。为了参考，如在上面所描述的那样，在缓冲层23沿着沟道孔的内壁形成的情况下，第一材料层21被去除以暴露缓冲层23。因此，电荷陷阱层24的第一区域通过刻蚀暴露的缓冲层23而被暴露。此时，缓冲层图案23A保留在电荷陷阱层24与第二材料层22之间。也就是，缓冲层图案23A围绕电荷陷阱层24的第二区域。
随后，通过去除第一材料层21而暴露的电荷陷阱层24的给定厚度被氧化以形成第一电荷阻挡层图案28。当第一电荷阻挡层图案28通过使电荷陷阱层24氧化而形成，在电荷陷阱层24与第一电荷阻挡层图案28之间的界面没有暴露于外部，因此改进界面特性。
由于仅仅电荷陷阱层24的通过去除第一材料层21而暴露的部分被氧化，所以电荷陷阱层24的外表面可以具有不平坦性。例如，电荷陷阱层24的外表面可具有不平坦性，使得电荷陷阱层24的被氧化的第一区域升高而第二区域凹进。
如在图2C中所示出的那样，形成有第一电荷阻挡层图案28的开放区域被填充有导电层30，并且缝隙S被填充有绝缘层31。此处，每个导电层30都可被用作字线或选择线并且包括诸如钨层之类的金属层。
在形成导电层30之前，第二电荷阻挡层29可以进一步沿着开放区域的形成有第一电荷阻挡层图案28的内表面而形成。在此情况下，第二电荷阻挡层29形成在第一电荷阻挡层图案28与导电层30之间以及在导电层30与第二材料层22之间。每个第二电荷阻挡层29都可包括具有高介电常数的介电层，诸如氧化铝层（Al2O3）或氧化硅层（SiO2），并且包括堆叠的介电层。通过附加地形成第二电荷阻挡层29，擦除特性可改进得更多。
以这样的方式，存储器单元沿着垂直沟道层26堆叠。也就是，导电层30和第二材料层22交替地堆叠在衬底（未示出）之上。垂直沟道层26从衬底突出，并且穿过导电层30和第二材料层22。隧道绝缘层25围绕垂直沟道层26。电荷陷阱层24A围绕隧道绝缘层25，并且每个电荷陷阱层24A的在导电层30与每个隧道绝缘层25之间的第一区域具有小于在第二材料层22与每个隧道绝缘层25之间的第二区域的厚度。第一电荷阻挡层图案28围绕电荷陷阱层24的第一区域。
根据如上所述的第一实施例，电荷阻挡层通过氧化借助去除第一材料层而暴露的电荷陷阱层而形成。因此，电荷阻挡层可以不形成在开放区域中的层间绝缘层的表面上，因此如与常规三维（3D）非易失性存储器件的堆叠的层的高度相比减小了堆叠的层的高度。另外，在电荷陷阱层与电荷阻挡层之间的界面处的质量可以被改进。
图3和图4是根据本发明的第一实施例的形成有存储器单元的3D非易失性存储器件的横截面视图。
如在图3中所示，根据本发明的一个实施例的三维非易失性存储器件包括管道栅极PG、堆叠在管道栅极PG上的字线WL和在至少一层中堆叠在字线WL上的选择线SL。另外，存储器件的沟道层CH包括在管道栅极PG中形成的管道沟道层P_CH和一个或多个垂直沟道层V_CH，所述一个或多个垂直沟道层V_CH耦合到管道沟道层P_CH。根据半导体器件的此结构，串具有U形。
在下文简要描述了制造存储器件的方法。
首先，管道栅极PG被刻蚀来形成沟槽。随后，这些沟槽被填充有牺牲层，并且第一材料层21和第二材料层22交替地形成。随后，第一材料层21和第二材料层22被刻蚀来形成耦合到沟槽的沟道孔。此处，沟道孔被形成使得每个沟槽都可被耦合到至少一对沟道孔。随后，暴露在沟道孔的底面上的牺牲层被去除，并且电荷陷阱层、隧道绝缘层和沟道层形成在每个沟槽的内表面和每个沟道孔的内表面上。随后的通过去除第一材料层21来形成缝隙和形成第一电荷阻挡层图案28的工艺可以利用与第一实施例相同的方式执行。
此处，围绕垂直沟道层V_CH的隧道绝缘层25和电荷陷阱层24A被形成来进一步围绕管道沟道层P_CH。另外，当缓冲层23A形成在电荷陷阱层24A与第二材料22之间时，隧道绝缘层25、电荷陷阱层24A和缓冲层23A可进一步围绕管道沟道层P_CH。此处，围绕管道沟道层P_CH的隧道绝缘层25、电荷陷阱层24A和缓冲层23A用作管道晶体管的栅极绝缘层。因此，栅极绝缘层的厚度可以容易地通过控制缓冲层23A的厚度而被控制。
如在图4中所示的那样，根据本发明的另一实施例的三维非易失性存储器件包括下部选择线LSL的至少一个层、字线WL和上部选择线USL的至少一个层，所述下部选择线LSL的至少一个层、所述字线WL和所述上部选择线USL的至少一个层顺序地堆叠在包括源极区S的衬底40上。
此处，下部选择线LSL、字线WL和上部选择线USL可以同时形成或在不同时间形成。当下部选择线LSL、字线WL和上部选择线USL同时形成时，下部选择晶体管和上部选择晶体管的第一电荷阻挡层图案28、隧道绝缘层25以及电荷陷阱层24A用作栅极绝缘层。
图5A至图5C是示出制造根据本发明的第二实施例的半导体器件的方法的工艺流程的横截面视图。图5A至图5C示出了堆叠有存储器单元的区域。此处，省略了对第二实施例的与第一实施例相同的内容的描述。
如在图5A中所示，第一材料层51和第二材料层52交替地形成在形成有给定的下部结构的衬底（未示出）上。
在一个实例中，每个第一材料层51都可包括诸如多晶硅层之类的导电层，并且每个第二材料层52都可包括诸如氧化物层之类的绝缘层。在另一实例中，每个第一材料层51都可包括诸如掺杂的多晶硅层或掺杂的非晶硅层之类的导电层，并且每个第二材料层52都可包括诸如未掺杂的多晶硅层或未掺杂的非晶硅层之类的牺牲层。在又一实例中，每个第一材料层51都可包括诸如氮化物层之类的牺牲层，并且每个第二材料层52都可包括诸如氧化物层之类的绝缘层。
在第二实施例中，第一材料层51包括诸如氮化物层之类的牺牲层，并且第二材料层52包括诸如氧化物层之类的绝缘层。
随后，第一材料层51和第二材料层52被刻蚀来形成沟道孔H，并且暴露在沟道孔H的内表面上的每个第一材料层51的给定厚度被氧化，以因此形成第一电荷阻挡层图案53。
此时，牺牲层（未示出）可以沿着沟道孔H的内壁形成，并且每个第一材料层51都可被氧化给定厚度。此处，每个牺牲层都可包括氮化物层或硅层，并且具有在到之间变化的厚度。在这种情况下，第一材料层51和每个牺牲层都同时通过氧化工艺被氧化，并且电荷阻挡层通过将沿着沟道孔H的内壁形成的牺牲层氧化而进一步形成。
随后，在电荷陷阱层54沿着沟道孔H的内壁形成之后，隧道绝缘层55形成在电荷陷阱层54上。此处，每个隧道绝缘层55都可通过使用沉积工艺或通过使每个电荷陷阱层54的给定厚度氧化而形成。
随后，在垂直沟道层56形成在隧道绝缘层55上之后，垂直沟道层56的开放中央部分被填充有诸如流体氧化物层之类的绝缘层57。
如在图5B中所示，第一材料层51和第二材料层52被刻蚀来形成在垂直沟道层56之间的缝隙S。随后，暴露在缝隙S的内壁上的第一材料层51选择性地被去除，以形成开放区域。此处，第一电荷阻挡层图案53未被去除而是保留。
例如，当第一材料层51包括氮化物层，并且第一电荷阻挡层图案53包括氧化物层时，第一材料层51可选择性地通过使用磷酸而被去除。此时，第一电荷阻挡层图案53未被刻蚀而是保留。通过氧化工艺形成的第一电荷阻挡层图案53具有比通过使用沉积工艺形成的电荷阻挡层的刻蚀率更低的刻蚀率。因此，可以防止第一电荷阻挡层图案53在第一材料层51被去除时受损伤。
如在图5C中所示，第二电荷阻挡层58可以沿着开放区域的内表面形成。此时，第一电荷阻挡层图案53可以在第二电荷阻挡层58形成之前被去除。
随后，形成有第二电荷阻挡层58的开放区域被填充有导电层59，并且缝隙S被填充有绝缘层60。因此，存储器单元沿着垂直沟道层56堆叠。
根据第二实施例，每个第一材料层51都可包括诸如多晶硅层之类的导电层，并且每个第二材料层52都可包括诸如氧化物层之类的绝缘层。在这种情况下，包括导电层的每个第一材料层51都可被氧化给定厚度，以形成第一电荷阻挡层图案53。另外，在形成缝隙S之后，通过缝隙S暴露的第一材料层51未被去除而是被硅化。随后，缝隙S被填充有绝缘层60，从而完成制造存储器单元的工艺。
另外，根据第二实施例，第一材料层51可包括诸如掺杂的多晶硅层之类的导电层，并且第二材料层52可包括诸如未掺杂的多晶硅层之类的牺牲层。在这种情况下，包括导电层的每个第一材料层51的给定厚度可以被氧化来形成第一电荷阻挡层图案53。另外，在缝隙S形成之后，第二材料层52可被去除，而不是第一材料层51被去除。随后，去除了第二材料层52的区域和缝隙S被填充有绝缘层60，从而完成制造存储器单元的工艺。
此处，在氧化给定后的每个第一材料层51的工艺期间，每个第二材料层52还可被氧化给定厚度。被氧化的部分可以保留，或者与去除第二材料层52同时被去除。由于尽管被氧化的部分保留但该部分仍用作层间绝缘层，所以被氧化的部分不会影响存储器件的特性。
图6和图7是根据第二实施例形成存储器单元的3D非易失性存储器件的横截面视图。此处，省略了对第二实施例的与第一实施例相同的内容的描述。
如在图6中所示，应用本发明的第二实施例的3D非易失性存储器件可包括管道栅极PG和形成在管道栅极PG中的管道沟道层P_CH。3D非易失性存储器件可进一步包括隧道绝缘层55、电荷陷阱层54和栅极绝缘层61，所述隧道绝缘层55、所述电荷陷阱层54和所述栅极绝缘层61围绕管道沟道层P_CH。
此处，栅极绝缘层61与形成第一电荷阻挡层图案53同时形成。例如，在形成沟道孔H之后，填充管道栅极PG的沟槽的牺牲层可以被去除。随后，暴露在沟道孔H的内表面上的每个第一材料层51都通过使用氧化工艺被氧化给定厚度，并且同时，暴露在沟槽的内表面上的管道栅极导电层被氧化给定厚度。结果，第一电荷阻挡层图案53和栅极绝缘层61可同时形成。
例如，当每个第一材料层51都包括氮化物层并管道栅极导电层包括多晶硅层时，管道栅极导电层的氧化速度是第一材料层51的约1.5倍。因此，栅极绝缘层61可具有大于每个第一电荷阻挡层图案53的厚度D1的厚度D2（D1<D2），因此改进管道晶体管的特性。
如在图7中所示，应用本发明的第二实施例的3D非易失性存储器件可包括下部选择线LSL的至少一层、字线WL和上部选择线USL的至少一层，所述下部选择线LSL的至少一层、所述字线WL和所述上部选择线USL的至少一层顺序地倍堆叠在包括源极区S的衬底70上。
此处，下部选择晶体管和上部选择晶体管用作栅极绝缘层、隧道绝缘层55、电荷陷阱层54、第一电荷阻挡层图案53和第二电荷阻挡层58，它们围绕垂直沟道层56。
图8A至图8C是示出制造根据本发明的第三实施例的半导体器件的方法的工艺流程的横截面视图。图8A至8C示出了堆叠有存储器单元的区域。省略了对第三实施例的与第一和第二实施例相同的内容的描述。
如在图8A中所示，第一材料层81和第二材料层82交替地形成在形成有给定的下部结构的衬底（未示出）上。在第三实施例中，每个第一材料层81包括诸如氮化物层之类的牺牲层，而每个第二材料层82包括诸如氧化物层之类的绝缘层。
随后，第一材料层81和第二材料层82被刻蚀来形成沟道孔，并且每个暴露在沟道孔的内表面上的第一材料层81被氧化给定厚度。以这种方式，第一电荷阻挡层图案83形成。
随后，电荷陷阱层84、隧道绝缘层85和垂直沟道层86沿着沟道孔的内壁形成。当垂直沟道层86具有开放中央区域时，开放中央区域被填充有诸如可流动的氧化物层的绝缘层87。
如在图8B中所示，第一材料层81和第二材料层82被刻蚀来形成在沟道孔之间的缝隙S。随后，暴露在缝隙S的内壁上的第一材料层81选择性地被去除来形成开放区域。
随后，通过使用氧化工艺，电荷陷阱层84的邻近第一电荷阻挡层图案83的表面被氧化给定厚度，因此形成第二电荷阻挡层图案88。因此，电荷陷阱层84A具有第一区域和均具有比第一区域更大的厚度的第二区域。另外，第二电荷阻挡层图案88被形成来围绕电荷陷阱层84A的第一区域。
如在图8C中所示，在开放区域被填充有导电层89之后，每个缝隙S被填充有绝缘层90。此时，在开放区域被填充有导电层89之前，第三电荷阻挡层（未示出）可沿着开放区域的内表面进一步形成。以这样的方式，存储器单元沿着垂直沟道层86堆叠。
图9和图10是根据本发明的第三实施例形成有存储器单元的3D非易失性存储器件的横截面视图。此处，省略了对第三实施例的与第一和第二实施例相同的内容的描述。
如在图9中所示，应用本发明的第三实施例的3D非易失性存储器件可包括管道栅极PG和形成在管道栅极PG中的管沟道层P_CH。3D非易失性存储器件可进一步包括隧道绝缘层85、电荷陷阱层84A和栅极绝缘层91，所述隧道绝缘层85、所述电荷陷阱层84A和所述栅极绝缘层91围绕管道沟道层P_CH。
如在图10中所示，应用本发明的第三实施例的3D非易失性存储器件可包括下部选择线LSL的至少一层、字线WL和上部选择线USL的至少一层，所述下部选择线LSL的至少一层、所述字线WL和所述上部选择线USL的至少一层顺序地堆叠在包括源极区S的衬底100上。
此处，下部选择晶体管和上部选择晶体管用作栅极绝缘层、隧道绝缘层85、电荷陷阱层84A、第一电荷阻挡层图案83和第二电荷阻挡层图案88，它们围绕垂直沟道层86。
图11是示出了应用第一至第三实施例中的至少一个的半导体器件的擦除特性的曲线图。特别地，图11中的曲线图示出了响应于擦除电压的阈值电压偏移。在图11中，x轴表示在擦除操作期间被施加的擦除电压的水平，而y轴表示存储器单元的阈值电压。
在图11中，A1至A5指示当通过使用沉积方法来形成电荷阻挡层时的存储器单元的擦除状态，以示出常规半导体器件的擦除特性，而B1至B5指示当通过使用氧化方法来形成电荷阻挡层时的存储器单元的擦除状态。另外，VE1、VE2、VE3、VE4和VE5是擦除电压（VE1<VE2<VE3<VE4<VE5）。
存储器单元的阈值电压在编程操作期间被增加。另外，当擦除电压在擦除操作期间被施加到源极线或源极极区时，编程状态P的存储器单元的阈值电压被减小，并且结果是擦除状态A1至A5和B1至B5。
此处，存储器单元的阈值电压的变化范围可以根据电阻阻挡层和在电荷陷阱层与电荷阻挡层之间的界面特性的质量而变化。也就是说，由于电荷阻挡层和在电荷陷阱层与电荷阻挡层之间的界面特性的质量被改进，阈值电压的变化范围可以在擦除操作期间被增加，因此改进存储期间的擦除特性。
参考图11中的曲线图，当通过使用氧化方法形成电荷阻挡层时，与当通过使用沉积方法形成电荷阻挡层时相比，存储器单元的阈值电压在擦除操作期间急剧地减小。另外，由于擦除电压水平增加，在氧化方法的阈值电压与沉积方法的阈值电压之间的差可以被进一步增加。因此，当通过使用本发明的第一至第三实施例中的至少一个来制造半导体器件时，存储器件的操作特性可以被改进。
图12是示出了根据本发明的一个实施例的存储器系统的配置的图。
如图12中所示，根据本发明的一个实施例的存储器系统100包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可包括参照第一实施例至第三实施例描述的存储器单元。另外，非易失性存储器件120可以是包括多个快闪存储器芯片的多芯片封装。
存储器控制器110被配置来控制非易失性存储器件120。存储器控制器110可包括SRAM 111、中央处理单元（CPU）112、主机接口（I/F）113、ECC电路114和存储器I/F 115。SRAM111用作CPU 112的操作存储器。CPU 112执行针对存储器控制器110的数据交换的全部控制操作。主机I/F 113可包括被耦合到存储器系统100的主机的数据交换协议。另外，ECC电路114检测和校正包括在从非易失性存储器件120中读取的数据中的错误。存储器I/F 115将存储器控制器110与非易失性存储器件120接口连接。存储器控制器110可进一步包括ROM，用于存储与主机接口连接的代码数据。
如上被配置的存储器系统100可以是存储卡或固态盘（SSD），其中非易失性存储器件120和控制器110被组合。例如，如果存储器系统100是SSD，那么存储器控制器110可与外部（例如主机）通过各种接口协议之一、诸如USB、MMC、PCI-E、PATA、SCSI、ESDI和IDE来进行通信。
图13是示出了根据本发明的一个实施例的计算系统的配置的图。
如在图13中所示，计算系统200可包括CPU 220、RAM 230、用户接口240、调制解调器250和被电耦合到系统总线260的存储器系统210。当计算系统200是移动装置时，计算系统200可进一步包括用于给计算系统200供给工作电压的电池。计算系统200可进一步包括应用芯片组、摄像机图像处理器（CIS）、移动DRAM等等。
存储器系统210可包括如在上面结合图12所描述的存储器控制器211和非易失性存储器件212。
根据本发明的一个实施例，半导体器件包括通过氧化第一材料层或电荷陷阱层的给定厚度形成的电荷阻挡层。因此，与常规的半导体器件相比，堆叠的层的高度可以被减小，因此增加存储器件的集成度。另外，通过使用氧化方法来形成电荷阻挡层，使得电荷阻挡层的质量可被改进，并且在电荷陷阱层与电荷阻挡层之间的界面特性可被改进，因此改进存储器件的工作特性。

Claims (23)

1.一种半导体器件，其包括：
字线和层间绝缘层，所述字线和所述层间绝缘层交替地堆叠在衬底上；
垂直沟道层，所述垂直沟道层从衬底突出并且穿过所述字线和所述层间绝缘层；
隧道绝缘层，所述隧道绝缘层围绕每个垂直沟道层；
电荷陷阱层，所述电荷陷阱层围绕隧道绝缘层，其中所述电荷陷阱层包括在所述隧道绝缘层与所述字线之间的第一区域以及在所述隧道绝缘层与所述层间绝缘层之间的第二区域；以及
第一电荷阻挡层图案，所述第一电荷阻挡层图案围绕所述电荷陷阱层的第一区域，其中通过氧化第一区域中的电荷陷阱层的给定厚度从而使得电荷陷阱层的第一区域的厚度小于电荷陷阱层的第二区域的厚度而形成所述第一电荷阻挡层图案，并且所述第一电荷阻挡层图案仅插入在所述电荷陷阱层和所述字线之间。
2.根据权利要求1所述的半导体器件，其中，所述电荷陷阱层的外表面具有不平坦性。
3.根据权利要求1所述的半导体器件，进一步包括：在所述第一电荷阻挡层图案与所述字线之间的以及在所述字线与所述层间绝缘层之间的第二电荷阻挡层。
4.根据权利要求1所述的半导体器件，进一步包括围绕所述电荷陷阱层的第二区域的缓冲层图案。
5.根据权利要求1所述的半导体器件，其中，隧道绝缘层通过氧化电荷陷阱层的给定厚度而形成。
6.根据权利要求1所述的半导体器件，进一步包括：
在所述衬底与堆叠的字线和层间绝缘层之间形成的管道栅极；以及
在所述管道栅极中形成的管道沟道层，所述管道沟道层耦合到所述垂直沟道层并且被所述隧道绝缘层和所述电荷陷阱层围绕。
7.根据权利要求6所述的半导体器件，进一步包括：插入在所述电荷陷阱层与所述层间绝缘层之间以及在所述电荷陷阱层与所述管道栅极之间的缓冲层图案。
8.根据权利要求6所述的半导体器件，进一步包括：插入在所述电荷陷阱层与所述管道栅极之间的栅极绝缘层。
9.根据权利要求1所述的半导体器件，进一步包括：
形成在堆叠的字线之上的上部选择线的至少一层；以及
形成在堆叠的字线之下的下部选择线的至少一层。
10.一种制造半导体器件的方法，所述方法包括：
交替地形成第一材料层和第二材料层；
通过刻蚀第一材料层和第二材料层来形成沟道孔；
在每个沟道孔中形成垂直沟道层、围绕垂直沟道层的隧道绝缘层和围绕隧道绝缘层的电荷陷阱层；
通过刻蚀第一材料层和第二材料层，在彼此邻近的沟道孔之间形成缝隙；
去除暴露在缝隙中的第一材料层；
通过氧化暴露在去除了第一材料层的区域中的电荷陷阱层的给定厚度来形成第一电荷阻挡层图案；以及
在去除了第一材料层的区域中形成导电层。
11.根据权利要求10所述的方法，进一步包括沿着去除了第一材料层的区域的内表面形成第二电荷阻挡层。
12.根据权利要求10所述的方法，进一步包括：
在第一材料层和第二材料层交替地形成之前，形成管道栅极导电层；
通过刻蚀管道栅极导电层来形成沟槽，其中沟槽被耦合到沟道孔；
在沟槽中填充牺牲层；以及
在沟道孔形成之后，去除暴露在沟道孔的底面上的牺牲层。
13.根据权利要求10所述的方法，其中，垂直沟道层、隧道绝缘层和电荷陷阱层的形成包括：
沿着每个沟道孔的内壁形成电荷陷阱层；
在电荷陷阱层上形成隧道绝缘层；以及
在隧道绝缘层上形成垂直沟道层。
14.根据权利要求10所述的方法，其中，垂直沟道层、隧道绝缘层和电荷陷阱层的形成包括：
沿着每个沟道孔的内壁形成电荷陷阱层；
通过氧化一厚度的电荷陷阱层来形成隧道绝缘层；以及
在隧道绝缘层上形成垂直沟道层。
15.根据权利要求10所述的方法，进一步包括：在形成电荷陷阱层之前沿着沟道孔的内表面形成缓冲层。
16.一种制造半导体器件的方法，所述方法包括：
交替地形成第一材料层和第二材料层；
通过刻蚀第一材料层和第二材料层来形成沟道孔；
通过氧化暴露在沟道孔的内表面上的每个第一材料层的给定厚度来形成第一电荷阻挡层图案；以及
在每个沟道孔中形成垂直沟道层、围绕垂直沟道层的隧道绝缘层和围绕隧道绝缘层的电荷陷阱层。
17.根据权利要求16所述的方法，进一步包括：
通过刻蚀第一材料层和第二材料层以在彼此相邻的沟道孔之间形成缝隙；
去除暴露在缝隙中的第一材料层；以及
在去除了第一材料层的区域中形成导电层。
18.根据权利要求17所述的方法，进一步包括：沿着去除了第一材料层的区域的内表面形成第二电荷阻挡层。
19.根据权利要求17所述的方法，进一步包括：通过在去除第一材料层之后氧化在第一电荷阻挡层图案上接触的电荷陷阱层的给定厚度而形成第二电荷阻挡层图案。
20.根据权利要求16所述的方法，进一步包括：在形成沟道孔之后沿着沟道孔的内壁形成牺牲层。
21.根据权利要求20所述的方法，其中，与每个第一材料层的预定厚度被氧化的同时氧化牺牲层。
22.根据权利要求16所述的方法，进一步包括：
在第一材料层和第二材料层交替地形成之前，形成管道栅极导电层；
通过刻蚀管道栅极导电层来形成沟槽，其中沟槽被耦合到沟道孔；
在沟槽中填充牺牲层；以及
在沟道孔形成之后，去除暴露在沟道孔的底面上的牺牲层。
23.根据权利要求22所述的方法，其中，第一电荷阻挡层图案的形成进一步包括：通过氧化暴露在沟道孔的内表面上的每个第一材料层的预定厚度和暴露在沟槽的内表面上的管道栅极导电层的预定厚度来形成第一电荷阻挡层图案和栅极绝缘层。
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130076372A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US8946023B2 (en) * 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
KR20140117211A (ko) * 2013-03-26 2014-10-07 에스케이하이닉스 주식회사 반도체 장치
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US20160155750A1 (en) * 2014-11-28 2016-06-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102321739B1 (ko) 2015-02-02 2021-11-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US10056400B2 (en) 2015-09-08 2018-08-21 Toshiba Memory Corporation Stacked semiconductor device
US9768191B2 (en) 2015-10-19 2017-09-19 Toshiba Memory Corporation Semiconductor device
CN105374757B (zh) * 2015-10-19 2019-05-21 中国科学院微电子研究所 半导体器件及其制造方法
US10032790B2 (en) * 2015-12-16 2018-07-24 Toshiba Memory Corporation Semiconductor device
TWI582964B (zh) 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US10269620B2 (en) * 2016-02-16 2019-04-23 Sandisk Technologies Llc Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof
KR102598723B1 (ko) * 2016-05-04 2023-11-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9947687B2 (en) 2016-06-08 2018-04-17 Micron Technology, Inc. Memory cells comprising a programmable field effect transistor having a reversibly programmable gate insulator
US9773805B1 (en) 2016-06-20 2017-09-26 Micron Technology, Inc. Integrated structures and methods of forming integrated structures
US9859298B1 (en) * 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
CN115942749A (zh) 2016-09-21 2023-04-07 铠侠股份有限公司 半导体装置
KR102607595B1 (ko) 2016-10-13 2023-11-30 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10083981B2 (en) * 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
CN108682677B (zh) * 2017-03-28 2020-06-16 旺宏电子股份有限公司 存储器元件及其制作方法
US9985049B1 (en) * 2017-04-28 2018-05-29 Micron Technology, Inc. Arrays of elevationally-extending strings of memory cells and methods of forming memory arrays
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
JP2019050268A (ja) 2017-09-08 2019-03-28 東芝メモリ株式会社 記憶装置
CN107818984B (zh) * 2017-11-01 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10283513B1 (en) 2017-11-06 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device with annular blocking dielectrics and method of making thereof
JP2019160918A (ja) 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置およびその製造方法
US10790304B2 (en) 2018-07-26 2020-09-29 Micron Technology, Inc. Integrated assemblies comprising ferroelectric transistors and non-ferroelectric transistors
JP2020043287A (ja) * 2018-09-13 2020-03-19 キオクシア株式会社 半導体装置およびその製造方法
KR102627897B1 (ko) * 2018-09-18 2024-01-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN108899324A (zh) * 2018-09-19 2018-11-27 长江存储科技有限责任公司 三维存储器
US10629608B2 (en) 2018-09-26 2020-04-21 Macronix International Co., Ltd. 3D vertical channel tri-gate NAND memory with tilted hemi-cylindrical structure
CN109300900B (zh) * 2018-10-16 2020-07-07 长江存储科技有限责任公司 三维存储器以及形成三维存储器的方法
KR102649536B1 (ko) * 2019-01-23 2024-03-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
CN109887922B (zh) * 2019-03-15 2022-03-22 长江存储科技有限责任公司 三维存储器及其制造方法
CN110085593B (zh) * 2019-04-17 2021-12-21 深圳市领德创科技有限公司 一种3d闪存芯片的制作方法及电子产品
KR102708563B1 (ko) 2019-06-10 2024-09-24 삼성전자주식회사 수직형 메모리 장치
KR102702088B1 (ko) * 2019-06-18 2024-09-03 삼성전자주식회사 블로킹 배리어 패턴들을 가진 셀 게이트 패턴들을 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법
CN110299366B (zh) * 2019-06-27 2020-05-19 长江存储科技有限责任公司 三维存储器及其形成方法
CN110491880B (zh) * 2019-07-10 2020-11-17 长江存储科技有限责任公司 一种三维存储器及其制备方法
KR20210072276A (ko) * 2019-12-09 2021-06-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
WO2021146878A1 (en) * 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same
CN112103296B (zh) * 2020-08-10 2024-05-24 长江存储科技有限责任公司 半导体结构的制造方法
CN112530975B (zh) * 2020-12-07 2022-05-20 长江存储科技有限责任公司 三维存储器及其制备方法
CN112713154B (zh) * 2021-02-08 2023-07-25 长江存储科技有限责任公司 三维存储器结构及其制备方法
JP2022127522A (ja) * 2021-02-19 2022-08-31 キオクシア株式会社 半導体記憶装置
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
US11515326B2 (en) * 2021-03-04 2022-11-29 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
KR20230026875A (ko) * 2021-08-18 2023-02-27 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치의 제조 방법 및 이의 동작 방법
CN117222229A (zh) * 2021-11-03 2023-12-12 长江存储科技有限责任公司 三维存储装置及其制造方法
US20240237337A9 (en) * 2022-10-19 2024-07-11 Applied Materials, Inc. Three-dimensional memory device wordlines with reduced blocking layer damage

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009290A (zh) * 2006-01-23 2007-08-01 株式会社东芝 非易失性半导体存储器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005093808A (ja) * 2003-09-18 2005-04-07 Fujio Masuoka メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法
US7271444B2 (en) * 2003-12-11 2007-09-18 International Business Machines Corporation Wrap-around gate field effect transistor
US7394693B2 (en) * 2005-08-31 2008-07-01 Micron Technology, Inc. Multiple select gate architecture
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2009084206A1 (en) 2007-12-27 2009-07-09 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US7799670B2 (en) 2008-03-31 2010-09-21 Cypress Semiconductor Corporation Plasma oxidation of a memory layer to form a blocking layer in non-volatile charge trap memory devices
KR100950478B1 (ko) 2008-05-27 2010-03-31 주식회사 하이닉스반도체 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
JP2010010596A (ja) 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5112201B2 (ja) * 2008-07-11 2013-01-09 株式会社東芝 不揮発性半導体記憶装置
KR101478678B1 (ko) * 2008-08-21 2015-01-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
US7994011B2 (en) * 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101688604B1 (ko) * 2010-07-05 2016-12-23 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120077040A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101009290A (zh) * 2006-01-23 2007-08-01 株式会社东芝 非易失性半导体存储器件

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