CN109148457A - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件及其制造方法。一种半导体器件包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。

Description

半导体器件及其制造方法
技术领域
本发明的各种实施方式总体上涉及半导体器件及其制造方法，更具体地讲，涉及一种三维半导体器件及其制造方法。
背景技术
半导体器件可包括能够存储数据的多个存储器单元。这些存储器单元可串联联接在选择晶体管之间以形成多个存储器串。为了增加半导体器件的集成密度，存储器串可按照三维方式布置。尽管三维半导体器件是熟知的，但是相当大的研究和开发工作继续集中在通过开发用于制造三维半导体器件的新型制造技术来改进三维半导体器件的操作可靠性。
发明内容
本发明总体上涉及一种用于制造三维半导体存储器装置的改进的制造方法。
根据本发明的实施方式，一种半导体器件可包括第一半导体层、与第一半导体层间隔开并设置在第一半导体层上的第二半导体层、设置在第二半导体层上的栅极层叠结构、设置在第一半导体层和第二半导体层之间的第三半导体层以及穿过栅极层叠结构、第二半导体层和第三半导体层并延伸到第一半导体层中的沟道柱。第三半导体层可与沟道柱接触并且可包括在第二半导体层和沟道柱之间的界面中突出的第一突起。
根据实施方式，一种半导体器件的制造方法可包括以下步骤：依次层叠第一半导体层、牺牲组和第二半导体层；在第二半导体层上方交替地层叠第一材料层和第二材料层；按照第一组和第二组形成沟道柱，其中，各个沟道柱穿过第一材料层和第二材料层，延伸到第一半导体层中并被多层存储器层包围；在第一组的沟道柱和第二组的沟道柱之间穿过第一材料层和第二材料层形成狭缝；去除牺牲组和多层存储器层的一部分以在第一半导体层和第二半导体层之间限定暴露第一组和第二组中的各个沟道柱的水平空间，其中，所述水平空间包括在第二半导体层与第一组和第二组中的沟道柱之间延伸的第一环形沟槽；以及形成填充第一环形沟槽和水平空间并接触第一组和第二组中的沟道柱的第三半导体层。
附图说明
图1是示出根据本发明的实施方式的半导体器件的图。
图2A至图2E是示出与如图1所示的区域A所对应的结构比较的各种结构的横截面图。
图3是示出半导体存储器装置的擦除电流根据如图2A至图2E所示的其底表面的形状和高度的曲线图。
图4A至图4C是图1所示的区域B的各种实施方式的放大横截面图。
图5A至图5M是示出根据本发明的实施方式的半导体器件的制造方法的横截面图。
图6A、图6B和图6C分别是图5C的区域C1、图5E的区域C2和图5F的区域C3的放大横截面图。
图7是根据本发明的实施方式的半导体器件的横截面图。
图8是根据本发明的实施方式的半导体器件的横截面图。
图9是示出根据本发明的实施方式的存储器系统的配置的框图。
图10是示出根据本发明的实施方式的计算系统的配置的框图。
具体实施方式
以下，将参照附图描述本发明的各种实施方式。在附图中，为了例示方便，所示的各种组件的厚度以及组件之间的距离与实际物理厚度和间隔相比可能被夸大。另外，在以下描述中，已知的相关功能和构成的详细说明可被省略以避免不必要地模糊本文所公开的主题。贯穿说明书和附图，相似标号指代相似元件。
各种实施方式涉及一种能够改进三维半导体器件的操作可靠性的半导体器件及其制造方法。
图1是示出根据本发明的实施方式的半导体器件的图。
参照图1，根据实施方式的半导体器件可包括在第一方向I上层叠的半导体层113、181和131、包括在第一方向I上层叠的多个层GI、CP1至CPn和ILD的栅极层叠结构GST、穿过栅极层叠结构GST和半导体层131和181并延伸到半导体层113中的单元插塞PL、将栅极层叠结构GST彼此分离的狭缝SI、形成在狭缝SI中的源极接触层189以及电联接到至少一个单元插塞PL的位线BL。
半导体层113、181和131可包括在第一方向I上依次层叠的第一半导体层113、第三半导体层181和第二半导体层131。第一半导体层113和第三半导体层181中的每一个可包括第一导电类型的掺杂剂。第二半导体层131可包括第一导电类型的掺杂剂，或者可以是未掺杂的半导体层。
更具体地，第一半导体层113和第三半导体层181中的每一个可包括p型掺杂剂以在半导体器件的擦除操作期间向沟道区域供应空穴。例如，第一半导体层113和第三半导体层181中的每一个可以是p型掺杂硅层。
第二半导体层131可以是p型掺杂半导体层或者可以是未掺杂半导体层。第二半导体层131可包括浓度低于第一半导体层113和第三半导体层181中的每一个的浓度的p型掺杂剂。第二半导体层131可在半导体器件的擦除操作期间向沟道区域供应空穴。通过具有较低浓度的p型掺杂剂，第二半导体层131可降低源极选择晶体管的阈值电压。另选地，第二半导体层131可包括未掺杂半导体层。
第一半导体层113可在第二方向II和第三方向III上延伸。第一方向和第三方向可彼此垂直交叉。由第二方向II和第三方向III限定的平面可与第一方向I垂直相交。第一半导体层113可在第二方向II和第三方向III上延伸以与形成单个存储器块的栅极层叠结构GST交叠。尽管图1中未示出，第一半导体层113可被分离成多个图案，对各个图案施加电压。第一导电类型的掺杂剂的浓度可朝着第一半导体层113的靠近栅极层叠结构GST的上部减小，并且朝着第一半导体层113的远离栅极层叠结构GST的下部增大。
第二半导体层131可设置在第一半导体层113上方。第二半导体层131可设置在栅极层叠结构GST下方以与栅极层叠结构GST交叠。第二半导体层131可在第一方向I上与第一半导体层113分离。第一半导体层113与第二半导体层131之间的空间可被定义为水平空间HSP。
各个第三半导体层181可填充各个水平空间HSP。狭缝SI可在第三半导体层181之间延伸以将第三半导体层181彼此分离。各个第三半导体层181可包括在第一方向I上突出的第一突起PA1。各个第三半导体层181还可包括在与第一突起PA1相反的方向上突出的第二突起PA2。
各个栅极层叠结构GST可设置在各个第二半导体层131上。各个栅极层叠结构GST可包括栅极绝缘层GI、交替地层叠在栅极绝缘层GI上的导电图案CP1至CPn和层间绝缘层ILD。栅极绝缘层GI可接触第二半导体层131。导电图案CP1至CPn可在第一方向I上彼此分离并层叠在彼此上方。层间绝缘层ILD可分别布置在导电图案CP1至CPn之间。栅极绝缘层GI可具有比各个层间绝缘层ILD小的厚度。导电图案CP1至CPn可被分成下选择栅极组LSG、单元栅极组CG和上选择栅极组USG。
下选择栅极组LSG可包括与第二半导体层131相邻的单个层中的导电图案或者两个或更多个层中的导电图案。例如，下选择栅极组LSG可包括导电图案CP1至CPn当中最靠近第二半导体层131的第一导电图案CP1以及布置在第一导电图案CP1上方的第二导电图案CP2。下选择栅极组LSG可用作联接到源极选择晶体管的栅极的源极选择线。
与下选择栅极组LSG相比，上选择栅极组USG可更远离第二半导体层131。上选择栅极组USG可包括与位线BL相邻的单个层中的导电图案或者两个或更多个层中的导电图案。例如，上选择栅极组USG可包括导电图案CP1至CPn当中最远离第二半导体层131的第n导电图案CPn以及布置在第n导电图案CPn下方的第(n-1)导电图案CPn-1。上选择栅极组USG可用作联接到漏极选择晶体管的栅极的漏极选择线。
单元栅极组CG可布置在下选择栅极组LSG上方和上选择栅极组USG下方。换言之，单元栅极组CG可包括布置在下选择栅极组LSG和上选择栅极组USG之间的导电图案。例如，单元栅极组CG可包括第三导电图案CP3至第(n-2)导电图案CPn-2。形成单元栅极组CG的导电图案可用作联接到存储器单元晶体管的栅极的字线。
如上所述，栅极层叠结构GST的导电图案CP1至CPn可用作联接到源极选择晶体管、存储器单元晶体管和漏极选择晶体管的栅极的栅电极。层间绝缘层ILD可将栅电极彼此绝缘，或者将栅电极与位线BL绝缘。导电图案CP1至CPn可包括硅、金属和金属硅化物中的至少一个。层间绝缘层ILD可包括氧化物。
单元插塞PL可在狭缝SI的两侧穿过栅极层叠结构GST和半导体层131和181并延伸到半导体层113中。各个单元插塞PL可包括沟道柱159、第一多层存储器图案ML1、第二多层存储器图案ML2和覆盖图案163。
沟道柱159可穿过栅极层叠结构GST和半导体层131和181并延伸到第一半导体层113中。沟道柱159可包括半导体层。例如，沟道柱159可包括硅层。沟道柱159可穿过第二半导体层131和第三半导体层181并且包括直接接触第三半导体层181的侧壁。沟道柱159的侧壁可直接接触设置在水平空间HSP中的第三半导体层181的侧壁、朝着栅极层叠结构GST突出的第三半导体层181的第一突起PA1以及朝着第一半导体层113突出的第二突起PA2。沟道柱159可完全填充穿过栅极层叠结构GST的孔H的中心区域。在另一示例中，沟道柱159可以是包围填充孔H的中心区域的芯绝缘层161的薄膜。芯绝缘层161可具有比沟道柱159小的高度。
覆盖图案163可设置在芯绝缘层161上并填充沟道柱159的顶部中心部分。覆盖图案163可直接接触沟道柱159。覆盖图案163可包括第二导电类型的掺杂剂。第二导电类型可不同于第一导电类型。第二导电类型的掺杂剂可以是n型掺杂剂。更具体地，覆盖图案163可以是n型掺杂硅层。覆盖图案163可用作漏结。
第一多层存储器图案ML1和第二多层存储器图案ML2可包围沟道柱159。第一多层存储器图案ML1和第二多层存储器图案ML2可通过第三半导体层181彼此分离。第一多层存储器图案ML1和第二多层存储器图案ML2中的每一个可包括彼此依次层叠的隧道绝缘层155、数据存储层153和阻挡绝缘层151。第一多层存储器图案ML1的隧道绝缘层155、数据存储层153和阻挡绝缘层151可从沟道柱159朝着栅极层叠结构GST依次设置。第二多层存储器图案ML2的隧道绝缘层155、数据存储层153和阻挡绝缘层151可从沟道柱159朝着第一半导体层113依次设置。
隧道绝缘层155可包括允许电荷隧穿的绝缘材料，例如氧化硅层。
数据存储层153可利用通过沟道柱159与包括在单元栅极组CG中的字线(例如，CP3至CPn-2)之间的电压差引起的福勒-诺德海姆(Fowler-Nordheim)隧穿来存储变化的数据。数据存储层153可包括各种材料，例如能够捕获电荷的氮化物层。数据存储层153还可包括纳米点、用于浮栅的硅以及具有可变电阻的相变材料。
阻挡绝缘层151可包括能够阻挡电荷的氧化物层。例如，阻挡绝缘层151可包括诸如氧化铝层或氧化铪层的高介电层。
第一多层存储器图案ML1的设置在上选择栅极组USG和沟道柱159之间的部分和第一多层存储器图案ML1的设置在下选择栅极组LSG和沟道柱159之间的部分可用作栅极绝缘层。第二多层存储器图案ML2可用作将第一半导体层113和沟道柱159彼此绝缘的绝缘层。
第一多层存储器图案ML1可沿着沟道柱159与栅极层叠结构GST之间的界面延伸。包围沟道柱159的第一多层存储器图案ML1可具有接触第三半导体层181的第一突起PA1的底表面。
第二多层存储器图案ML2可沿着沟道柱159与第一半导体层113之间的界面延伸。包围沟道柱159的第二多层存储器图案ML2可具有接触第二突起PA2的顶表面。
第三半导体层181的第一突起PA1可在第二半导体层131和沟道柱159之间延伸并直接接触第二半导体层131和沟道柱159。第三半导体层181的第二突起PA2可在第一半导体层113和沟道柱159之间延伸并直接接触第一半导体层113和沟道柱159。
狭缝SI可设置在栅极层叠结构GST之间。狭缝SI可朝着第一半导体层113延伸以联接到水平空间HSP。可在第一半导体层113、第二半导体层131和第三半导体层181中形成源结SJ。源结SJ可沿着第一半导体层113、第二半导体层131和第三半导体层181的与狭缝SI相邻的表面延伸。源结SJ可包括与第一导电类型不同的第二导电类型的掺杂剂。第二导电类型的掺杂剂可以是n型掺杂剂。
源结SJ可包括第一区域D1和第二区域D2。第一区域D1可包括第一浓度的第二导电类型的掺杂剂。第二区域D2可包括比第一浓度高的第二浓度的第二导电类型的掺杂剂。第二区域D2可被限定为第一半导体层113中的与狭缝SI相邻的区域。第一区域D1可被限定为第一半导体层113的与第二区域D2相邻的内侧与第二半导体层131和第三半导体层181的与狭缝SI的侧壁相邻的内侧之间的区域。
间隔物绝缘层187可形成在狭缝SI的侧壁上。间隔物绝缘层187可沿着栅极层叠结构GST的侧壁、第二半导体层131的侧壁和第三半导体层181的侧壁延伸。间隔物绝缘层187的厚度可变化，但是应该具有足够的厚度以将源极接触层189与栅极层叠结构GST绝缘。在实施方式中，间隔物绝缘层187可以是氧化物层。
如图1中进一步所示，缓冲层183可形成在间隔物绝缘层187和源结SJ之间。缓冲层183可以是氧化物层。在半导体器件的操作期间，设置在源结SJ与用作漏结的覆盖图案163之间的沟道柱159可与第二半导体层131一起用作沟道区域。在该沟道区域中，可根据施加于导电图案CP1至CPn的电压的电压电平来提供电流路径。
源极接触层189形成在间隔物绝缘层187上并完全填充狭缝SI，并且与形成在第一半导体层113内的源结SJ的第二区域D2直接接触。源极接触层189可由诸如硅化物层、金属层和掺杂硅层的各种合适的导电材料制成。源结SJ是第二导电类型的掺杂剂从第一半导体层113、第二半导体层131和第三半导体层181的与源极接触层189和间隔物绝缘层187相邻的表面扩散到第一半导体层113、第二半导体层131和第三半导体层181中的区域。
位线BL可联接到在一个方向上彼此相邻布置的多个单元插塞PL。另选地，位线BL可联接到在一个方向上彼此相邻布置的多个单元插塞PL当中的偶数或奇数单元插塞PL。尽管图1示出单条位线BL，也可形成两条或更多条位线。
位线BL可经由联接到单元插塞PL的位线接触插塞BLCT来电联接到沟道柱159和覆盖图案163。位线接触插塞BLCT可穿过设置在栅极层叠结构GST和位线BL之间的上绝缘层ULD。尽管图1中未示出，在另一实施方式中，位线BL可直接接触单元插塞PL的沟道柱159和覆盖图案163。
另外，尽管图1中未示出，半导体器件还可包括电路部(未示出)，电路部包括用于控制半导体器件的操作的驱动电路。电路部可通过多条布线金属线(未示出)和多个接触插塞(未示出)来向栅极层叠结构GST、源极接触层189和位线BL传送电信号。电路部可形成在基板(未示出)上方以设置在第一半导体层113下方并与第一半导体层113交叠，或者形成在基板(未示出)的不与第一半导体层113交叠的外围区域上。
根据上述实施方式，源极选择晶体管可被限定在下选择栅极组LSG与沟道柱159之间的交叉处，存储器单元晶体管可被限定在单元栅极组CG与沟道柱159之间的交叉处，漏极选择晶体管可被限定在上选择栅极组USG与沟道柱159之间的交叉处。因此，漏极选择晶体管、存储器单元晶体管和源极选择晶体管可通过沟道柱159串联联接在位线BL和源极接触层189之间以形成存储器串。
在半导体器件的上述结构中，第一突起PA1的底表面的形状和高度可变化。
图2A至图2E是示出与图1所示的区域A对应的结构的各种示例性结构的横截面图。
参照图2A至图2E，第一多层存储器图案ML1的底表面XA、XB、XC、XD或XE可具有各种形状。第一多层存储器图案ML1可沿着沟道柱159与包括第一导电图案CP1和栅极绝缘层GI的栅极层叠结构之间的界面延伸。第一导电图案CP1可以是用作源极选择晶体管的栅电极的下选择栅极组。第一导电图案CP1可形成在用作沟道区域中的水平部分HP的半导体层(例如，131和181)上。栅极绝缘层GI可设置在沟道区域的水平部分HP与第一导电图案CP1之间。沟道柱159可用作沟道区域的垂直部分。
参照图2A，第一多层存储器图案ML1的底表面XA可具有在从沟道柱159的侧壁朝着栅极绝缘层GI的方向上具有例如负斜率的直线的侧视图形状。底表面XA线的第一端可位于栅极绝缘层GI的底表面与沟道柱159的侧壁的交叉附近。
参照图2B，第一多层存储器图案ML1的底表面XB可在从第一导电图案CP1朝着栅极绝缘层GI的方向上具有凸折线的侧视图形状。该凸折线在从沟道柱159的侧壁朝着栅极绝缘层GI的方向上具有水平的中心直线以及倾斜的第一侧向直线和第二侧向直线，第一侧向直线具有负斜率，第二侧向直线具有正斜率。第一多层存储器图案ML1的底表面XB可在从第一导电图案CP1朝着栅极绝缘层GI的方向上具有凸形状。
参照图2C，第一多层存储器图案ML1的底表面XC可相对于栅极绝缘层GI与沟道区域的水平部分HP之间的界面具有平(水平)线或直线。
参照图2D，第一多层存储器图案ML1的底表面XD可在从栅极绝缘层GI到第一导电图案CP1的方向上具有凹折线的侧面形状。凹折线在从沟道柱159的侧壁朝着栅极绝缘层GI的方向上具有水平的中心直线以及倾斜的第一侧向直线和第二侧向直线，第一侧向直线具有正斜率，第二侧向直线具有负斜率。第一多层存储器图案ML1的底表面XD可在从栅极绝缘层GI到第一导电图案CP1的方向上具有凹形状。
参照图2E，第一多层存储器图案ML1的底表面XE可在从沟道柱159的侧壁朝着栅极绝缘层GI的方向上具有正斜率直线的侧视图形状。
多层存储器图案ML1的底表面的最低点与栅极绝缘层GI的底表面(也称为GI与HP之间的界面)之间的垂直距离以下称为底表面的高度。为了说明方便，基于沟道区域的水平部分HP与栅极绝缘层GI之间的界面ref，从界面ref在朝着栅极绝缘层GI的方向上测量的高度被定义为“-”，从界面ref在朝着沟道区域的水平部分HP的方向上测量的高度被定义为“+”。因此，例如对于底表面XC，高度-将意味着底表面的最低点处于界面ref上方约的水平。如图2A至图2E所示的第一多层存储器图案ML1的底表面XA、XB、XC、XD或XE可被控制为具有各种高度。
图3是示出根据如图2A至图2E所示的第一多层存储器图案ML1的底表面的形状和高度的擦除电流特性的曲线图。
参照图3，与第一多层存储器图案ML1的底表面具有与XD对应的凹形状和与XE对应的正斜率形状时相比，当第一多层存储器图案ML1的底表面具有与XA对应的负斜率形状、与XB对应的凸形状以及与XC对应的平坦形状时，擦除电流可增大。另外，当基于如图2A至图2C所示的基准(ref)第一多层存储器图案ML1的底表面XA、XB或XC的高度在至的范围内时，可显示出确保了高擦除电流。
根据实施方式，第一多层存储器图案ML1的底表面的高度可被控制以增大擦除电流。因此，第三半导体层181可包括第一突起PA1。结果，根据本发明的实施方式，可确保半导体器件的擦除操作特性以改进半导体器件的操作可靠性。
图4A至图4C是示出图1所示的区域B的各种实施方式的放大横截面图。
参照图4A至图4C，第一多层存储器图案ML1的底表面XA、XB或XC的位置可被控制以确保改进的擦除电流特性。因此，设置在第一掺杂半导体层113和第二掺杂半导体层131之间的第三掺杂半导体层181可被形成为包括第一突起PA1。
参照图4A，第一多层存储器图案ML1的底表面XA可从沟道柱159朝着栅极层叠结构GST具有负斜率，以便改进擦除电流特性。与第一多层存储器图案ML1的底表面XA共面的第一突起PA1的顶表面可从沟道柱159的侧壁朝着栅极层叠结构GST具有正斜率。
参照图4B，第一多层存储器图案ML1的底表面XB可在从栅极层叠结构GST朝着第一半导体层113的方向上具有凸折线形状或凸形状以便增加擦除电流。因此，与第一多层存储器图案ML1的底表面XB共面的第一突起PA1的顶表面可在从栅极层叠结构GST朝着第一半导体层113的方向上具有凹多边形形状或凹形状。
参照图4C，彼此共面的第一多层存储器图案ML1的底表面XC和第一突起PA1的顶表面可平坦以改进擦除电流特性。
参照图4A至图4C，基于栅极层叠结构GST和第二半导体层131之间的界面ref，从界面ref在朝着栅极层叠结构GST的方向上测量的高度可被定义为“-”，从界面ref在朝着第一半导体层113的方向上测量的高度可被定义为“+”。第一多层存储器图案ML1的底表面XA、XB或XC可基于基准(ref)在介于至之间的范围内，以便确保擦除电流。优选地，可通过将第一多层存储器图案ML1的底表面XA、XB或XC的位置设定在距基准(ref)约的高度来执行制造工艺。
包括隧道绝缘层155、数据存储层153和阻挡绝缘层151的多层存储器层可通过蚀刻工艺被分离为第一多层存储器图案ML1和第二多层存储器图案ML2。根据工艺特性，第一多层存储器图案ML1的底表面XA、XB或XC和第二多层存储器图案ML2的顶表面可对应于多层存储器层的蚀刻表面。另外，第一多层存储器图案ML1的底表面XA、XB或XC和第二多层存储器图案ML2的顶表面可彼此具有对称性。例如，当第一多层存储器图案ML1的底表面XC平坦时，第二多层存储器图案ML2的顶表面也可平坦并相对于第一多层存储器图案ML1的底表面XC具有对称性。另外，根据工艺特性，第三半导体层181还可包括相对于第一突起PA1具有对称性的第二突起PA2。
如上面参照图1所描述的，栅极层叠结构GST可包括栅极绝缘层GI、导电图案CP1和CP2以及层间绝缘层ILD。栅极绝缘层G1可与第二半导体层131相邻设置。第二半导体层131在第一方向I上的厚度可考虑在半导体器件的制造期间的工艺稳定性以及半导体器件的电特性来确定。
图5A至图5M是示出根据本发明的实施方式的半导体器件的制造方法的横截面图。图6A、图6B和图6C分别是图5C的区域C1、图5E的区域C2和图5F的区域C3的放大横截面图。尽管图6A、图6B和图6C中未示出，下面要描述的工艺可在形成有驱动电路的基板上执行。为了说明方便，图5A至图5M以及图6A至图6C示出具有图4C所示的结构的半导体器件的制造方法的示例。
参照图5A，可在第一方向I上依次形成第一半导体层113、牺牲组SA和第二半导体层131。
第一半导体层113可包括第一导电类型的掺杂剂。第一导电类型的掺杂剂可以是p型掺杂剂。例如，第一半导体层113可以是p型硅层。第一导电类型的掺杂剂可在第一半导体层113中的下部以比其上部更高的浓度分布。第一半导体层113可这样形成：沉积第一未掺杂硅层，将第一导电类型的掺杂剂注入到第一未掺杂硅层中以形成第一掺杂硅层，将第二未掺杂硅层沉积到第一掺杂硅层上，并且使第一掺杂硅层中的第一导电类型的掺杂剂扩散到第二未掺杂硅层中以形成第二掺杂硅层。
第二半导体层131可包括浓度低于第一半导体层113的浓度的第一导电类型的掺杂剂，或者可包括未掺杂半导体层。更具体地，第二半导体层131可包括p型硅层或未掺杂硅层。
牺牲组SA可包括从第一半导体层113到第二半导体层131依次层叠的第一牺牲层121、第二牺牲层123和第三牺牲层125。
第一牺牲层121和第三牺牲层125中的至少一个可被省略。第一牺牲层121可包括用作保护层以保护第一半导体层113的氧化物层。第二牺牲层123可包括与第一牺牲层121和第三牺牲层125不同的材料层。第二牺牲层123可包括具有与在后续工艺期间要形成的第一材料层141和第二材料层143不同的蚀刻速率的材料。例如，第二牺牲层123可包括硅层，第三牺牲层125可包括作为保护层以保护第二半导体层131的氧化物层。
在形成第二半导体层131之后，可在第二半导体层131上形成层叠体STA。层叠体STA可包括在第一方向I上彼此交替地层叠的第一材料层141和第二材料层143。
第二材料层143可包括与第一材料层141不同的材料。作为第一示例，第一材料层141可包括绝缘材料以被配置为栅极绝缘层GI和层间绝缘层ILD，第二材料层143可包括导电材料以被配置为导电图案。作为第二示例，第一材料层141可包括绝缘材料以被配置为栅极绝缘层GI和层间绝缘层ILD，第二材料层143可包括具有与第一材料层141不同的蚀刻速率的牺牲绝缘材料。更具体地，第一材料层141可以是氧化硅层，第二材料层143可以是氮化硅层。在第三示例中，第一材料层141可包括具有与第二材料层143不同的蚀刻速率的牺牲导电材料，第二材料层143可包括导电材料以被配置为导电图案。更具体地，第一材料层141可包括未掺杂硅层，第二材料层143可包括掺杂硅层或金属层。为了说明方便，附图中示出了第二示例。
第一材料层141可被分成最靠近第二半导体层131的栅极绝缘层GI以及位于栅极绝缘层GI上方的层间绝缘层ILD。栅极绝缘层GI可具有比层间绝缘层ILD小的厚度。
在形成层叠体STA之后，可穿过层叠体STA形成单元插塞PL。
可通过形成孔H，形成多层存储器层ML，并形成沟道柱159来形成单元插塞PL。
孔H可穿过层叠体STA、第二半导体层131和牺牲组SA并延伸到第一半导体层113中。第一材料层141、第二材料层143、第二半导体层131、第三牺牲层125、第二牺牲层123、第一牺牲层121和第一半导体层113中的每一个可利用例如光刻工艺来部分地蚀刻。
可通过按照顺序方式层叠阻挡绝缘层151、数据存储层153和隧道绝缘层155，并且将阻挡绝缘层151、数据存储层153和隧道绝缘层155平坦化来形成多层存储器层ML。阻挡绝缘层151、数据存储层153和隧道绝缘层155中的每一个可沿着孔H的表面共形地延伸。在平坦化之后，多层存储器层ML仅留在孔H中。
然后，可在各个多层存储器层ML上形成各个沟道柱159。可通过层叠沿着多层存储器层ML的表面延伸的半导体层并且将半导体层的表面平坦化来形成沟道柱159。各个沟道柱159可仅形成在各个孔H中并被多层存储器层ML包围。沟道柱159可完全填充孔H，或者使孔H的中心部分开放。可形成未掺杂硅层作为用于形成沟道柱159的半导体层。
当在形成沟道柱159之后孔H的中心部分保持开放时，各个孔H的中心部分可利用芯绝缘层161填充。芯绝缘层161可具有比各个孔H和各个沟道柱159小的高度，以允许在芯绝缘层161上形成覆盖图案163。覆盖图案163可由半导体材料形成并且包括第二导电类型的掺杂剂。例如，覆盖图案163可包括包含n型掺杂剂的掺杂硅层。覆盖图案163可不延伸到沟道层159的顶表面以上(例如，通过在形成覆盖图案163之后应用平坦化工艺)。可采用任何合适的平坦化方法。
单元插塞PL可被分成第一组GR1和第二组GR2。第一组GR1可包括多列的沟道柱159。第二组GR2可包括多列的沟道柱159。
通过如上面参照图5A所描述的工艺，可形成沟道柱159。更具体地，各个沟道柱159可被多层存储器层ML包围，穿过层叠体STA，并延伸到第一半导体层中。沟道柱159可被分成第一组GR1和第二组GR2。各个沟道柱159可用作存储器单元晶体管或选择晶体管的沟道区域。多层存储器层ML可包括在各个沟道柱159的外壁上依次层叠的隧道绝缘层155、数据存储层153和阻挡绝缘层151。
参照图5B，可穿过第一组GR1和第二组GR2之间的层叠体STA形成狭缝SI。狭缝SI可穿过层叠体STA和第二半导体层131并延伸到牺牲组SA中。狭缝SI可将层叠体STA和第二半导体层131分离为包围第一组GR1的第一结构ST1和包围第二组GR2的第二结构ST2。
狭缝SI可完全穿过牺牲组SA的第三牺牲层125。牺牲组SA的第二牺牲层123可不被狭缝SI完全穿透，而是可通过狭缝SI的底表面暴露。
在形成狭缝SI之后，可在狭缝SI的表面上依次层叠第一保护层171、第二保护层173和第三保护层175。随后，可通过执行例如任何合适的回蚀工艺来去除第一保护层171、第二保护层173和第三保护层175的部分以使得在第一保护层171、第二保护层173和第三保护层175留在狭缝SI的侧壁上的同时，可通过狭缝SI的底表面暴露第二牺牲层123。
第一保护层171可包括具有与阻挡绝缘层151不同的蚀刻速率的绝缘材料。第二保护层173可包括具有与数据存储层153不同的蚀刻速率的绝缘材料。第三保护层175可包括具有与隧道绝缘层155不同的蚀刻速率的绝缘材料。第一保护层171和第三保护层175可包括与数据存储层153相同的材料。第二保护层173可包括氧化物层。
参照图5C和图6A，可通过经由蚀刻穿过狭缝SI去除第二牺牲层123来形成第一开口HS1。第一开口HS1可设置在第一牺牲层121和第三牺牲层125之间，并暴露阻挡绝缘层151。
当去除第二牺牲层123时，可通过具有与第二牺牲层123不同的蚀刻速率的第一牺牲层121和第三牺牲层125来保护第一半导体层113和第二半导体层131。另外，可通过第一保护层171、第二保护层173和第三保护层175来保护层叠体STA。
参照图5D，可通过穿过第一开口HS1部分地去除阻挡绝缘层151来形成第二开口HS2。数据存储层153可通过第二开口HS2暴露。当形成第二开口HS2时，第一牺牲层121和第三牺牲层125可被去除，以使得第一半导体层113和第二半导体层131可通过第二开口HS2暴露。
第一牺牲层121和第三牺牲层125可分别包括具有与第一半导体层113和第二半导体层131不同的蚀刻速率的氧化物层。因此，根据实施方式，可通过减小对第一半导体层113和第二半导体层131的损坏来选择性地蚀刻第一牺牲层121和第三牺牲层125。
当蚀刻阻挡绝缘层151、第一牺牲层121和第三牺牲层125时，第二保护层173的与第二开口HS2相邻的部分可被蚀刻。另一方面，当形成第二开口HS2时，具有与阻挡绝缘层151、第一牺牲层121和第三牺牲层125不同的蚀刻速率的第三保护层175可保留而不被去除，以保护层叠体STA。
参照图5E和图6B，可通过穿过第二开口HS2部分地去除数据存储层153来形成第三开口HS3。隧道绝缘层155可通过第三开口HS3暴露。
当形成第三开口HS3时，数据存储层153的蚀刻表面可被控制为与第二半导体层131与被配置为栅极绝缘层GI(层叠体STA的最下层)的第一材料层141之间的界面相邻。通过控制数据存储层153的蚀刻表面，第三开口HS3可在隧道绝缘层155和阻挡绝缘层151之间延伸。另外，数据存储层153的与第一半导体层113相邻的另一蚀刻表面可低于第一半导体层113的顶表面。
当蚀刻数据存储层153时，第三保护层175可被去除以暴露第二保护层173。由于第二保护层173具有与数据存储层153不同的蚀刻速率，所以当数据存储层153被去除时，第二保护层173可保留而不被去除，以保护层叠体STA。
参照图5F和图6C，可穿过第三开口HS3部分地去除隧道绝缘层155，以形成水平空间HSP。沟道柱159可通过水平空间HSP暴露。
当蚀刻隧道绝缘层155时，第二保护层173可被去除以暴露第一保护层171。由于第一保护层171具有与隧道绝缘层155不同的蚀刻速率，所以当隧道绝缘层155被去除时，第一保护层171可保留而不被去除，以保护层叠体STA。由于第一半导体层113和第二半导体层131具有与隧道绝缘层155不同的蚀刻速率，所以当隧道绝缘层155被蚀刻时，第一半导体层113可保留而不被蚀刻。结果，可维持被配置为栅极绝缘层GI(层叠体STA的最下层)的第一材料层141的厚度。
当形成水平空间HSP时，阻挡绝缘层151可被部分地蚀刻。当形成水平空间HSP时，阻挡绝缘层151和隧道绝缘层155的蚀刻表面可被控制以与第二半导体层131和被配置为栅极绝缘层GI(层叠体STA的最下层)的第一材料层141之间的界面相邻。因此，水平空间HSP可包括限定在第二半导体层131和沟道柱159之间的第一环形沟槽RA1。另外，水平空间HSP还可包括限定在第一半导体层113和沟道柱159之间的第二环形沟槽RA2。
第二半导体层131可具有允许第二半导体层131用作保护层的最小厚度，以方便蚀刻工艺，通过该蚀刻工艺，第一环形沟槽RA1可与第二半导体层131和被配置为栅极绝缘层GI的第一材料层141之间的边界相邻设置。
多层存储器层可通过包括第一环形沟槽RA1和第二环形沟槽RA2的水平空间HSP被分成介于层叠体STA和沟道柱159之间的第一多层存储器图案ML1以及介于沟道柱159和第一半导体层113之间的第二多层存储器图案ML2。
通过如上面参照图5C至图5F所述执行蚀刻工艺，牺牲组和各个多层存储器层的一部分可被去除以暴露各个沟道柱159的一部分并形成包括第一环形沟槽RA1和第二环形沟槽RA2的水平空间HSP。另外，如上面参照图4A至图4C所描述的，可考虑为了改进用于擦除操作的电流，第一突起应该具有的高度来控制第一环形沟槽RA1的延伸范围。
参照图5G，可形成第三半导体层181以填充包括第一环形沟槽RA1和第二环形沟槽RA2的水平空间HSP并接触第一半导体层113和第二半导体层131以及沟道柱159。第三半导体层181可延伸到留在狭缝SI的侧壁上的第一保护层171的上部。
第三半导体层181可包括第一导电类型的掺杂剂。例如，第三半导体层181可以是p型掺杂硅层。
可利用沟道柱159、第一半导体层113和第二半导体层131中的至少一个通过选择性生长方法(例如，选择性外延生长(SEG))来形成第三半导体层181。然而，另选地，可利用非选择性沉积方法(例如，化学气相沉积(CVD))来形成第三半导体层181。可通过选择性生长方法或非选择性生长方法来形成未掺杂硅层，并且第一导电类型的掺杂剂可从第一半导体层113扩散到未掺杂硅层中，从而可形成第三半导体层181。
第三半导体层181的填充第一环形沟槽RA1的部分可对应于上面以图1至图4描述的第一突起PA1。第三半导体层181的填充第二环形沟槽RA2的其它部分可对应于上面以图1和图4描述的第二突起PA2。
参照图5H，可部分地去除第三半导体层181。第三掺杂半导体层181的留在狭缝SI的侧壁上的部分可被去除以暴露第一保护层171。结果，狭缝SI可延伸以穿过第三半导体层181，并且第一半导体层113可通过狭缝SI暴露。
参照图5I，可在先前步骤中通过狭缝SI暴露的第一半导体层113和第三半导体层181的表面上形成缓冲层183。缓冲层183可以是氧化物层并且可通过使第一半导体层113和第三半导体层181的通过狭缝SI暴露的部分氧化来形成。
参照图5J，然后，可去除留在狭缝SI的侧壁上的第一保护层171。
在去除第一保护层171之后，可根据第一材料层和第二材料层的性质通过各种方法执行后续工艺。例如，如图5A所示的第二示例中一样，当第一材料层包括被配置为栅极绝缘层GI和层间绝缘层ILD的绝缘材料并且第二材料层包括牺牲绝缘材料时，在可去除第一保护层171之后，可执行工艺以用导电图案替换第二材料层。
为了用导电图案替换第二材料层，首先，可选择性地去除第二材料层以使栅极区域185开放。
参照图5K，在形成栅极区域185之后，然后可分别利用导电图案CP1至CPn填充栅极区域185。导电图案CP1至CPn可这样形成：形成沿着栅极区域185的表面延伸的阻挡金属层，在阻挡金属层上形成足够厚以填充栅极区域185的导电层，并且阻挡金属层和导电层可被蚀刻并分离为导电图案CP1至CPn。
通过执行上面参照图5J和图5K所描述的工艺，可形成具有彼此交替地层叠的绝缘层GI和ILD以及导电图案CP1至CPn的栅极层叠结构GST。
然而，在该制造方法的变型中，与图5A中所描述的第一示例类似，当第一材料层包括被配置为栅极绝缘层GI和层间绝缘层ILD的绝缘材料并且第二材料层包括导电图案CP1至CPn时，通过狭缝SI替换材料层的工艺可被省略。另外，可通过形成狭缝SI将第一材料层和第二材料层分离为栅极层叠结构GST。
另选地，如上面图5A中所描述的第三示例中一样，当第一材料层包括牺牲导电材料并且第二材料层包括导电图案CP1至CPn时，可通过狭缝SI由绝缘层GI和ILD替换第一材料层。
参照图5K，在通过上述各种方法形成栅极层叠结构GST之后，可形成包括第一浓度的第二导电类型的掺杂剂的第一区域D1。
可通过将第二导电类型的掺杂剂注入并扩散到第一半导体层113、第二半导体层131和第三半导体层181中来形成第一区域D1。第二导电类型的掺杂剂可扩散到与缓冲层183相邻的第三半导体层181和第一半导体层113中以及与狭缝SI相邻的第二半导体层131中。第二导电类型的掺杂剂可以是n型掺杂剂。可执行等离子体掺杂工艺或倾斜离子注入工艺以形成第一区域D1。
参照图5L，可形成包括比第一浓度高的第二浓度的第二导电类型的掺杂剂的第二区域D2。
可通过将第二导电类型的掺杂剂注入并扩散到与缓冲层183相邻的第一半导体层113中来形成第二区域D2。第二导电类型的掺杂剂可以是n型掺杂剂。第一区域D1可留在第二区域D2的侧壁上。
第一区域D1和第二区域D2可用作源结SJ，并且第一区域D1可用作轻度掺杂漏极(LDD)区域。
参照图5M，可在狭缝SI的侧壁上形成间隔物绝缘层187。随后，可形成填充狭缝SI并穿过缓冲层183以接触源结SJ的第二区域D2的源极接触层189。源极接触层189可包括单个导电层或多个导电层。
可通过控制多层存储器层的蚀刻工艺的蚀刻配方(etch recipe)来形成具有如图4A和图4B所示的底表面的第一多层存储器图案。
图7和图8是示出根据本发明的其它实施方式的半导体器件的横截面图。图7和图8示出源结SJ的改型。上面参照图5A至图5M所描述的制造方法可用于形成图7和图8所示的半导体器件。然而，形成源结SJ的方法可被修改以形成图7和图8所示的半导体器件。以下，为了说明方便，省略对上面参照图5A至图5M描述的共同内容的描述。
参照图7和图8，源结SJ可包括第一区域D1和第二区域D2。
如图7和图8所示的第一区域D1可如上面参照图5K所述包括第一浓度的第二导电类型的掺杂剂。如图7和图8所示的第一区域D1可通过与上面参照图5K所述相同的工艺来形成在第一半导体层113、第二半导体层131和第三半导体层181中。然而，与参照图5K所描述的实施方式相比，如图7和图8所示的第一区域D1可分布在第一半导体层113中更深的深度处。
如图7和图8所示的第二区域D2可如上面参照图5L所述包括比第一浓度大的第二浓度的第二导电类型的掺杂剂。
图7所示的第二区域D2可利用上面参照图5L所描述的工艺来形成在与狭缝SI相邻的第一半导体层113中。然而，第二区域D2可被形成为使得用在第二区域D2中的掺杂剂的扩散范围小于用于第一区域D1的掺杂剂的扩散范围并且第一区域D1保持包围第二区域D2。
在图8中，在形成间隔物绝缘层187之后，通过在形成源极接触层189之前通过狭缝SI将第二导电类型的掺杂剂注入第一半导体层113中来形成第二区域D2。第二区域D2的扩散范围可被控制以不脱离第一区域D1的扩散范围。由于工艺特性，图8所示的第二区域D2的宽度可小于图7所示的第二区域D2的宽度。
根据本发明，可通过控制半导体器件的第一多层存储器图案的底表面的形状和高度来改进半导体器件的擦除操作的可靠性。可通过在沟道柱与第二半导体层之间的界面处形成向第二半导体层内突出的第三半导体层的突起来使得第一多层存储器图案的形状和高度在期望的范围内。
图9是示出根据实施方式的存储器系统1100的框图。
参照图9，存储器装置1100可包括存储器装置1120和存储控制器1110。
存储器装置1120可具有上面参照图1、图4A至图4C、图5M、图7或图8所描述的结构。例如，存储器装置1120可包括具有突起的第三半导体层以及具有底表面的第一多层存储器图案，所述底表面具有被发现有利于改进半导体存储器装置的擦除操作的规定形状和高度。第三半导体层可设置在第一半导体层和第二半导体层之间并穿过栅极层叠结构。第三半导体层的突起可设置在第二半导体层和沟道柱之间。存储器装置1120可以是包括多个闪存芯片的多芯片封装。
存储控制器1110可被配置为控制存储器装置1120。存储控制器1110可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、错误检查和纠正单元(ECC)1114和存储器接口1115。SRAM 1111可用作CPU 1112的工作存储器。CPU 1112可执行与存储控制器1110的数据交换的一般控制操作。主机接口1113可包括用于联接到存储器系统1100的主机的数据交换协议。ECC 1114可检测并纠正包括在从非易失性存储器装置1120读取的数据中的错误。存储器接口1115可作为非易失性存储器装置1120和存储控制器1110之间的接口。存储控制器1110还可包括存储与主机接口的代码数据的只读存储器(ROM)。
具有上述配置的存储器系统1100可以是组合有存储器装置1120和存储控制器1110的静态盘(SSD)或存储卡。例如，当存储器系统1100是SSD时，存储控制器1110可通过包括通用串行总线(USB)、多媒体卡(MMC)、外围组件快速互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子器件(IDE)的接口协议中的一种来与外部装置(例如，主机)通信。
图10是示出根据实施方式的计算系统1200的配置的框图。
参照图10，根据实施方式的计算系统1200可包括通过系统总线1260彼此电联接的CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可包括电池以向计算系统1200施加操作电压。计算系统1200还可包括应用芯片组、相机图像处理器(CIS)或移动DRAM。
存储器系统1210可包括如上面参照图9所描述的存储器装置1212和存储控制器1211。
对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要它们落入所附权利要求书及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2017年6月16日提交的韩国专利申请号10-2017-0076698的优先权，其完整公开整体通过引用并入本文。

Claims (27)

1.一种半导体器件，该半导体器件包括：
第一半导体层；
第二半导体层，该第二半导体层与所述第一半导体层间隔开并被设置在所述第一半导体层上；
栅极层叠结构，该栅极层叠结构被设置在所述第二半导体层上；
第三半导体层，该第三半导体层被设置在所述第一半导体层和所述第二半导体层之间；以及
沟道柱，该沟道柱穿过所述栅极层叠结构、所述第二半导体层和所述第三半导体层并延伸到所述第一半导体层中，
其中，所述第三半导体层与所述沟道柱接触，并且
其中，所述第三半导体层包括在所述第二半导体层和所述沟道柱之间的界面中突出的第一突起。
2.根据权利要求1所述的半导体器件，该半导体器件还包括包围所述沟道柱的第一多层存储器图案，该第一多层存储器图案具有与所述第三半导体层的所述第一突起的顶表面接触的底表面。
3.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面是平坦的或水平的。
4.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面在从所述沟道柱的侧壁朝着所述栅极层叠结构的方向上具有负斜率。
5.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面在从所述栅极层叠结构朝着所述第一半导体层的方向上具有凸折线形状或凸形状。
6.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面具有至的高度。
7.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案的所述底表面具有至约的高度。
8.根据权利要求2所述的半导体器件，其中，所述第一多层存储器图案包括从所述沟道柱朝着所述栅极层叠结构按照顺序方式层叠的隧道绝缘层、数据存储层和阻挡绝缘层。
9.根据权利要求1所述的半导体器件，其中，所述第一半导体层和所述第三半导体层中的每一个包括p型掺杂剂。
10.根据权利要求1所述的半导体器件，其中，所述第二半导体层是未掺杂半导体层，或者所述第二半导体层包括p型掺杂剂。
11.根据权利要求1所述的半导体器件，该半导体器件还包括：
间隔物绝缘层，该间隔物绝缘层沿着所述栅极层叠结构的侧壁、所述第二半导体层的侧壁和所述第三半导体层的侧壁延伸；以及
源极接触层，该源极接触层形成在所述间隔物绝缘层上并接触所述第一半导体层。
12.根据权利要求11所述的半导体器件，该半导体器件还包括源结，该源结被限定在所述第一半导体层、所述第二半导体层和所述第三半导体层中并被设置为与所述间隔物绝缘层和所述源极接触层相邻。
13.根据权利要求12所述的半导体器件，其中，所述第一半导体层和所述第三半导体层中的每一个包括第一导电类型的掺杂剂，并且
所述源结包括与所述第一导电类型不同的第二导电类型的掺杂剂。
14.根据权利要求12所述的半导体器件，其中，所述源结包括n型掺杂剂。
15.根据权利要求12所述的半导体器件，其中，所述源结包括：
第一区域，该第一区域包括第一浓度的第二导电类型的掺杂剂；以及
第二区域，该第二区域包括第二浓度的所述第二导电类型的掺杂剂，所述第二浓度比所述第一浓度大。
16.根据权利要求15所述的半导体器件，其中，所述第二区域被限定在所述第一半导体层中以接触所述源极接触层，并且
所述第一区域被限定为在所述第一半导体层中与所述第二区域的侧壁相邻以及在所述第二半导体层和所述第三半导体层中与所述间隔物绝缘层的侧壁相邻。
17.根据权利要求1所述的半导体器件，其中，所述栅极层叠结构包括：
栅极绝缘层，该栅极绝缘层接触所述第二半导体层；以及
导电图案和层间绝缘层，所述导电图案和所述层间绝缘层交替地层叠在所述栅极绝缘层上，
其中，所述栅极绝缘层具有比所述层间绝缘层小的厚度。
18.根据权利要求1所述的半导体器件，其中，所述第三半导体层还包括：
第二突起，该第二突起在所述第一半导体层和所述沟道柱之间突出；以及
第二多层存储器图案，该第二多层存储器图案被设置在所述第一半导体层和所述沟道柱之间以包围所述沟道柱。
19.一种制造半导体器件的方法，该方法包括以下步骤：
依次层叠第一半导体层、牺牲组和第二半导体层；
在所述第二半导体层上方交替地层叠第一材料层和第二材料层；
按照第一组和第二组形成沟道柱，其中，各个所述沟道柱穿过所述第一材料层和所述第二材料层，延伸到所述第一半导体层中并且被多层存储器层包围；
在所述第一组的沟道柱和所述第二组的沟道柱之间穿过所述第一材料层和所述第二材料层形成狭缝；
去除所述多层存储器层的一部分和所述牺牲组以在所述第一半导体层和所述第二半导体层之间限定暴露所述第一组和所述第二组中的各个沟道柱的水平空间，其中，所述水平空间包括在所述第二半导体层与所述第一组和所述第二组中的沟道柱之间延伸的第一环形沟槽；以及
形成填充所述第一环形沟槽和所述水平空间并接触所述第一组和所述第二组中的沟道柱的第三半导体层。
20.根据权利要求19所述的方法，其中，所述牺牲组包括从所述第一半导体层到所述第二半导体层依次层叠的第一牺牲层、第二牺牲层和第三牺牲层，并且
所述多层存储器层包括在所述第一组和所述第二组中的各个沟道柱的外壁上依次层叠的隧道绝缘层、数据存储层和阻挡绝缘层。
21.根据权利要求20所述的方法，其中，去除所述多层存储器层的所述一部分和所述牺牲组的步骤包括以下步骤：
通过穿过所述狭缝去除所述第二牺牲层来形成设置在所述第一牺牲层和所述第三牺牲层之间并暴露所述阻挡绝缘层的第一开口；
通过穿过所述第一开口部分地去除所述阻挡绝缘层来形成暴露所述数据存储层的第二开口；
通过穿过所述第二开口部分地去除所述数据存储层来形成暴露所述隧道绝缘层并在所述隧道绝缘层和所述阻挡绝缘层之间延伸的第三开口；以及
通过穿过所述第三开口部分地去除所述隧道绝缘层来形成暴露所述第一组和所述第二组中的沟道柱的所述水平空间。
22.根据权利要求21所述的方法，其中，在形成所述第二开口的步骤期间，所述第一牺牲层和所述第三牺牲层被去除，以使得所述第一半导体层和所述第二半导体层通过所述第二开口暴露，并且
在形成所述水平空间的步骤期间，所述阻挡绝缘层被进一步蚀刻，以使得限定所述第一环形沟槽并且在所述第一半导体层与所述第一组和所述第二组的沟道柱之间限定第二环形沟槽。
23.根据权利要求19所述的方法，该方法还包括以下步骤：
使所述狭缝延伸以穿过所述第三半导体层，并通过所述狭缝暴露所述第一半导体层；
在所述第三半导体层和所述第一半导体层的通过所述狭缝暴露的表面上形成缓冲层；
通过将n型掺杂剂注入到与所述缓冲层相邻的所述第一半导体层、所述第三半导体层和所述第二半导体层中来形成源结；
在所述狭缝的侧壁上形成间隔物绝缘层；以及
在所述间隔物绝缘层上形成源极接触层，其中，所述源极接触层填充所述狭缝并穿过所述缓冲层以接触所述源结。
24.根据权利要求23所述的方法，其中，形成所述源结的步骤包括以下步骤：
通过将所述n型掺杂剂以第一浓度注入到与所述缓冲层相邻的所述第一半导体层、所述第三半导体层和所述第二半导体层中来形成第一区域；以及
通过将所述n型掺杂剂以高于所述第一浓度的第二浓度注入到与所述缓冲层相邻的所述第一半导体层中来形成第二区域。
25.根据权利要求19所述的方法，其中，所述第一半导体层和第三半导体层中的每一个包括p型掺杂剂。
26.根据权利要求19所述的方法，其中，所述第二半导体层是未掺杂半导体层，或者所述第二半导体层包括p型掺杂剂。
27.根据权利要求19所述的方法，该方法还包括以下步骤：当所述第一材料层包括绝缘材料并且所述第二材料层包括牺牲材料时，通过所述狭缝由导电图案替换所述第二材料层。
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