KR20200090046A - 다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법 - Google Patents

다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법 Download PDF

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KR20200090046A
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Abstract

본 기술은 도전형 도펀트를 갖는 제1 실리콘막 및 성장 억제 불순물을 갖는 제2 실리콘막을 포함하는 다층의 폴리 실리콘막들을 갖는 다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법을 포함한다.

Description

다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법{POLYCRYSTALLINE FILM AND SEMICONDUCTOR DEVICE HAVING THE SAME, AND METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 도전형 도펀트를 포함하는 다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법에 관한 것이다.
반도체 장치를 제조함에 있어서, 도전형 도펀트를 포함하는 다결정막을 형성하는 단계가 요구될 수 있다.
예를 들어, 낸드 플래시 메모리 소자는 도전형 도펀트를 포함하는 도프트 폴리 실리콘막을 포함할 수 있다. 도프트 폴리 실리콘막은 기판 상에 형성된 플로팅 게이트들 사이의 공간을 채우도록 형성될 수 있다. 이 때, 도프트 폴리 실리콘막 내부에 보이드가 형성될 수 있다. 이로 인하여, 반도체 장치의 전기적 특성이 열화될 수 있다.
본 발명의 실시 예들은 전기적 특성을 향상시킬 수 있는 다결정막, 이를 포함하는 반도체 장치 및 반도체 장치의 제조방법을 제공한다.
본 발명의 실시 예에 따른 다결정막은 홈(groove)이 형성된 하부구조 상에 상기 홈을 채우도록 형성된 다층의 폴리 실리콘막들을 포함할 수 있다. 상기 폴리 실리콘막들은, 도전형 도펀트를 갖는 제1 실리콘막 및 성장 억제 불순물을 갖는 제2 실리콘막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 소자 분리막들에 의해 구획된 활성 영역들을 포함하는 반도체 기판; 상기 활성 영역들 상에 형성된 플로팅 게이트들; 상기 플로팅 게이트들 및 상기 소자 분리막들을 덮도록 상기 반도체 기판 상에 형성된 유전체막; 및 상기 유전체막 상에 형성되고, 도전형 도펀트 및 성장 억제 불순물을 갖는 캡핑막을 포함하는 컨트롤 게이트를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 반도체 기판 상에 플로팅 게이트막들을 형성하는 단계; 상기 플로팅 게이트막들을 덮도록 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및 상기 유전체막 상에 도전형 도펀트 및 성장 억제 불순물을 갖는 캡핑막을 포함하는 컨트롤 게이트를 형성하는 단계를 포함할 수 있다.
본 기술의 실시 예는 다결정막이 도전형 도펀트 뿐 아니라 성장 억제 불순물을 갖도록 함으로써, 다결정막의 그레인 사이즈를 줄일 수 있다. 이에 따라, 다결정막이 종횡비가 높은 공간을 채우더라도 본 기술의 실시 예는 다결정막 내에 보이드(void)가 발생하는 현상을 줄일 수 있다. 그 결과, 본 기술의 실시 예에 따르면 다결정막 및 이를 이용한 반도체 장치의 전기적 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 다결정막을 나타내는 단면도들이다.
도 2는 본 발명의 실시 예에 따른 다결정막의 제조방법을 나타내는 가스 공급 타이밍도이다.
도 3은 본 발명의 실시 예에 따른 다결정막을 나타내는 도면이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 평면도 및 단면도이다.
도 6은 도 4 및 도 5에 도시된 반도체 장치의 제조방법을 나타내는 순서도이다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 다결정막을 나타내는 단면도들이다.
도 1a를 참조하면, 본 발명의 실시 예에 따른 다결정막(40)은 홈(20)이 형성된 하부구조(10) 상에 형성될 수 있다. 다결정막(40)은 홈(20)을 채우도록 형성될 수 있으며, 시드막(30) 상에 형성될 수 있다.
다결정막(40)은 도전패턴으로 이용될 수 있도록 n형 또는 p형의 도전형 도펀트를 포함할 수 있다. 예를 들어, 다결정막(40)은 인을 포함할 수 있다.
다결정막(40)은 성장 억제 불순물을 포함할 수 있다. 성장 억제 불순물은 다결정막(40)의 결정립(grain) 크기를 작게 제어하는데 이용될 수 있다. 성장 억제 불순물은 탄소, 질소 및 산소 중 적어도 어느 하나를 포함할 수 있다.
다결정막(40)은 시드막(30) 상에 형성될 수 있다. 시드막(30)을 실리콘막일 수 있다. 다결정막(40)은 시드막(30) 상에 형성된 다층의 폴리 실리콘막들을 포함할 수 있다. 다결정막(40)은 성장 억제 불순물에 의해 결정립 사이즈가 작게 제어될 수 있다. 결정립 사이즈가 작게 제어된 다결정막(40)으로 홈(20)을 채우는 경우, 홈(20) 내부에 보이드(void)가 형성되는 현상이 개선될 수 있다.
일 실시 예로서, 다층의 폴리 실리막들은 제1 실리콘막 및 제2 실리콘막이 적층된 적층구조를 포함할 수 있다. 다층의 폴리 실리막들은 제1 실리콘막 및 제2 실리콘막의 적층구조를 2이상 포함할 수 있다.
도 1b는 도 1a에 도시된 A영역을 확대한 확대도이다. 도 1b를 참조하면, 다결정막(40)을 구성하는 다층의 폴리 실리콘막들은 시드막(30) 상에 교대로 적층된 제1 실리콘막들(41, 43, 45) 및 제2 실리콘막들(42, 44, 46)을 포함할 수 있다.
제1 실리콘막들(41, 43, 45) 각각은 도 1a를 참조하여 상술한 도전형 도펀트를 포함할 수 있다. 제2 실리콘막들(42, 44, 46) 각각은 도 1b를 참조하여 상술한 성장 억제 불순물을 포함할 수 있다. 성장 억제 불순물을 포함하는 제2 실리콘막들(42, 44, 46) 각각은 제1 실리콘막들(41, 43, 45) 보다 결정립 크기가 작을 수 있다. 제1 실리콘막들(41, 43, 45) 및 제2 실리콘막들(42, 44, 46)의 적층순서는 반전될 수 있다.
다결정막(40)은 원자층 증착방식(Atomic Layer Deposition)을 이용하여 형성될 수 있다. 원자층 증착방식에 따르면, 다결정막(40)의 스텝 커버리지(step coverage) 특성이 개선될 수 있다. 따라서, 원자층 증착방식을 이용하여 증착된 다결정막(40)에 의해 도 1a에 도시된 홈(20) 내부에 보이드가 발생하는 현상이 개선될 수 있다.
도 2는 본 발명의 실시 예에 따른 다결정막의 제조방법을 나타내는 가스 공급 타이밍도이다. 도 2에 도시된 가스 공급에 따라, 도 1b를 참조하여 상술한 다결정막의 제1 실리콘막 및 제2 실리콘막을 형성할 수 있다. 다결정막 증착을 위한 반도체 기판은 챔버내에 배치될 수 있고, 다결정막 증착을 위한 가스들은 도 2에 도시된 타이밍에 맞추어 챔버 내에 공급될 수 있다.
도 2를 참조하면, 제1 실리콘막 및 제2 실리콘막을 포함하는 적층구조를 형성하는 공정의 개시부터 다음 적층구조를 형성하는 공정의 개시까지를 1사이클로 정의할 수 있다. 즉, 다결정막을 형성하기 위한 1사이클은 제1 실리콘막을 형성하는 단계와 제2 실리콘막을 형성하는 단계를 포함할 수 있다.
제1 실리콘막은 (A)에 도시된 바와 같이 소스가스를 공급한 후, (C)에 도시된 바와 같이 제1 반응가스를 공급함으로써 형성될 수 있다. 소스가스를 공급한 후, 제1 반응가스를 공급하기 전, (B)에 도시된 바와 같이 제1 퍼지가스를 공급할 수 있다. 제1 반응가스를 공급한 이 후, 제2 실리콘막 형성을 위해 소스가스를 공급하기 전, (D)에 도시된 바와 같이 제2 퍼지가스를 공급할 수 있다.
소스가스는 실리콘을 함유하는 가스로서, 실란계 가스를 이용할 수 있다. 예를 들어, 실란계 가스는 모노실란(MS: monosilane, SiH4) 또는 디실란(DS: disilane, Si2H6)을 포함할 수 있다. 소스가스를 이용하여 실리콘 원자층이 형성될 수 있다.
제1 퍼지가스는 불활성 가스로서, 잔류하는 소스가스를 제거하는데 이용될 수 있다.
제1 반응가스는 n형 또는 p형의 도전형 도펀트를 포함하는 가스이다. 예를 들어, 제1 반응가스는 인을 포함하는 포스핀(PH3)을 포함할 수 있다. 제1 반응가스와 실리콘 원자층의 상호 작용을 통해 도전형 도펀트에 결합된 제1 실리콘막이 형성될 수 있다.
제2 퍼지가스는 불활성 가스로서, 반응 잔류물을 제거하는데 이용될 수 있다.
제2 실리콘막은 (D)에 도시된 바와 같이, 제2 퍼지가스를 공급한 후 형성될 수 있다. 제2 실리콘막은 (A)에 도시된 바와 같이 소스가스를 재공급한 후, (E)에 도시된 바와 같이 제2 반응가스를 공급함으로써 형성될 수 있다. 소스가스를 공급한 후, 제2 반응가스를 공급하기 전, (B)에 도시된 바와 같이 제1 퍼지가스를 공급할 수 있다. 제2 반응가스를 공급한 이 후, 다음 사이클을 진행하기 전, (F)에 도시된 바와 같이 제3 퍼지가스를 공급할 수 있다.
소스가스를 이용하여 제2 실리콘막을 위한 실리콘 원자층이 형성될 수 있다.
제2 반응가스는 성장 억제 불순물을 포함하는 가스로서, 탄소, 산소 및 질소 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 제2 반응가스로서, C2H2, N2O 등이 이용될 수 있다. 제2 반응가스와 실리콘 원자층의 상호 작용을 통해 성장 억제 불순물에 결합된 제2 실리콘막이 형성될 수 있다.
제3 퍼지가스는 불활성 가스로서, 반응 잔류물을 제거하는데 이용될 수 있다.
도 3은 본 발명의 실시 예에 따른 다결정막을 나타내는 도면이다. 도 3을 참조하면, 다결정막은 실리콘 원자(51), 도전형 도펀트(53), 및 성장 억제 불순물(55)을 포함할 수 있다. 실리콘 원자(51)은 도 2를 참조하여 상술한 원자층 증착 방식에 의해 도전형 도펀트(53)에 결합되거나, 성장 억제 불순물(55)에 결합될 수 있다.
도 3은 도전형 도펀트(53)가 인(P)을 포함하고, 성장 억제 불순물(55)이 탄소(C)를 포함하는 경우를 예시하고 있으나, 본 발명은 이에 제한되지 않는다.
성장 억제 불순물(55)은 퇴적되는 실리콘막의 결정립 크기를 미세화시킬 수 있다. 도전형 도펀트(53)는 결정립 크기가 작게 제어된 다결정막 내에서 확산되기 어려우므로, 다결정막 내의 도펀트 농도는 타겟 농도로 유지될 수 있다. 이에 따라, 다결정막의 전기적 특성을 유지할 수 있다.
도 1a, 도 1b 및 도 3을 참조하여 상술한 다결정막은 반도체 장치의 도전패턴을 형성하는데 이용될 수 있다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 장치를 나타내는 평면도 및 단면도이다. 예를 들어, 도 4 및 도 5는 낸드 플래시 메모리 소자를 나타낸다. 도 5는 도 4에 도시된 선 I-I'를 따라 절취한 워드라인(WL)의 단면도이다.
도 4를 참조하면, 낸드 플래시 메모리 소자는 워드라인들(WL) 및 비트라인들(BL)의 교차부에 형성된 메모리 셀들(MC)을 포함할 수 있다. 비트라인들(BL) 각각은 제1 방향(D1)으로 연장되고, 워드라인들(WL) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차된다.
도 5를 참조하면, 도 4에 도시된 워드라인들(WL) 각각은 컨트롤 게이트(CG)로 구성될 수 있다.
컨트롤 게이트(CG)는 반도체 기판(101) 상에 형성될 수 있다. 반도체 기판(101)과 컨트롤 게이트(CG) 사이에 터널 절연막들(103), 플로팅 게이트들(105) 및 유전체막(120)이 배치될 수 있다.
반도체 기판(101)은 소자 분리막들(ioslation layers: 111)에 의해 구획된 활성 영역들(A)을 포함할 수 있다. 소자 분리막들(111) 및 활성 영역들(A)은 도 4에 도시된 제2 방향(D2)으로 교대로 배치될 수 있다. 소자 분리막들(111) 및 활성 영역들(A) 각각은 도 4에 도시된 제1 방향(D1)으로 연장될 수 있다. 활성 영역들(A) 각각은 채널영역으로 이용된다. 소자 분리막들(111)은 절연물로 형성된다. 소자 분리막들(111)은 활성 영역들(A)보다 컨트롤 게이트(CG)를 향하여 더 돌출될 수 있다.
터널 절연막들(103)은 반도체 기판(101)의 활성 영역들(A) 상에 각각 형성될 수 있다. 터널 절연막들(103)은 산화막으로 형성될 수 있다. 소자 분리막들(111)은 터널 절연막들(103) 보다 컨트롤 게이트(CG)를 향하여 더 돌출될 수 있다.
플로팅 게이트들(105)은 터널 절연막들(103)을 사이에 두고 활성 영역들(A) 상에 각각 형성될 수 있다. 플로팅 게이트들(105)은 컨트롤 게이트(CG)와 활성 영역들(A)의 교차부들에 각각 형성된다. 플로팅 게이트들(105)은 소자 분리막들(111)에 의해 서로 분리될 수 있다. 플로팅 게이트들(105)은 도전형 도펀트가 도핑된 도프트 실리콘막 및 언도프트 실리콘막 중 적어도 어느 하나를 포함할 수 있다. 플로팅 게이트들(105)은 데이터 저장층으로 이용될 수 있다. 플로팅 게이트들(105)은 소자 분리막들(111)보다 컨트롤 게이트(CG)를 향하여 더 돌출될 수 있다. 플로팅 게이트들(105)은 전하 트랩이 가능한 전하 저장막들로 대체될 수 있다. 예를 들어, 전하 저장막들은 실리콘 질화막을 포함할 수 있다.
유전체막(120)은 소자 분리막들(111) 및 플로팅 게이트들(105)을 덮도록 형성될 수 있다. 유전체막(120)은 플로팅 게이트들(105) 사이의 공간들 각각의 중심 영역을 개구시키도록 형성되고, 소자 분리막들(111) 및 플로팅 게이트들(105)에 의해 정의되는 단차 상에 컨포멀하게 형성될 수 있다. 유전체막(120)은 순차로 적층된 제1 산화막(121), 질화막(123), 및 제2 산화막(125)을 포함할 수 있다.
컨트롤 게이트막(CG)은 유전체막(120) 상에 형성된다. 컨트롤 게이트막(CG)은 순차로 적층된 시드막(130), 캡핑막(140) 및 상부 도전막(150)을 포함할 수 있다.
시드막(130)은 실리콘 박막일 수 있다. 시드막(130)은 플로팅 게이트들(105) 사이의 공간들 각각의 중심영역을 개구시키도록 형성되고, 소자 분리막들(111) 및 플로팅 게이트들(105)에 의해 정의되는 단차 상에 컨포멀하게 형성될 수 있다.
캡핑막(140)은 도 1a 및 도 1b와 도 3에서 상술한 다결정막으로 형성될 수 있다. 즉, 캡핑막(140)은 도전형 도펀트 및 성장 억제 불순물을 포함할 수 있고, 다층의 폴리 실리콘막들로 형성될 수 있다. 다층의 폴리 실리콘막들은 도 1b를 참조하여 상술한 제1 실리콘막 및 제2 실리콘막의 적층구조를 1이상 포함할 수 있다. 캡핑막(140)은 플로팅 게이트들(105) 사이의 공간을 채우도록 형성된다. 캡핑막(140)은 도 2를 참조하여 상술한 원자층 증착방법을 이용하여 형성되고, 결정립 크기가 미세하게 제어될 수 있다.
상부 도전막(150)은 컨트롤 게이트(CG)의 저항을 낮추기 위해, 금속막 또는 금속 실리사이드막을 포함할 수 있다.
도 5를 참조하여 상술한 바와 같이, 플로팅 게이트들(105) 사이의 공간을 채우는 컨트롤 게이트(CG)의 캡핑막(140)을, 도 2를 참조하여 상술한 원자층 증착 방법을 이용하여, 도 1a 및 도 1b와 도 3을 참조하여 상술한 바와 동일한 구조의 다결정막으로 형성할 수 있다. 이에 따르면, 캡핑막(140)에 포함된 성장 억제 불순물을 이용하여 캡핑막(140)의 결정립 크기를 줄일 수 있다. 또한, 캡핑막(140)에 포함된 성장 억제 불순물을 이용하여 캡핑막(140) 내부의 도전형 도펀트가 캡핑막(140) 외부로 확산되는 현상을 억제할 수 있다.
캡핑막(140)의 결정립 크기가 작게 제어되면, 캡핑막(140)을 통해 플로팅 게이트들(105) 사이의 공간을 보이드 없이 매립하기가 용이해질 수 있다. 캡핑막(140) 내부의 도전형 도펀트 확산이 억제되면, 캡핑막(140) 내부에서 도전형 도펀트의 분포를 균일화 할 수 있다.
캡핑막(140) 내부에서 보이드의 발생 및 도전형 도펀트의 유동이 최소화되면, 도 4를 참조하여 상술한 비트 라인들(BL) 사이의 간섭현상을 줄일 수 있고, 메모리 셀들(MC)의 동작 특성의 균일도를 높일 수 있다. 예를 들어, 낸드 플래시 메모리 소자의 메모리 셀들(MC)의 프로그램 동작은 ISPP(Incremental Step Pulse Programming) 방식을 통해 제어될 수 있다. 본 발명의 실시 예에 따른 캡핑막(140)을 통해, 본 발명의 실시 예는 스텝 펄스에 대한 메모리 셀들(MC)의 문턱 전압 변화량의 분포를 줄일 수 있다.
도 6은 도 4 및 도 5에 도시된 반도체 장치의 제조방법을 나타내는 순서도이다.
도 6을 참조하면, ST1 단계에서 반도체 기판의 활성 영역들 각각의 상부에 플로팅 게이트막을 형성할 수 있다. 플로팅 게이트막을 형성하는 단계는 반도체 기판 상에 터널 절연막 및 실리콘막을 형성하는 단계, 실리콘막, 터널 절연막을 식각하여 트렌치들을 형성하는 단계, 및 트렌치들 각각을 소자 분리막으로 채우는 단계를 포함할 수 있다.
이어서, ST3 단계에서, 플로팅 게이트막을 덮도록 유전체막을 형성할 수 있다. 이 후, ST5 단계에서 시드막을 형성할 수 있다.
계속해서, ST7 단계에서, 유전체막 상에 캡핑막을 형성할 수 있다. 캡핑막은 도 2를 참조하여 상술한 원자층 증착 방식을 이용하여 형성될 수 있다.
이 후, ST9 단계에서 캡핑막 상에 상부 도전막을 형성할 수 있다.
이어서, ST11 단계에서 컨트롤 게이트 및 플로팅 게이트 형성을 위한 식각 공정을 수행할 수 있다.
도 4 내지 도 6에서는 2차원 낸드 플래시 메모리 소자에 적용될 수 있는 다결정막에 대해 예시하였으나, 본 발명은 이에 제한되지 않는다. 예를 들어, 본 발명의 실시 예에 따른 다결정막은 3차원 메모리 소자에도 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 1a 및 도 1b를 참조하여 상술한 다결정막을 포함하거나, 도 4 및 도 5를 참조하여 상술한 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 8은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
10: 하부구조 20: 홈
41, 43, 45: 제1 실리콘막 42, 44, 46: 제2 실리콘막
40: 다결정막 53: 도전형 도펀트
55: 성장 억제 불순물 30: 시드막
111: 소자 분리막 A: 활성 영역
105: 플로팅 게이트 120: 유전체막
140: 캡핑막 150: 상부 도전막
CG: 컨트롤 게이트

Claims (19)

  1. 홈(groove)이 형성된 하부구조 상에 상기 홈을 채우도록 형성된 다층의 폴리 실리콘막들을 포함하고,
    상기 폴리 실리콘막들은,
    도전형 도펀트를 갖는 제1 실리콘막 및 성장 억제 불순물을 갖는 제2 실리콘막을 포함하는 다결정막.
  2. 제 1 항에 있어서,
    상기 성장 억제 불순물은 탄소, 질소 및 산소 중 적어도 어느 하나를 포함하는 다결정막.
  3. 제 1 항에 있어서,
    상기 도전형 도펀트는 인을 포함하는 다결정막.
  4. 제 1 항에 있어서,
    상기 홈 표면 상에 교대로 적층된 상기 제1 실리콘막 및 상기 제2 실리콘막을 포함하는 적층구조를 2이상 포함하는 다결정막.
  5. 제 1 항에 있어서,
    상기 폴리 실리콘막들은, 시드막 상에 형성되는 다결정막.
  6. 소자 분리막들에 의해 구획된 활성 영역들을 포함하는 반도체 기판;
    상기 활성 영역들 상에 형성된 플로팅 게이트들;
    상기 플로팅 게이트들 및 상기 소자 분리막들을 덮도록 상기 반도체 기판 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성되고, 도전형 도펀트 및 성장 억제 불순물을 갖는 캡핑막을 포함하는 컨트롤 게이트를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 캡핑막은 상기 소자 분리막들에 교차하는 방향으로 서로 이웃한 상기 플로팅 게이트들 사이의 공간을 채우도록 형성되고,
    상기 컨트롤 게이트는 상기 캡핑막 상에 형성된 상부 도전막을 더 포함하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 캡핑막은, 상기 도전형 도펀트를 갖는 제1 실리콘막 및 상기 성장 억제 불순물을 갖는 제2 실리콘막을 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 캡핑막은, 상기 유전체막 상에 교대로 적층된 상기 제1 실리콘막 및 상기 제2 실리콘막을 포함하는 적층구조를 2이상 포함하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 캡핑막과 상기 유전체막 사이에 형성된 시드막을 더 포함하는 반도체 장치.
  11. 제 6 항에 있어서,
    상기 성장 억제 불순물은 탄소, 질소 및 산소 중 적어도 어느 하나를 포함하는 반도체 장치.
  12. 제 6 항에 있어서,
    상기 도전형 도펀트는 인을 포함하는 반도체 장치.
  13. 반도체 기판 상에 플로팅 게이트막들을 형성하는 단계;
    상기 플로팅 게이트막들을 덮도록 상기 반도체 기판 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 도전형 도펀트 및 성장 억제 불순물을 갖는 캡핑막을 포함하는 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 캡핑막은 상기 플로팅 게이트막들 사이의 공간을 채우도록 원자층 증착 방식으로 형성되고,
    상기 컨트롤 게이트는 상기 캡핑막 상에 형성된 상부 도전막을 더 포함하는 반도체 장치의 제조방법.
  15. 제 13 항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    실리콘을 포함하는 소스가스를 공급한 후, 상기 도전형 도펀트를 포함하는 제1 반응가스를 공급하여 상기 도전형 도펀트를 갖는 제1 실리콘막을 형성하는 단계;
    상기 소스가스를 재공급한 후, 상기 성장 억제 불순물을 포함하는 제2 반응가스를 공급하여 상기 성장 억제 불순물을 갖는 제2 실리콘막을 형성하는 단계; 및
    상기 소스가스를 공급하는 단계와 상기 제1 반응가스를 공급하는 단계 사이와, 상기 제1 반응가스를 공급하는 단계와 상기 소스가스를 재공급하는 단계 사이와, 상기 소스가스를 재공급하는 단계와 상기 제2 반응가스를 공급하는 단계 사이에, 퍼지가스를 공급하는 단계를 포함하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 실리콘막 및 상기 제2 실리콘막을 형성하기 전, 상기 유전체막 상에 시드막을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 캡핑막은, 교대로 적층된 상기 제1 실리콘막 및 상기 제2 실리콘막을 포함하는 적층구조를 2이상 포함하는 반도체 장치의 제조방법.
  18. 제 13 항에 있어서,
    상기 성장 억제 불순물은 탄소, 질소 및 산소 중 적어도 어느 하나를 포함하는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 도전형 도펀트는 인을 포함하는 반도체 장치의 제조방법.
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