JP2021048297A - 半導体記憶装置 - Google Patents

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Abstract

【課題】信頼性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と、第１群の複数の柱状体と、第２群の複数の柱状体と、絶縁膜とを持つ。前記第２群の複数の柱状体は、前記第１群の複数の柱状体に対して第２方向に配置されている。前記絶縁膜は、前記積層体内で前記第２方向に延びている。前記絶縁膜は、前記第２方向に交差する第３方向に前記積層体を分断している。前記絶縁膜は、第１部分と、第２部分と、第３部分とを含む。前記第１部分は、前記第３方向で前記第１群の複数の柱状体と隣り合っている。前記第２部分は、前記第３方向で前記第２群の複数の柱状体と隣り合っている。前記第３部分は、前記第１部分と前記第２部分との間に存在する。前記絶縁膜は、前記第３部分で、前記第３方向の少なくとも一方の側面から突出する第１凸部を有する。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の１つとして、メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９−６７８２５号公報
本発明が解決しようとする課題は、信頼性の向上を図ることができる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、積層体と、第１群の複数の柱状体と、第２群の複数の柱状体と、絶縁膜とを持つ。前記積層体では、導電層が第１方向に積層されている。前記第１群の複数の柱状体は、前記積層体内で前記第１方向に延びている。前記第１群の複数の柱状体と前記導電層との交差部分には、メモリセルトランジスタがそれぞれ形成されている。前記第２群の複数の柱状体は、前記第１群の複数の柱状体に対して前記第１方向に交差する第２方向に配置されている。前記第２群の複数の柱状体は、それぞれ絶縁材料を含む。前記絶縁膜は、前記積層体内で前記第１方向及び前記第２方向に延びている。前記絶縁膜は、前記第１方向及び前記第２方向に交差する第３方向に前記積層体を分断している。前記絶縁膜は、第１部分と、第２部分と、第３部分とを含む。前記第１部分は、前記第３方向で前記第１群の複数の柱状体と隣り合っている。前記第２部分は、前記第３方向で前記第２群の複数の柱状体と隣り合っている。前記第３部分は、前記第１部分と前記第２部分との間に存在する。前記絶縁膜は、前記第３部分で、前記第３方向の少なくとも一方の側面から突出する第１凸部を有する。
第１実施形態の半導体記憶装置の平面図。 第１実施形態の半導体記憶装置の断面図。 第１実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第１実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第１実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第１実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第２実施形態の半導体記憶装置の平面図。 第３実施形態の半導体記憶装置の平面図。 第３実施形態の半導体記憶装置の断面図。 第４実施形態の半導体記憶装置の平面図。 第４実施形態の半導体記憶装置の断面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の一例を示す断面図。 第５実施形態の半導体記憶装置の平面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の変形例を示す断面図。 第４実施形態のメモリセル及び絶縁スリットの製造工程の変形例を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、互いに同一又は類似の機能を有する構成に、同一の符号を付す。互いに同一又は類似の機能を有する構成については、繰り返し説明しない場合がある。また本明細書に記載される「平行」、「直交」、「同一」、及び「同等」は、「略平行」、「略直交」、「略同一」、及び「略同等」である場合をそれぞれ含む。
本明細書に記載される「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合を含む。すなわち、「接続」とは、２つの部材が直接に接する場合に限定されず、２つの部材の間に別の部材が介在する場合を含む。本明細書に記載される「接する」とは、直接に接することを意味する。本明細書に記載される「重なる」、「面する」、及び「隣り合う」とは、２つの部材が互いに直接に向かい合う、又は接することに限定されず、２つの部材の間に、これら２つの部材とは異なる部材が存在する場合を含む。
（第１実施形態）
始めに、第１実施形態の半導体記憶装置１の構成について説明する。図１は、半導体記憶装置１の要部の平面図である。図２は、半導体記憶装置１の要部をＹ方向から見た断面図である。以下の説明では、Ｘ方向（第３方向）は、シリコン基板（基板）１１の表面１１ａと平行な方向であって、ビット線ＢＬが延びる方向である。Ｙ方向（第２方向）は、シリコン基板１１の表面１１ａと平行な方向であって、Ｘ方向に交差する方向であって、ワード線ＷＬが延びる方向である。例えば、Ｙ方向は、Ｘ方向に略直交する。Ｚ方向（第１方向）は、シリコン基板１１の厚さ方向であって、Ｘ方向及びＹ方向に交差する方向である。例えば、Ｚ方向は、Ｘ方向及びＹ方向に略直交する。
図１及び図２に示すように、半導体記憶装置１は、不揮発性の記憶装置であって、３次元ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、シリコン基板１１と、配線層３０と、積層体２０と、第１群の複数の柱状体５０と、第２群の複数の柱状体７０と、第３群の複数の柱状体６０と、絶縁膜１００とを備える。
シリコン基板１１は、Ｘ方向及びＹ方向に延び、Ｚ方向で所定の厚さを有する。シリコン基板１１の表面１１ａには、半導体記憶装置１の周辺回路や駆動回路（不図示）が形成されている。シリコン基板１１の表面１１ａには、絶縁層１２が積層されている。絶縁層１２は、前述の駆動回路を覆っている。絶縁層１２は、例えば、テトラエトキシシラン（ＴＥＯＳ）、酸化シリコン（ＳｉＯ２）等により形成されている。
絶縁層１２の表面１２ａには、配線層３０が形成されている。配線層３０は、シリコン基板１１と積層体２０との間に設けられている。配線層３０は、Ｚ方向でシリコン基板１１に近い側から順に、例えば複数の半導体層３２と、複数の絶縁層３４とを有する。複数の半導体層３２及び複数の絶縁層３４とは、Ｚ方向に交互に積層されている。複数の半導体層３２及び複数の絶縁層３４のそれぞれのＺ方向の厚みは、互いに異なる。半導体層３２は、例えば多結晶のシリコン（Ｓｉ）で形成されている。絶縁層３４は、例えば酸化シリコン（ＳｉＯ２）で形成されている。配線層３０の表面３０ａには、積層体２０が形成されている。
積層体２０は、例えば、複数の導電層２２と、複数の絶縁層２４とを有する。複数の導電層２２及び複数の絶縁層２４とは、Ｚ方向に交互に積層されている。導電層２２は、例えばタングステン（Ｗ）で構成されている。絶縁層２４は、例えば酸化シリコンで構成されている。積層体２０の表面には上部配線等が形成されているが、これらの上部配線等は図１及び図２で省略されている。
第１群の複数の柱状体５０は、積層体２０の内部でＺ方向に延びている。第１群の複数の柱状体５０と導電層２２との交差部分には、メモリセルトランジスタＭＴＲが形成されている。つまり、第１群の複数の柱状体５０は、半導体記憶装置１の複数のメモリセルＭＣである。第１群の複数の柱状体５０は、Ｙ方向では、第１間隔Ｓ１で配置されている。第１間隔Ｓ１は、Ｙ方向で隣り合う柱状体５０のＺ方向から見た中心同士の離間距離である。
第１群の複数の柱状体５０は、第１柱状体５１を含む。第１柱状体５１は、コア５２、チャネル膜５３、トンネル膜５４と、電荷蓄積膜５５と、バリア膜５６とを有する。コア５２、チャネル膜５３、トンネル膜５４と、電荷蓄積膜５５と、バリア膜５６は、Ｚ方向から見て第１柱状体５１の中心から外側に向かって、前述の順番に配置されている。コア５２は、例えば酸化シリコン等の絶縁体で形成されている。チャネル膜５３は、例えば一部に不純物がドープされたポリシリコン等の半導体で形成されている。チャネル膜５３に含まれる不純物は、例えば、カーボン（Ｃ）、リン（Ｐ）、ボロン（Ｂｒ）、ゲルマニウム（Ｇｅ）からなる群から選択されるいずれかである。トンネル膜５４は、例えば酸化シリコン等の絶縁体で形成されている。電荷蓄積膜５５は、例えば窒化シリコン（ＳｉＮ）等の絶縁体で形成されている。バリア膜５６は、例えば酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ３Ｏ２）、酸化ジルコニウム（ＺｎＯ）等の絶縁体で形成されている。
第２群の複数の柱状体７０は、第１群の複数の柱状体５０に対してＹ方向で第１距離Ｄ１離れている。第１距離Ｄ１は、最もＹ方向に位置する柱状体５０のＺ方向から見たＹ方向の端とその柱状体５０にＹ方向で隣り合う柱状体７０のＺ方向から見たＹ方向とは反対方向の端との離間距離である。第１距離Ｄ１は、第１間隔Ｓ１よりも大きい。第２群の複数の柱状体７０は、それぞれ絶縁材料又は導電材料を含む。絶縁材料は、例えば酸化シリコンである。導電材料は、例えばタングステン（Ｗ）である。
第２群の複数の柱状体７０は、積層体２０の内部でＺ方向に延びている。第２群の複数の柱状体７０は、それぞれシリコン基板１１に設けられた周辺回路や駆動回路に接続されている。つまり、第２群の複数の柱状体７０は、半導体記憶装置１の複数のコンタクトプラグである。Ｙ方向において、第２群の複数の柱状体７０が配置されている領域に対して境界領域とは反対側の領域には、不図示の階段領域や複数の柱状体が設けられている。階段領域では、積層体２０の複数の導電層２２のうちＺ方向でシリコン基板１１から離れている導電層２２である程、導電層２２のＹ方向の端がＹ方向において第１群の複数の柱状体５０に近づく。複数の柱状体の各々は、階段領域内をＺ方向に延び、不図示の上部配線の各々と複数の導電層２２のＹ方向の端の各々とを接続している。第２群の複数の柱状体７０は、第２柱状体７１を含む。第２柱状体７１のＸ方向及びＹ方向の幅は、第１柱状体５１のＸ方向及びＹ方向の幅よりも大きい。
絶縁膜１００は、積層体２０の内部でシリコン基板１１の表面１１ａに対して起立した膜状に設けられている。絶縁膜１００は、積層体２０をＸ方向に分断している。絶縁膜１００は、絶縁膜１００は、第１部分１０１と、第２部分１０２と、第３部分１０３とを含む。第１部分１０１は、Ｘ方向で第１群の複数の柱状体５０と隣り合う。第２部分１０２は、Ｘ方向で第２群の複数の柱状体７０と隣り合う。第３部分１０３は、Ｙ方向で第１部分１０１と第２部分１０２との間に存在し、境界領域１０５に対してＸ方向で隣り合う。境界領域１０５は、Ｙ方向で第１群の複数の柱状体５０と第２群の複数の柱状体７０との間に形成されている。
絶縁膜１００は、第１側面（側面）１１１と第２側面（側面）１１２とを有する。第１側面１１１は、Ｙ方向に沿っている。第２側面１１２は、Ｙ方向に沿い、第１側面１１１とは反対側に位置する。第１側面１１１及び第２側面１１２は、Ｚ方向から見て円弧状の第１凸部１２１−１、１２１−２を含む。円弧状の第１凸部１２１−１は、シリコン基板１１の表面１１ａと平行な断面において、境界領域１０５に対してＸ方向で隣り合う位置でＸ方向に突出している。円弧状の第１凸部１２１−２は、シリコン基板１１の表面１１ａと平行な断面において、境界領域１０５に対してＸ方向で隣り合う位置でＸ方向とは反対方向であるＸＸ方向（第３方向）に突出している。
第３群の柱状体６０は、第１群の柱状体５０に対してＸ方向に絶縁膜１００を挟んで存在する。第３群の複数の柱状体６０と導電層２２との交差部分には、メモリセルトランジスタＭＴＲが形成されている。つまり、第３群の複数の柱状体６０は、半導体記憶装置１の複数のメモリセルＭＣである。第３群の複数の柱状体６０は、第３柱状体６１を含む。第３柱状体６１は、コア６２、チャネル膜６３、トンネル膜６４と、電荷蓄積膜６５と、バリア膜６６とを有する。コア６２の役割及び材料は、コア５２の役割及び材料と同じである。チャネル膜６３の役割及び材料は、チャネル膜５３の役割及び材料と同じである。トンネル膜６４の役割及び材料は、トンネル膜５４の役割及び材料と同じである。電荷蓄積膜６５の役割及び材料は、電荷蓄積膜５５の役割及び材料と同じである。バリア膜６６の役割及び材料は、バリア膜５６の役割及び材料と同じである。
第１群の柱状体５０は、Ｘ方向に第２間隔Ｓ２で並べられている。第２間隔Ｓ２は、Ｘ方向で隣り合う柱状体５０のＺ方向から見た中心同士の離間距離である。第３群の柱状体６０は、第１群の柱状体５０からＸ方向で第２距離Ｄ２離れている。第２距離Ｄ２は、最もＸＸ方向に位置する柱状体５０のＺ方向から見たＸＸ方向の端とその柱状体５０にＸ方向で隣り合う柱状体６０のＺ方向から見たＸ方向の端との離間距離である。第２距離Ｄ２は、第２間隔Ｓ２より大きい。絶縁膜１００は、Ｘ方向に関して、第１群の複数の柱状体５０が配置されている積層体２０のブロックＢＬＫ−１と第３群の複数の柱状体６０が配置されている積層体２０のブロックＢＬＫ−２とを分断する絶縁スリットＳＴである。つまり、絶縁膜１００は、Ｘ方向で第１群の柱状体５０と第３群の柱状体６０との間に位置する。
絶縁膜１００の第１側面１１１と第２側面１１２はそれぞれ、境界領域（第１群の複数の柱状体と前記第２群の複数の柱状体との間の領域）１０５に対してＹ方向で隣り合う位置に、第２凸部１２２−１、１２２−２を有する。第２凸部１２２−１は、第１凸部１２１−１と同じＸ方向に円弧状に突出している。第２凸部１２２−２は、第１凸部１２１−２と同じＸ方向に円弧状に突出している。
第１凸部１２１−１、１２１−２は、Ｙ方向において第２群の複数の柱状体７０よりも第１群の複数の柱状体５０の近くに位置する。第２凸部１２２−１、１２２−２は、Ｙ方向において第１群の複数の柱状体５０よりも第２群の複数の柱状体７０の近くに位置する。第２凸部１２２−１のＸ方向の突出量は、第１凸部１２１−１のＸ方向の突出量よりも大きい。第２凸部１２２−２のＸＸ方向の突出量は、第１凸部１２１−２のＸＸ方向の突出量よりも大きい。
次いで、半導体記憶装置１のメモリセルＭＣ及び絶縁スリットＳＴの製造方法について簡単に説明する。図３から図６の各図は、メモリセルＭＣ及び絶縁スリットＳＴの製造工程の一例を示す断面図である。
図３に示すように、配線層３０の表面３０ａに、導電層１２６と絶縁層１２４とを交互に積層し、積層体１２０を形成する。例えば、導電層１２６をタングステンで形成する。例えば、絶縁層１２４を酸化シリコンで形成する。続いて、Ｘ方向及びＹ方向（Ｙ方向については図示略）において所定の間隔をあけて、積層体１２０にホールＨ１、複数のホールＨ２を形成する。Ｘ方向でホールＨ１が形成される位置は、絶縁膜１００の第１凸部１２１−１、１２１−２の中間位置である。Ｙ方向でホールＨ１が形成される位置は、第１凸部１２１−１、１２１−２と互いに重なる位置である。Ｘ方向及びＹ方向で複数のホールＨ２が形成される位置は、第１群の複数の柱状体５０に含まれる第１柱状体５１の位置と同じである。ホールＨ１、Ｈ２の底部には、配線層３０の半導体層３２の表面３２ａが露出している。続いて、Ｘ方向で第２凸部１２２−１、１２２−２の中間位置であって、Ｙ方向で第２凸部１２２−１、１２２−２と互いに重なる位置に、コンタクト用ホールを形成する。
Ｚ方向で配線層３０の表面３０ａから積層体１２０の表面１２０ａまでのホールＨ１、Ｈ２に犠牲層１５２を埋める。Ｚ方向において積層体１２０の表面１２０ａ近傍において、犠牲層１５２はＺ方向に交差する面に沿って拡がる。例えば、犠牲層１５２をアモルファスシリコン（ａＳｉ）で形成する。
図４に示すように、積層体１２０の表面１２０ａと犠牲層１５２の表面１５２ａに、導電層１３２と絶縁層１３４とを交互に積層し、積層体１３０を形成する。例えば、導電層１３２をタングステンで形成する。例えば、絶縁層１３４を酸化シリコンで形成する。積層体１３０の表面１３０ａに、絶縁層１３６と導電層１３８を順次積層する。例えば絶縁層１３６を酸化シリコン又は窒化シリコンで形成する。積層体１２０、１３０はＺ方向で互いに接続され、積層体２０となる。複数の導電層１２６、１３２は、積層体２０の複数の導電層２２となる。複数の絶縁層１２４、１３４は、積層体２０の複数の絶縁層２４になる。
続いて、例えばエッチング等により、Ｘ方向及びＹ方向（Ｙ方向については図示略）において複数のホールＨ１、Ｈ２と重なる位置の積層体１３０に複数のホールＨ３、Ｈ４を形成する。ホールＨ３、Ｈ４のそれぞれの底部に、犠牲層１５２の表面１５２ａのＸ方向及びＹ方向の中央部が露出する。続いて、薬液等を用い、ホールＨ１、Ｈ２の犠牲層１５２を除去する。犠牲層１５２が除去されることで、ホールＨ１、Ｈ３はＺ方向で互いに繋がり、ホールＨ５となる。ホールＨ２、Ｈ４はＺ方向で互いに繋がり、ホールＨ６となる。ホールＨ５、Ｈ６のそれぞれの底部に、配線層３０の半導体層３２の表面３２ａのＸ方向及びＹ方向の中央部が露出する。
図５に示すように、ホールＨ５、Ｈ６の内壁に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４と、チャネル膜５３とを順次形成し、コア５２で埋める。詳しく説明すると、ホールＨ５、Ｈ６の内壁に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４とを形成する。その後、例えばエッチング又は薬液を用いて、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４のそれぞれの底部且つＸ方向及びＹ方向の中央部を除去し、配線層３０の表面３０ａを露出させる。続いて、トンネル膜５４の内壁及びトンネル膜５４の底部の露出部分にチャネル膜５３を形成し、コア５２で埋める。
続いて、例えばパターニング及びエッチング等により、コア５２のＺ方向で半導体層１３とは反対側の端部にキャップ層５８を形成する。キャップ層５８を、例えば多結晶のシリコン等で形成する。この工程によって、複数のホールＨ５、Ｈ６のそれぞれに、第１柱状体５１が形成される。コンタクト用ホールにもホールＨ５の第１柱状体５１と同様の構成部品を形成する。その後、導電層１３８を除去し、Ｘ方向で第１柱状体５１の表面５１ａと互いに重なる位置の絶縁層１３６を除去し、コンタクト部２４６を形成する。絶縁層１３６の表面１３６ａ及びコンタクト部２４６の表面２４６ａに絶縁層１４０を形成する。絶縁層１４０を、例えば酸化シリコンで形成する。
図６に示すように、例えば反応性イオンエッチング（ＲＩＥ）により、ホールＨ５の第１柱状体５１を除去しつつ、新たに溝Ｇ１を形成する。溝Ｇ１は、Ｙ方向に延び、絶縁膜１００が設けられる位置に形成されている。Ｙ方向で第１柱状体５１及びコンタクト用ホール内の柱状体と互いに重ならない溝Ｇ１のＸ方向の最大幅Ｗ１は、第１柱状体５１のＸ方向の最大幅Ｗ３より小さい。ホールＨ５の第１柱状体５１が設けられていた部分とＹ方向で互いに重なる溝Ｇ１のＸ方向の最大幅Ｗ２は、第１柱状体５１のＸ方向の最大幅Ｗ３より大きくなる。つまり、溝Ｇ１はホールＨ５の第１柱状体５１の外形に沿ってＸ方向及びＸＸ方向に拡がり、第１凸部１２１−１、１２１−２が形成される。溝Ｇ１の底部には、配線層３０が露出する。
コンタクト用ホールの柱状体が設けられていた部分とＹ方向で互いに重なる溝Ｇ１のＸ方向の幅は、第１柱状体５１のＸ方向の最大幅Ｗ３よりも大きく、且つ溝Ｇ１のＸ方向の最大幅Ｗ２よりも大きくなる。つまり、溝Ｇ１はコンタクト用ホールの柱状体の外形に沿ってＸ方向及びＸＸ方向に拡がり、第２凸部１２２−１、１２２−２が形成される。
上述の工程を行うことにより、図１及び図２に示すメモリセルＭＣ及び絶縁スリットＳＴを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、半導体記憶装置１が形成される。但し、半導体記憶装置１の製造方法は、上述の方法に限定されない。
第２群の複数の柱状体７０は、上述のメモリセルＭＣと同様の工程に形成可能である。但し、第２群の複数の柱状体７０を形成する際は、Ｘ方向及びＹ方向でコンタクトプラグ形成用ホールを、Ｚ方向から見て第２群の複数の柱状体７０に含まれる第２柱状体７１と同じ位置に形成する。また、コンタクトプラグ形成用ホールには、タングステン等の導電材料を埋める。
上述の半導体記憶装置１の製造方法では、ホールＨ１〜Ｈ４を形成し、メモリホールＭＨや絶縁スリットＳＴを形成するための溝をＺ方向において２段階で形成したが、Ｚ方向から見てメモリホールＭＨの開口面積が所定の範囲内に収まれば、メモリホールＭＨや絶縁スリットＳＴを形成するための溝をＺ方向において１段階で形成してもよく、３段階以上で形成してもよい。
次いで、以上で説明した第１実施形態の半導体記憶装置１の作用効果を説明する。半導体記憶装置１によれば、Ｘ方向において絶縁スリットＳＴを形成すべき境界領域１０５と互いに重なる位置に第１柱状体５１が形成される。半導体記憶装置１によれば、例えばＲＩＥ等によって溝Ｇ１を形成する際に、溝Ｇ１のＺ方向の進路がホール５の第１柱状体５１によって、Ｘ方向で絶縁膜１００の第３部分１０３の形成位置から外れることなく良好に形成される。図１には、参照のために、ホールＨ１の形成位置及びコンタクト用ホールＨＣの形成位置が示されている。従来の３次元ＮＡＮＤ型フラッシュメモリである半導体記憶装置では、ホールＨ５の第１柱状体５１が一時的にも形成されないため、絶縁スリットＳＴを設けるための溝を形成する際に、溝の進路がＸ方向で最も近いメモリセルＭＣの第１柱状体５１のチャネル膜５３に引き寄せられ、結果として絶縁スリットＳＴがメモリセルＭＣに接触する虞があった。絶縁スリットＳＴがメモリセルＭＣに接触すると、半導体記憶装置の動作不良が発生する。半導体記憶装置１によれば、溝Ｇ１をホールＨ５の第１柱状体５１に引き付けて形成し、絶縁スリットＳＴとメモリセルＭＣとの接触を防止するため、信頼性の向上を図ることができる。
第１実施形態の半導体記憶装置１では、絶縁膜１００は、一時的に形成された第１柱状体５１を除去しつつ、Ｚ方向に交差する面に沿って第１柱状体５１のＺ方向から見た外周面から広がるように形成された溝Ｇ１に形成され、第１凸部１２１−１、１２１−２及び第２凸部１２２−１、１２２−２を有する。第１実施形態の半導体記憶装置１によれば、絶縁膜１００のＹ方向で第１凸部１２１−１、１２１−２及び第２凸部１２２−１、１２２−２が形成されていない範囲におけるＸ方向の最大幅をメモリセルＭＣのＸ方向の最大幅より小さくすることができる。そのことによって、半導体記憶装置１におけるＺ方向から見たメモリセルＭＣの形成領域を広く確保し、全体の大きさが半導体記憶装置１と同じ従来の半導体記憶装置に比べてメモリセルＭＣの数を増やし、半導体記憶装置１の容量の増大を図ることができる。
なお、第１実施形態の半導体記憶装置では、第１側面１１１のみに第１凸部１２１−１が設けられ、第２側面１１２に第１凸部１２１−２が設けられていなくてもよい。第１実施形態の半導体記憶装置では、第１側面１１１に第１凸部１２１−１が設けられずに、第２側面１１２のみに第１凸部１２１−２が設けられていてもよい。
（第２実施形態）
次に、第２実施形態の半導体記憶装置の構成について説明する。第２実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、３次元ＮＡＮＤ型フラッシュメモリである。以下、第２実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容を説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
図７は、第２実施形態の半導体記憶装置の要部の平面図である。図７に示すように、第２実施形態の半導体記憶装置では、絶縁膜１００の第１部分１０１は、第１側面１１１に複数の第３凸部１２３−１を有し、第２側面１１２に複数の第３凸部１２３−２を有する。複数の第３凸部１２３−１の各々は、第１側面１１１からＸ方向に円弧状に突出している。複数の第３凸部１２３−２の各々は、第２側面１１２からＸＸ方向に円弧状に突出している。複数の第３凸部１２３−１、１２３−２はそれぞれ、Ｙ方向に等間隔で配置されている。
絶縁膜１００の第２部分１０２は、第１側面１１１に複数の第４凸部１２４−１を有し、第２側面１１２に複数の第４凸部１２４−２を有する。複数の第４凸部１２４−１の各々は、第１側面１１１からＸ方向に円弧状に突出している。複数の第４凸部１２４−２の各々は、第２側面１１２からＸＸ方向に円弧状に突出している。複数の第４凸部１２４−１、１２４−２は、Ｙ方向に等間隔で配置されている。
第２実施形態の半導体記憶装置のメモリセルＭＣ及び絶縁スリットＳＴの製造方法は、第１実施形態の半導体記憶装置１の製造方法と同様の工程を備える。但し、第２実施形態の半導体記憶装置を製造する際には、ホールＨ１を、Ｙ方向で第１凸部１２１−１、１２１−２と互いに重なる位置に加えて、Ｙ方向で複数の第３凸部１２３−１、１２３−２と互いに重なる位置に形成する。また、コンタクト用ホールＨＣを、第２凸部１２２−１、１２２−２と互いに重なる位置に加えて、Ｙ方向で複数の第４凸部１２４−１、１２４−２と互いに重なる位置に形成する。
第２実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の構成を備えるので、半導体記憶装置１と同様に、絶縁スリットＳＴとメモリセルＭＣとの接触を防止し、信頼性の向上を図ることができる。
第２実施形態の半導体記憶装置によれば、絶縁膜１００が複数の第３凸部１２３−１、１２３−２及び複数の第４凸部１２４−１、１２４−２を備えるので、Ｙ方向に沿って、溝Ｇ１を複数のホールＨ１の第１柱状体５１に引き付けつつ形成し、Ｙ方向の全体で絶縁スリットＳＴとメモリセルＭＣとの接触を防止できる。
なお、第２実施形態の半導体記憶装置では、絶縁膜１００の第１部分１０１に第１凸部１２１−１、１２１−２に加えて第３凸部１２３−１、１２３−２が設けられ、絶縁膜１００の第２部分１０２に第２凸部１２２−１、１２２−２のみが設けられ、第４凸部１２４−１、１２４−２が設けられていなくてもよい。第２実施形態の半導体記憶装置では、絶縁膜１００の第１部分１０１に第１凸部１２１−１、１２１−２のみが設けられ、第３凸部１２３−１、１２３−２が設けられず、絶縁膜１００の第２部分１０２に第２凸部１２２−１、１２２−２に加えて第４凸部１２４−１、１２４−２が設けられていてもよい。
（第３実施形態）
次に、第３実施形態の半導体記憶装置の構成について説明する。第３実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、３次元ＮＡＮＤ型フラッシュメモリである。以下、第３実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容を説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
第３実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１の構成部品を備える。図８は、第３実施形態の半導体記憶装置の要部の平面図である。図９は、第３実施形態の半導体記憶装置の要部をＹ方向から見た断面図である。絶縁膜１００の第３部分１０３は、第５凸部１２５を備える。第５凸部１２５は、絶縁膜１００の第３部分１０３においてシリコン基板１１に面する絶縁膜１００の底端面（端面）１００ｅの一部に設けられ、前記端面からシリコン基板１１に向いて突出している。第５凸部１２５は、Ｚ方向で絶縁膜１００と隣り合って設けられている。第５凸部１２５は、半導体材料を含み、第１柱状体５１と同じ材料を含む。第５凸部１２５は、例えば半導体膜３１１と、半導体膜３１１に囲まれた絶縁膜３１２とを備える。半導体膜３１１は、例えばチャネル膜５３と同じ材料を含む。絶縁膜３１２は、例えばコア５２と同じ材料を含む。第５凸部１２５は、配線層３０に接している。
第３実施形態の半導体記憶装置のメモリセルＭＣ及び絶縁スリットＳＴの製造方法は、第１実施形態の半導体記憶装置１の製造方法と同様の工程を備える。但し、第３実施形態の半導体記憶装置を製造する際には、ホールＨ５、Ｈ６の内壁に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４とを形成した後、例えばエッチング又は薬液を用いて、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４のそれぞれの底部且つＸ方向及びＹ方向の中央部を除去し、露出した配線層３０の半導体層３２に凹部を形成する。この凹部は、ホールＨ５、Ｈ６の底面からＺ方向でシリコン基板１１に近づく方向に凹んでいる。続いて、トンネル膜５４の内壁及びトンネル膜５４の底部に形成された凹部にチャネル膜５３を形成し、コア５２で埋める。
また、第３実施形態の半導体記憶装置を製造する際には、例えば反応性イオンエッチング（ＲＩＥ）により、ホールＨ５の底面に形成された上述の凹部のチャネル膜５３及びコア５２を残して、これら以外のホールＨ５の第１柱状体５１を除去しつつ、新たに溝Ｇ１を形成する。したがって、溝Ｇ１の底部のＸ方向の中央部には、上述の凹部の壁面に形成されたチャネル膜５３と、チャネル膜５３に埋まったコア５２が残る。上述の凹部に残ったチャネル膜５３は、図９に示す半導体膜３１１となる。上述の凹部に残ったコア５２は、図９に示す絶縁膜３１２となる。
第３実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の構成を備えるので、半導体記憶装置１と同様に、絶縁スリットＳＴとメモリセルＭＣとの接触を防止し、信頼性の向上を図ることができる。
（第４実施形態）
次に、第４実施形態の半導体記憶装置の構成について説明する。第４実施形態の半導体記憶装置は、第１実施形態の半導体記憶装置１と同様に、３次元ＮＡＮＤ型フラッシュメモリである。以下、第４実施形態の半導体記憶装置の構成部品について、半導体記憶装置１の構成部品と異なる内容を説明し、半導体記憶装置１の構成部品と共通する内容の詳しい説明は省略する。
第４実施形態の半導体記憶装置は、半導体記憶装置１は、例えば、シリコン基板１１と、半導体層４０と、積層体２０と、第１群の複数の柱状体５０と、第２群の複数の柱状体７０と、第３群の複数の柱状体６０と、絶縁膜１００と、第１半導体部３０１と、第２半導体部３０２とを備える。図１０は、第４実施形態の半導体記憶装置の要部の平面図である。図１１は、第４実施形態の半導体記憶装置の要部をＹ方向から見た断面図である。半導体層４０は、Ｚ方向でシリコン基板１１と積層体２０との間に設けられている。半導体層４０は、例えば多結晶のシリコン等で形成されている。
図８に示すように、第１半導体部３０１は、Ｚ方向でシリコン基板１１と絶縁膜１００との間に設けられている。絶縁膜１００の第３部分１０３は、第１凸部１２１−１、１２１−２に対してＸ方向で並ぶ特定部分１５５を有する。第１半導体部３０１は、Ｚ方向で特定部分１５５と互いに重なっている。
第２半導体部３０２は、Ｚ方向でシリコン基板１１と第１柱状体５１及び第３柱状体６１との間に設けられている。第２半導体部３０２は、Ｚ方向で絶縁膜１００と隣り合って設けられている。絶縁膜１００のＺ方向の端面１００ｂに第２半導体部３０２は、第１半導体部３０１と同じ材料を含む。第１半導体部３０１及び第２半導体部３０２は、例えば単結晶のシリコンで形成され、例えばエピタキシャル成長により形成されたシリコンを含む。
第４実施形態の半導体記憶装置において、絶縁膜１００の第３部分１０３は、第３実施形態の半導体記憶装置の絶縁膜１００の第３部分１０３と同様に、第５凸部１２５を備える。
次いで、第４実施形態の半導体記憶装置のメモリセルＭＣ及び絶縁スリットＳＴの製造方法について簡単に説明する。図１２から図１５の各図は、メモリセルＭＣ及び絶縁スリットＳＴの製造工程の一例を示す断面図である。以下では、半導体記憶装置１のメモリセルＭＣ及び絶縁スリットＳＴの製造方法とは異なる内容を説明し、半導体記憶装置１のメモリセルＭＣ及び絶縁スリットＳＴの製造方法と共通する詳しい説明は省略する。
図１２に示すように、半導体層４０の表面４０ａに、導電層１２６と絶縁層１２４とを交互に積層し、積層体１２０を形成する。続いて、Ｘ方向及びＹ方向（Ｙ方向については図示略）において所定の間隔をあけて、積層体１２０にホールＨ１、複数のホールＨ２を形成する。Ｘ方向でホールＨ１が形成される位置は、絶縁膜１００の第１凸部１２１−１、１２１−２の中間位置である。Ｙ方向でホールＨ１が形成される位置は、第１凸部１２１−１、１２１−２と互いに重なる位置である。Ｘ方向及びＹ方向で複数のホールＨ２が形成される位置は、第１群の複数の柱状体５０に含まれる第１柱状体５１の位置と同じである。続いて、Ｘ方向で第２凸部１２２−１、１２２−２の中間位置であって、Ｙ方向で第２凸部１２２−１、１２２−２と互いに重なる位置に、コンタクト用ホールを形成する。
続いて、ホールＨ１、Ｈ２の底部に露出している半導体層４０に、Ｚ方向でシリコン基板１１側に凹む凹部１８１、１８２を形成する（図１１参照）。凹部１８１、１８２の底部からホールＨ１、Ｈ２内のＺ方向の所定の位置まで、例えば単結晶のシリコンをエピタキシャル成長させ、半導体部１８５、１８６を形成する。半導体部１８５の表面１８５ａ及び半導体部１８６の表面１８６ａのそれぞれに酸化シリコン等の絶縁膜１８８を形成し、絶縁膜１８８の表面から積層体１２０の表面１２０ａまでのホールＨ１、Ｈ２に犠牲層１５２を埋める。
図１３に示すように、積層体１２０の表面１２０ａと犠牲層１５２の表面１５２ａに、導電層１３２と絶縁層１３４とを交互に積層し、積層体１３０を形成する。積層体１３０の表面１３０ａに、絶縁層１３６と導電層１３８を順次積層する。
続いて、例えばエッチング等により、Ｘ方向及びＹ方向（Ｙ方向については図示略）において複数のホールＨ１、Ｈ２と重なる位置の積層体１３０に複数のホールＨ３、Ｈ４を形成する。続いて、薬液等を用い、ホールＨ１、Ｈ２の犠牲層１５２及び絶縁膜１８８を除去し、ホールＨ５、Ｈ６を形成する。ホールＨ５、Ｈ６のそれぞれの底部に、半導体部１８５、１８６が露出する。
図１４に示すように、ホールＨ５、Ｈ６の内壁に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４と、チャネル膜５３とを順次形成し、コア５２で埋める。詳しく説明すると、ホールＨ５、Ｈ６の内壁に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４とを形成する。その後、例えばエッチング又は薬液を用いて、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４のそれぞれの底部且つＸ方向及びＹ方向の中央部を除去し、半導体部１８５、１８６の表面１８５ａ、１８６ａに凹部１８７、１８８を形成する。続いて、トンネル膜５４の内壁及び凹部１８７、１８８のそれぞれの内壁にチャネル膜５３を形成し、コア５２で埋める。半導体部１８６は、図１１に示す第２半導体部３０２となる。
続いて、例えばパターニング及びエッチング等により、コア５２のＺ方向で半導体層１３とは反対側の端部にキャップ層５８を形成する。この工程によって、複数のホールＨ５、Ｈ６のそれぞれに、第１柱状体５１が形成される。コンタクト用ホールにもホールＨ５の第１柱状体５１と同様の構成部品を形成する。その後、導電層１３８を除去し、Ｘ方向で第１柱状体５１の表面５１ａと互いに重なる位置の絶縁層１３６を除去し、コンタクト部２４６を形成する。絶縁層１３６の表面１３６ａ及びコンタクト部２４６の表面２４６ａに絶縁層１４０を形成する。絶縁層１４０を、例えば酸化シリコンで形成する。
図１５に示すように、例えば反応性イオンエッチング（ＲＩＥ）により、ホールＨ５の第１柱状体５１を除去しつつ、溝Ｇ１を形成する。溝Ｇ１はホールＨ５の第１柱状体５１の外形に沿ってＸ方向及びＸＸ方向に拡がるため、第１凸部１２１−１、１２１−２が形成される。また、溝Ｇ１はコンタクト用ホールの柱状体の外形に沿ってＸ方向及びＸＸ方向に拡がるため、第２凸部１２２−１、１２２−２が形成される。溝Ｇ１の底部には、Ｘ方向、Ｙ方向及びＺ方向に削られた半導体部１８５と、表面１８５ａから半導体部１８５に埋められたチャネル膜５３及びコア５２と、Ｚ方向から見て半導体部１８５の周囲の半導体層４０の表面４０ａが露出している。溝Ｇ１の底部に露出した半導体部１８５は、図１１に示す第１半導体部３０１となる。半導体部１８５に埋められたチャネル膜５３及びコア５２は、図１１に示す第５凸部１２５となる。
上述の工程を行うことにより、図１０及び図１１に示すメモリセルＭＣ及び絶縁スリットＳＴを製造できる。上述の工程前に公知の前処理を行い、上述の工程後に公知の後処理を行うことにより、第４実施形態の半導体記憶装置が形成される。但し、第４実施形態の半導体記憶装置の製造方法は、上述の方法に限定されない。
例えば、上述の製造方法では、ホールＨ３を形成した後に、ホールＨ１の犠牲層１５２を除去し、ホールＨ５を形成したが、ホールＨ１の犠牲層１５２を残して、次に説明するように各工程を行ってもよい。図１２に示す積層体１２０の表面１２０ａと犠牲層１５２の表面１５２ａに、上述の製造方法と同様に、積層体１３０と、絶縁層１３６と、導電層１３８とを順次積層する。図１７に示すように、例えばエッチング等により、Ｘ方向及びＹ方向（Ｙ方向については図示略）において複数のホールＨ２と重なる位置の積層体１３０のみに複数のホールＨ４を形成する。
続いて、薬液等を用い、ホールＨ２の犠牲層１５２を除去し、ホールＨ６を形成する。図１８に示すように、ホールＨ６の内壁に、上述の製造方法と同様に、バリア膜５６と、電荷蓄積膜５５と、トンネル膜５４と、チャネル膜５３とを順次形成し、コア５２で埋める。続いて、例えばパターニング及びエッチング等により、ホールＨ６のコア５２のＺ方向で半導体層１３とは反対側の端部にキャップ層５８を形成する。コンタクト用ホールにもホールＨ１に犠牲層が残っている。その後、導電層１３８を除去し、Ｘ方向で第１柱状体５１の表面５１ａと互いに重なる位置の絶縁層１３６を除去し、コンタクト部２４６を形成する。上述の製造方法と同様に、絶縁層１３６の表面１３６ａ及びコンタクト部２４６の表面２４６ａに絶縁層１４０を形成する。
続いて、例えば反応性イオンエッチング（ＲＩＥ）により、Ｘ方向及びＹ方向でホールＨ１の犠牲層１５２と互いに重なる位置の積層体１３０を除去し、さらにホールＨ１の犠牲層１５２を除去しつつ、溝Ｇ１を形成する。図１５に示す状態と同様に、溝Ｇ１はホールＨ１の犠牲層１５２の外形に沿ってＸ方向及びＸＸ方向に拡がるため、第１凸部１２１−１、１２１−２が形成される。また、溝Ｇ１はコンタクト用ホールの犠牲層の外形に沿ってＸ方向及びＸＸ方向に拡がるため、第２凸部１２２−１、１２２−２が形成される。溝Ｇ１の底部には、Ｘ方向、Ｙ方向及びＺ方向に削られた半導体部１８５と、表面１８５ａから半導体部１８５に埋められたチャネル膜５３及びコア５２と、Ｚ方向から見て半導体部１８５の周囲の半導体層４０の表面４０ａが露出する。図示していないが、溝Ｇ１の底部に形成された第１半導体部３０１のＸ方向及びＹ方向の中央部に凹部を形成し、凹部の内壁に半導体膜３１１及び絶縁膜３１２を埋めてもよい。
上述のようにホールＨ１の犠牲層１５２を残した場合も、ホールＨ５に第１柱状体５１を形成した場合と同様に、第４実施形態の半導体記憶装置のメモリセルＭＣと絶縁スリットＳＴを製造できる。つまり、溝Ｇ１をホールＨ１の犠牲層１５２に引き付けるように形成し、絶縁スリットＳＴとメモリセルＭＣとの接触を防止するため、第４実施形態の半導体記憶装置の信頼性の向上を図ることができる。また、溝Ｇ１の形成時に溝Ｇ１が半導体層４０に到達しない場合であっても、第１半導体部３０１が設けられているので、ホールＨ１の直上でのコンタクト抵抗が小さくなる。
第４実施形態の半導体記憶装置によれば、第１実施形態の半導体記憶装置１と同様の構成を備えるので、半導体記憶装置１と同様に、絶縁スリットＳＴとメモリセルＭＣとの接触を防止し、信頼性の向上を図ることができる。
（第５実施形態）
次に、第５実施形態の半導体記憶装置の構成について説明する。第５実施形態の半導体記憶装置は、第４実施形態の半導体記憶装置と同様に、３次元ＮＡＮＤ型フラッシュメモリである。以下、第５実施形態の半導体記憶装置の構成部品について、第４実施形態の半導体記憶装置の構成部品と異なる内容を説明し、第４実施形態の半導体記憶装置の構成部品と共通する内容の詳しい説明は省略する。
図１６は、第５実施形態の半導体記憶装置の要部の平面図である。第５実施形態の半導体記憶装置は、第４実施形態の半導体記憶装置の構成部品を備える。但し、第５実施形態の半導体記憶装置では、絶縁膜１００の第１部分１０１及び第３部分１０３のＸ方向の最大幅Ｗ５は、第４実施形態の半導体記憶装置の絶縁膜１００の第１部分１０１及び第３部分１０３のＸ方向の最大幅Ｗ５は、第１柱状体５１のＸ方向の最大幅Ｗ３よりも大きく、且つ溝Ｇ１のＸ方向の最大幅Ｗ２よりも大きい。
第５実施形態の半導体記憶装置では、絶縁膜１００の第１部分１０１及び第３部分１０３のＸ方向の最大幅Ｗ５が第１柱状体５１のＸ方向の最大幅Ｗ３よりも大きいため、絶縁膜１００の第１側面１１１は、第１凸部１２１−１及び第２凸部１２２−１を備えず、Ｙ方向に沿って略直線状に形成されている。同様に、絶縁膜１００の第２側面１１２は、第１凸部１２１−２及び第２凸部１２２−２を備えず、Ｙ方向に沿って略直線状に形成されている。
第５実施形態の半導体記憶装置のメモリセルＭＣ及び絶縁スリットＳＴの製造方法は、第４実施形態の半導体記憶装置の製造方法と同様の工程を備える。但し、第５実施形態の半導体記憶装置を製造する際には、溝Ｇ１を、Ｘ方向において第４実施形態の半導体記憶装置の溝Ｇ１のＸ方向の最大幅Ｗ２より大きい最大幅Ｗ５で形成する。最大幅Ｗ５は、第１柱状体５１のＸ方向の最大幅Ｗ３よりも十分に大きい寸法であり、ホールＨ５の第１柱状体５１を除去しつつ溝Ｇ１がＺ方向で進行したときに溝Ｇ１のＺ方向の幅が拡がらない寸法である。
第５実施形態の半導体記憶装置によれば、第４実施形態の半導体記憶装置と同様の構成を備えるので、第４実施形態の半導体記憶装置と同様に、絶縁スリットＳＴとメモリセルＭＣとの接触を防止し、信頼性の向上を図ることができる。
なお、第５実施形態の半導体記憶装置では、上述のように第１半導体部３０１及び第２半導体部３０２が設けられ、且つ絶縁膜１００の第３部分１０３に第５凸部１２５が設けられていなくてもよい。逆に、第５実施形態の半導体記憶装置では、第１半導体部３０１及び第２半導体部３０２が設けられずに、上述のように絶縁膜１００の第３部分１０３に第５凸部１２５が設けられていてもよい。
以上、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定しない。上述の実施形態は、その他の様々な形態で実施され得る。発明の要旨を逸脱しない範囲で、上述の実施形態の種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。上述の各実施形態の構成部品は、本発明の他の実施形態の構成部品と互いに組み合わせることができる。
１…半導体記憶装置、２０…積層体、３０…配線層、４０…半導体層、５０…第１群の柱状体、５１…第１柱状体、７０…第２群の柱状体、７１…第２柱状体、１００…絶縁膜、１２１−１、１２１−２…第１凸部、１２２−１、１２２−２…第２凸部、１２３−１、１２３−２…第３凸部、１２４−１、１２４−２…第４凸部、１２５…第５凸部、３０１…第１半導体部、３０２…第２半導体部、ＳＴ…絶縁スリット（絶縁部）、Ｘ…方向（第２方向）、ＸＸ…方向（第３方向）、Ｙ…方向（第１方向）

Claims (22)

  1. 導電層が第１方向に積層された積層体と、
    前記積層体内で前記第１方向に延び、前記導電層との交差部分にメモリセルトランジスタがそれぞれ形成された第１群の複数の柱状体と、
    前記第１群の複数の柱状体に対して前記第１方向に交差する第２方向に配置され、それぞれ絶縁材料を含む第２群の複数の柱状体と、
    前記積層体内で前記第１方向及び前記第２方向に延び、前記第１方向及び前記第２方向に交差する第３方向に前記積層体を分断し、前記第３方向で前記第１群の複数の柱状体と隣り合う第１部分と、前記第３方向で前記第２群の複数の柱状体と隣り合う第２部分と、前記第１部分と前記第２部分との間の第３部分とを含み、前記第３部分で、前記第３方向の少なくとも一方の側面から突出する第１凸部を有する、絶縁膜と、
    を備えた半導体記憶装置。
  2. 前記第１群の複数の柱状体は、前記第２方向では第１間隔で配置され、
    前記第２群の複数の柱状体は、前記第１群の複数の柱状体に対して前記第２方向で前記第１間隔よりも大きな第１距離離れている、
    請求項１に記載の半導体記憶装置。
  3. 前記側面は、前記第２方向に沿う第１側面と、前記第１側面とは反対側に位置する第２側面とを有し、
    前記第１凸部は、前記第２方向及び前記第３方向を含む断面において、前記第１側面と前記第２側面とのうち少なくとも一方から前記第３方向に突出している、
    請求項１に記載の半導体記憶装置。
  4. 第１群の柱状体に対して前記第３方向に複数の第３群の柱状体が存在し、
    前記第１群の柱状体は、前記第３方向に第２間隔で並べられており、
    前記第３群の柱状体は、前記第１群の柱状体から前記第３方向で前記第２間隔よりも大きな第２距離離れており、
    前記絶縁膜は、前記第１群の柱状体と前記第３群の柱状体との間に位置する、
    請求項１に記載の半導体記憶装置。
  5. 前記絶縁膜の前記第１側面と前記第２側面とのうち少なくとも一方は、前記第１群の複数の柱状体と前記第２群の複数の柱状体との間の領域に対して前記第２方向で隣り合う位置で、前記第１凸部と同じ方向に突出した第２凸部を有する、
    請求項３に記載の半導体記憶装置。
  6. 前記第１群の複数の柱状体は、第１柱状体を含み、
    前記第２群の複数の柱状体は、第２柱状体を含み、
    前記第２柱状体の前記第２方向の幅は、前記第１柱状体の前記第２方向の幅よりも大きい、
    請求項１に記載の半導体記憶装置。
  7. 前記第１凸部は、前記第２群の複数の柱状体よりも、前記第１群の複数の柱状体の近くに位置し、
    前記第２凸部は、前記第１群の複数の柱状体よりも、前記第２群の複数の柱状体の近くに位置し、
    前記第２凸部の前記第２方向の突出量は、前記第１凸部の前記第２方向の突出量よりも大きい、
    請求項５に記載の半導体記憶装置。
  8. 前記絶縁膜の前記第１部分は、複数の第３凸部を有し、
    前記複数の第３凸部の各々は、前記側面から前記第３方向に突出している、
    請求項１に記載の半導体記憶装置。
  9. 前記複数の第３凸部の各々は、前記第２方向に等間隔で配置されている、
    請求項８に記載の半導体記憶装置。
  10. 前記絶縁膜の前記第２部分は、複数の第４凸部を有し、
    前記複数の第４凸部の各々は、前記側面から前記第３方向に突出している、
    請求項１に記載の半導体記憶装置。
  11. 前記複数の第４凸部は、前記第１方向に等間隔で配置されている、
    請求項１０に記載の半導体記憶装置。
  12. 前記第１方向で前記絶縁膜と隣り合って設けられた第１半導体部をさらに備え、
    前記絶縁膜の第３部分は、前記第１凸部に対して第３方向で並ぶ特定部分を有し、
    前記第１半導体部は、前記第１方向で前記特定部分の少なくとも一部と重なる、
    請求項１に記載の半導体記憶装置。
  13. 前記第１群の複数の柱状体に含まれる第１柱状体に前記第１方向で隣り合って設けられた第２半導体部をさらに備え、
    前記第２半導体部は、前記第１半導体部と同じ材料を含む、
    請求項１２に記載の半導体記憶装置。
  14. 前記第１半導体部は、エピタキシャル成長により形成されたシリコンを含む、
    請求項１２に記載の半導体記憶装置。
  15. 前記絶縁膜の前記第３部分において前記絶縁膜の端面の一部に設けられ、半導体材料を含む第５凸部をさらに備えた、
    請求項１に記載の半導体記憶装置。
  16. 前記第５凸部は、前記第１群の複数の柱状体に含まれる第１柱状体と同じ材料を含む。
    請求項１５に記載の半導体記憶装置。
  17. 前記第１方向で前記積層体と隣り合って設けられた配線層をさらに備え、
    前記第５凸部は、前記配線層に接している、
    請求項１５に記載の半導体記憶装置。
  18. 導電層が第１方向に積層された積層体と、
    前記積層体内で前記第１方向に延び、前記導電層との交差部分にメモリセルトランジスタがそれぞれ形成された第１群の複数の柱状体と、
    前記第１群の複数の柱状体に対して前記第１方向に交差する第２方向に配置され、それぞれ絶縁材料を含む第２群の複数の柱状体と、
    前記積層体内で前記第１方向及び第２方向に延び、前記第１方向及び前記第２方向とは交差する第３方向に前記積層体を分断し、前記第３方向で前記第１群の複数の柱状体と隣り合う第１部分と、前記第３方向で前記第２群の複数の柱状体と隣り合う第２部分と、前記第１部分と前記第２部分との間の第３部分とを含む絶縁膜と、
    前記第１方向で前記絶縁膜と隣り合って設けられた第１半導体部と、
    を備えた半導体記憶装置。
  19. 前記第１群の複数の柱状体に含まれる第１柱状体に設けられた第２半導体部をさらに備え、
    前記第２半導体部は、前記第１半導体部と同じ材料を含む、
    請求項１８に記載の半導体記憶装置。
  20. 前記第１半導体部は、エピタキシャル成長により形成されたシリコンを含む、
    請求項１８に記載の半導体記憶装置。
  21. 導電層が第１方向に積層された積層体と、
    前記積層体内で前記第１方向に延び、前記導電層との交差部分にメモリセルトランジスタがそれぞれ形成された第１群の複数の柱状体と、
    前記第１群の複数の柱状体に対して前記第１方向に交差する第２方向に配置され、それぞれ絶縁材料を含む第２群の複数の柱状体と、
    前記積層体内で前記第１方向及び第２方向に延び、前記第１方向及び前記第２方向に交差する第３方向に前記積層体を分断し、前記第３方向で前記第１群の複数の柱状体と隣り合う第１部分と、前記第３方向で前記第２群の複数の柱状体と隣り合う第２部分と、前記第１部分と前記第２部分との間の第３部分とを含む絶縁膜と、
    前記第１方向で前記絶縁膜の第３部分と隣り合って設けられ、前記絶縁膜の端面から前記第１方向に突出し、半導体材料を含む第５凸部と、
    を備えた半導体記憶装置。
  22. 前記第５凸部は、前記第１群の複数の柱状体に含まれる第１柱状体と同じ材料を含む、
    請求項２１に記載の半導体記憶装置。
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