CN112530957B - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN112530957B
CN112530957B CN202010064802.4A CN202010064802A CN112530957B CN 112530957 B CN112530957 B CN 112530957B CN 202010064802 A CN202010064802 A CN 202010064802A CN 112530957 B CN112530957 B CN 112530957B
Authority
CN
China
Prior art keywords
group
pillars
memory device
semiconductor memory
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010064802.4A
Other languages
English (en)
Other versions
CN112530957A (zh
Inventor
菅野陽介
北本克征
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN112530957A publication Critical patent/CN112530957A/zh
Application granted granted Critical
Publication of CN112530957B publication Critical patent/CN112530957B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

实施方式提供一种能够实现可靠性提升的半导体存储装置。实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。所述第2群的多个柱状体是相对于所述第1群的多个柱状体配置在第2方向上。所述绝缘膜在所述积层体内以所述第2方向延伸。所述绝缘膜在与所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-170455号(申请日：2019年9月19日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置之一，已知有将存储单元三维积层而成的NAND(Not And，与非)型快闪存储器。
发明内容
本发明的实施方式提供一种能够实现可靠性提升的半导体存储装置。
实施方式的半导体存储装置具有积层体、第1群的多个柱状体、第2群的多个柱状体、及绝缘膜。在所述积层体中，在第1方向上积层有导电层。所述第1群的多个柱状体在所述积层体内以所述第1方向延伸。在所述第1群的多个柱状体与所述导电层的交叉部分分别形成有存储单元晶体管。所述第2群的多个柱状体相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上。所述第2群的多个柱状体分别包含绝缘材料。所述绝缘膜在所述积层体内以所述第1方向及所述第2方向延伸。所述绝缘膜在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体。所述绝缘膜包含第1部分、第2部分、及第3部分。所述第1部分在所述第3方向上与所述第1群的多个柱状体相邻。所述第2部分在所述第3方向上与所述第2群的多个柱状体相邻。所述第3部分存在于所述第1部分与所述第2部分之间。所述绝缘膜在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部。
附图说明
图1是第1实施方式的半导体存储装置的俯视图。
图2是第1实施方式的半导体存储装置的剖视图。
图3是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图4是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图5是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图6是表示第1实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图7是第2实施方式的半导体存储装置的俯视图。
图8是第3实施方式的半导体存储装置的俯视图。
图9是第3实施方式的半导体存储装置的剖视图。
图10是第4实施方式的半导体存储装置的俯视图。
图11是第4实施方式的半导体存储装置的剖视图。
图12是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图13是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图14是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图15是表示第4实施方式的存储单元及绝缘狭缝的制造步骤一例的剖视图。
图16是第5实施方式的半导体存储装置的俯视图。
图17是表示第4实施方式的存储单元及绝缘狭缝的制造步骤的变化例的剖视图。
图18是表示第4实施方式的存储单元及绝缘狭缝的制造步骤的变化例的剖视图。
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下说明中，对彼此具有相同或类似功能的构成标注相同符号。对于彼此具有相同或类似功能的构成，有时不进行重复说明。而且，本说明书中记载的“平行”、“正交”、“相同”、及“同等”分别包括“大致平行”、“大致正交”、“大致相同”、及“大致同等”的情况。
本说明书中记载的所谓“连接”不限于物理连接的情况，而包括电连接的情况。即，所谓“连接”不限于2个部件直接相接的情况，而包括在2个部件之间夹隔另一部件的情况。本说明书中记载的“相接”是指直接相接。本说明书中记载的“重叠”、“面向”、及“相邻”不限于2个部件相互直接相对或相接的情况，而包括在2个部件之间存在与该等2个部件不同的部件的情况。
(第1实施方式)
首先，对第1实施方式的半导体存储装置1的构成进行说明。图1是半导体存储装置1的主要部分的俯视图。图2是从Y方向观察半导体存储装置1的主要部分所得的剖视图。在以下说明中，X方向(第3方向)是与硅衬底(衬底)11的表面11a平行且位线BL延伸的方向。Y方向(第2方向)是与硅衬底11的表面11a平行且与X方向交叉且字线WL延伸的方向。例如，Y方向与X方向大致正交。Z方向(第1方向)是硅衬底11的厚度方向且与X方向及Y方向交叉的方向。例如，Z方向与X方向及Y方向大致正交。
如图1及图2所示，半导体存储装置1为非易失性存储装置，且为三维NAND型快闪存储器。半导体存储装置1例如具备硅衬底11、布线层30、积层体20、第1群的多个柱状体50、第2群的多个柱状体70、第3群的多个柱状体60、及绝缘膜100。
硅衬底11以X方向及Y方向延伸，且在Z方向上具有特定的厚度。在硅衬底11的表面11a形成有半导体存储装置1的外围电路或驱动电路(未图示)。在硅衬底11的表面11a积层有绝缘层12。绝缘层12将所述驱动电路覆盖。绝缘层12例如由四乙氧基硅烷(TEOS)、氧化硅(SiO2)等形成。
在绝缘层12的表面12a形成有布线层30。布线层30设置在硅衬底11与积层体20之间。布线层30在Z方向上按照与硅衬底11由近至远的顺序具有例如多个半导体层32及多个绝缘层34。多个半导体层32与多个绝缘层34在Z方向上交替积层。多个半导体层32及多个绝缘层34各自的Z方向的厚度互不相同。半导体层32例如由多晶硅(Si)形成。绝缘层34例如由氧化硅(SiO2)形成。在布线层30的表面30a形成有积层体20。
积层体20例如具有多个导电层22、及多个绝缘层24。多个导电层22与多个绝缘层24在Z方向上交替积层。导电层22例如包含钨(W)。绝缘层24例如包含氧化硅。在积层体20的表面形成有上部布线等，但这些上部布线等在图1及图2中被省略。
第1群的多个柱状体50在积层体20的内部以Z方向延伸。在第1群的多个柱状体50与导电层22的交叉部分形成有存储单元晶体管MTR。即，第1群的多个柱状体50是半导体存储装置1的多个存储单元MC。第1群的多个柱状体50在Y方向上以第1间隔S1配置。第1间隔S1是Y方向上相邻的柱状体50从Z方向观察所得的中心彼此的相隔距离。
第1群的多个柱状体50包含第1柱状体51。第1柱状体51具有芯52、通道膜53、隧道膜54、电荷存储膜55、及障壁膜56。芯52、通道膜53、隧道膜54、电荷存储膜55、及障壁膜56是从Z方向观察时从第1柱状体51的中心朝向外侧按照所述顺序配置。芯52例如由氧化硅等绝缘体形成。通道膜53例如由一部分中掺杂有杂质的多晶硅等半导体形成。通道膜53中包含的杂质例如为选自由碳(C)、磷(P)、硼(Br)、锗(Ge)所组成的群中的任一个。隧道膜54例如由氧化硅等绝缘体形成。电荷存储膜55例如由氮化硅(SiN)等绝缘体形成。障壁膜56例如由氧化硅(SiO2)、氧化铝(Al3O2)、氧化锆(ZnO)等绝缘体形成。
第2群的多个柱状体70在Y方向上与第1群的多个柱状体50相隔第1距离D1。第1距离D1是处于最靠近Y方向的柱状体50从Z方向观察的Y方向的端部与Y方向上与该柱状体50相邻的柱状体70从Z方向观察和Y方向为相反方向的端部的相隔距离。第1距离D1大于第1间隔S1。第2群的多个柱状体70分别包含绝缘材料或导电材料。绝缘材料例如为氧化硅。导电材料例如为钨(W)。
第2群的多个柱状体70在积层体20的内部以Z方向延伸。第2群的多个柱状体70分别与设置在硅衬底11的外围电路或驱动电路连接。即，第2群的多个柱状体70为半导体存储装置1的多个接触插塞。在Y方向上，相对于配置有第2群的多个柱状体70的区域，在与交界区域为相反侧的区域设置有未图示的阶梯区域或多个柱状体。在阶梯区域中，积层体20的多个导电层22中越是在Z方向上远离硅衬底11的导电层22，导电层22的Y方向的端越是在Y方向上靠近第1群的多个柱状体50。多个柱状体分别在阶梯区域内以Z方向延伸，将未图示的每一上部布线与多个导电层22的Y方向的每一端连接。第2群的多个柱状体70包含第2柱状体71。第2柱状体71的X方向及Y方向的宽度大于第1柱状体51的X方向及Y方向的宽度。
绝缘膜100在积层体20的内部以相对于硅衬底11的表面11a竖起的膜状设置。绝缘膜100在X方向上分隔积层体20。绝缘膜100包含第1部分101、第2部分102、及第3部分103。第1部分101在X方向上与第1群的多个柱状体50相邻。第2部分102在X方向上与第2群的多个柱状体70相邻。第3部分103在Y方向上存在于第1部分101与第2部分102之间，且在X方向上与交界区域105相邻。交界区域105在Y方向上形成在第1群的多个柱状体50与第2群的多个柱状体70之间。
绝缘膜100具有第1侧面(侧面)111及第2侧面(侧面)112。第1侧面111沿着Y方向。第2侧面112沿着Y方向位于第1侧面111的相反侧。第1侧面111及第2侧面112从Z方向观察包含圆弧状的第1凸部121-1、121-2。圆弧状的第1凸部121-1在与硅衬底11的表面11a平行的截面上，在X方向上与交界区域105相邻的位置向X方向突出。圆弧状的第1凸部121-2在与硅衬底11的表面11a平行的截面上，在X方向上与交界区域105相邻的位置向与X方向为相反方向的XX方向(第3方向)突出。
第3群的柱状体60在X方向上与第1群的柱状体50隔着绝缘膜100而存在。在第3群的多个柱状体60与导电层22的交叉部分形成有存储单元晶体管MTR。即，第3群的多个柱状体60是半导体存储装置1的多个存储单元MC。第3群的多个柱状体60包含第3柱状体61。第3柱状体61具有芯62、通道膜63、隧道膜64、电荷存储膜65、及障壁膜66。芯62的作用及材料与芯52的作用及材料相同。通道膜63的作用及材料与通道膜53的作用及材料相同。隧道膜64的作用及材料与隧道膜54的作用及材料相同。电荷存储膜65的作用及材料与电荷存储膜55的作用及材料相同。障壁膜66的作用及材料与障壁膜56的作用及材料相同。
第1群的柱状体50在X方向上以第2间隔S2排列。第2间隔S2是X方向上相邻的柱状体50从Z方向观察时的中心彼此的相隔距离。第3群的柱状体60在X方向上与第1群的柱状体50相隔第2距离D2。第2距离D2是处于最靠近XX方向的柱状体50从Z方向观察时的XX方向的端部与X方向上和该柱状体50相邻的柱状体60从Z方向观察时的X方向的端部的相隔距离。第2距离D2大于第2间隔S2。绝缘膜100是在X方向上将配置有第1群的多个柱状体50的积层体20的块BLK-1与配置有第3群的多个柱状体60的积层体20的块BLK-2进行分隔的绝缘狭缝ST。即，绝缘膜100在X方向上位于第1群的柱状体50与第3群的柱状体60之间。
绝缘膜100的第1侧面111及第2侧面112分别在Y方向上与交界区域(第1群的多个柱状体与所述第2群的多个柱状体之间的区域)105相邻的位置具有第2凸部122-1、122-2。第2凸部122-1与第1凸部121-1同样在X方向上圆弧状突出。第2凸部122-2与第1凸部121-2同样在X方向上圆弧状突出。
第1凸部121-1、121-2在Y方向上处于较第2群的多个柱状体70更靠近第1群的多个柱状体50。第2凸部122-1、122-2在Y方向上处于较第1群的多个柱状体50更靠近第2群的多个柱状体70。第2凸部122-1的X方向的突出量大于第1凸部121-1的X方向的突出量。第2凸部122-2的XX方向的突出量大于第1凸部121-2的XX方向的突出量。
接着，对半导体存储装置1的存储单元MC及绝缘狭缝ST的制造方法简单进行说明。图3到图6的各图是表示存储单元MC及绝缘狭缝ST的制造步骤一例的剖视图。
如图3所示，在布线层30的表面30a，将导电层126与绝缘层124交替积层，形成积层体120。例如由钨形成导电层126。例如由氧化硅形成绝缘层124。接着，在X方向及Y方向(关于Y方向省略图示)上隔开特定的间隔，在积层体120形成孔H1、多个孔H2。在X方向上形成孔H1的位置是绝缘膜100的第1凸部121-1、121-2的中间位置。在Y方向上形成孔H1的位置是与第1凸部121-1、121-2相互重叠的位置。在X方向及Y方向上形成多个孔H2的位置与第1群的多个柱状体50中包含的第1柱状体51的位置相同。在孔H1、H2的底部，露出布线层30的半导体层32的表面32a。接着，在X方向上第2凸部122-1、122-2的中间位置且Y方向上与第2凸部122-1、122-2重叠的位置形成接触用孔。
在Z方向上从布线层30的表面30a到积层体120的表面120a为止的孔H1、H2中填充牺牲层152。在Z方向上，在积层体120的表面120a附近，牺牲层152沿着与Z方向交叉的面伸展。例如由非晶硅(aSi)形成牺牲层152。
如图4所示，在积层体120的表面120a及牺牲层152的表面152a，将导电层132与绝缘层134交替积层，形成积层体130。例如由钨形成导电层132。例如由氧化硅形成绝缘层134。在积层体130的表面130a将绝缘层136与导电层138依序积层。例如由氧化硅或氮化硅形成绝缘层136。积层体120、130在Z方向上相互连接，成为积层体20。多个导电层126、132成为积层体20的多个导电层22。多个绝缘层124、134成为积层体20的多个绝缘层24。
接着，例如通过刻蚀等，在X方向及Y方向(关于Y方向省略图示)上与多个孔H1、H2重叠的位置的积层体130上，形成多个孔H3、H4。在孔H3、H4各自的底部，露出牺牲层152的表面152a的X方向及Y方向的中央部。接着，使用药液等将孔H1、H2的牺牲层152去除。通过去除牺牲层152，孔H1、H3在Z方向上彼此相连，成为孔H5。孔H2、H4在Z方向上彼此相连，成为孔H6。在孔H5、H6各自的底部，露出布线层30的半导体层32的表面32a的X方向及Y方向的中央部。
如图5所示，在孔H5、H6的内壁依序形成障壁膜56、电荷存储膜55、隧道膜54、及通道膜53，且利用芯52填满。详细而言，在孔H5、H6的内壁形成障壁膜56、电荷存储膜55、及隧道膜54。其后，例如利用刻蚀或药液将障壁膜56、电荷存储膜55、及隧道膜54各自的底部且X方向及Y方向的中央部去除，使布线层30的表面30a露出。接着，在隧道膜54的内壁及隧道膜54的底部的露出部分形成通道膜53，且以芯52填满。
接着，例如通过图案化及刻蚀等，在芯52的Z方向上与半导体层13为相反侧的端部形成覆盖层58。例如由多晶硅等形成覆盖层58。通过该步骤，在多个孔H5、H6分别形成第1柱状体51。也在接触用孔形成与孔H5的第1柱状体51相同的构成零件。其后，将导电层138去除，将X方向上与第1柱状体51的表面51a相互重叠的位置的绝缘层136去除，形成接触部246。在绝缘层136的表面136a及接触部246的表面246a形成绝缘层140。例如由氧化硅形成绝缘层140。
如图6所示，例如通过反应性离子刻蚀(RIE)将孔H5的第1柱状体51去除，同时重新形成槽G1。槽G1以Y方向延伸，形成在设置绝缘膜100的位置。Y方向上未与第1柱状体51及接触用孔内的柱状体相互重叠的槽G1的X方向的最大宽度W1小于第1柱状体51的X方向的最大宽度W3。Y方向上与孔H5设置有第1柱状体51的部分相互重叠的槽G1的X方向的最大宽度W2大于第1柱状体51的X方向的最大宽度W3。即，槽G1沿着孔H5的第1柱状体51的外形在X方向及XX方向上伸展，形成第1凸部121-1、121-2。在槽G1的底部，露出布线层30。
Y方向上与接触用孔设置有柱状体的部分相互重叠的槽G1的X方向的宽度大于第1柱状体51的X方向的最大宽度W3，且大于槽G1的X方向的最大宽度W2。即，槽G1沿着接触用孔的柱状体的外形，在X方向及XX方向上伸展，形成第2凸部122-1、122-2。
通过进行所述步骤，能够制造图1及图2所示的存储单元MC及绝缘狭缝ST。通过在所述步骤之前进行公知的预处理，且在所述步骤之后进行公知的后处理而形成半导体存储装置1。但是，半导体存储装置1的制造方法不限于所述方法。
第2群的多个柱状体70能够在与所述存储单元MC相同的步骤中形成。但是，形成第2群的多个柱状体70时，在X方向及Y方向上使接触插塞形成用孔形成在从Z方向观察与第2群的多个柱状体70中包含的第2柱状体71相同的位置。而且，在接触插塞形成用孔中填充钨等导电材料。
在所述半导体存储装置1的制造方法中，形成孔H1～H4，在Z方向上以2阶段形成用以形成存储孔MH或绝缘狭缝ST的槽，但若从Z方向观察，存储孔MH的开口面积收敛在特定的范围内，则能以1阶段在Z方向上形成用以形成存储孔MH或绝缘狭缝ST的槽，也能以3阶段以上形成。
接着，对以上说明的第1实施方式的半导体存储装置1的作用效果进行说明。根据半导体存储装置1，在X方向上与应形成绝缘狭缝ST的交界区域105相互重叠的位置形成第1柱状体51。根据半导体存储装置1，例如通过RIE等形成槽G1时，槽G1的Z方向的路线因孔5的第1柱状体51而良好地形成，不会在X方向上偏离绝缘膜100的第3部分103的形成位置。在图1中，为便于参照而示出了孔H1的形成位置及接触用孔HC的形成位置。在以往作为三维NAND型快闪存储器的半导体存储装置中，因从未形成孔H5的第1柱状体51，故形成用以设置绝缘狭缝ST的槽时，槽的路线被拉向X方向上最近的存储单元MC的第1柱状体51的通道膜53，最终存在绝缘狭缝ST与存储单元MC接触的可能性。如果绝缘狭缝ST与存储单元MC接触，则产生半导体存储装置运行不良。根据半导体存储装置1，引导槽G1形成在孔H5的第1柱状体51，防止绝缘狭缝ST与存储单元MC接触，因此能够实现可靠性提升。
在第1实施方式的半导体存储装置1中，绝缘膜100形成在槽G1，且具有第1凸部121-1、121-2及第2凸部122-1、122-2，所述槽G1形成为一面将暂时形成的第1柱状体51去除，一面从第1柱状体51的自Z方向观察的外周面沿着与Z方向交叉的面伸展。根据第1实施方式的半导体存储装置1，可使绝缘膜100的Y方向上未形成第1凸部121-1、121-2及第2凸部122-1、122-2的范围内的X方向的最大宽度小于存储单元MC的X方向的最大宽度。由此，能够较大地确保半导体存储装置1中从Z方向观察的存储单元MC的形成区域，与整体大小和半导体存储装置1相同的以往半导体存储装置相比，增加存储单元MC的数量，实现半导体存储装置1的容量增大。
此外，在第1实施方式的半导体存储装置中，也可仅在第1侧面111设置第1凸部121-1，且不在第2侧面112设置第1凸部121-2。在第1实施方式的半导体存储装置中，也可不在第1侧面111设置第1凸部121-1，而仅在第2侧面112设置第1凸部121-2。
(第2实施方式)
接下来，对第2实施方式的半导体存储装置的构成进行说明。第2实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样为三维NAND型快闪存储器。以下，对于第2实施方式的半导体存储装置的构成零件，对与半导体存储装置1的构成零件不同的内容进行说明，将与半导体存储装置1的构成零件共通的内容的详细说明省略。
图7是第2实施方式的半导体存储装置的主要部分的俯视图。如图7所示，在第2实施方式的半导体存储装置中，绝缘膜100的第1部分101在第1侧面111具有多个第3凸部123-1，在第2侧面112具有多个第3凸部123-2。多个第3凸部123-1分别从第1侧面111以X方向圆弧状突出。多个第3凸部123-2分别从第2侧面112以XX方向圆弧状突出。多个第3凸部123-1、123-2分别在Y方向上以等间隔配置。
绝缘膜100的第2部分102在第1侧面111具有多个第4凸部124-1，在第2侧面112具有多个第4凸部124-2。多个第4凸部124-1分别从第1侧面111以X方向圆弧状突出。多个第4凸部124-2分别从第2侧面112以XX方向圆弧状突出。多个第4凸部124-1、124-2在Y方向上以等间隔配置。
第2实施方式的半导体存储装置的存储单元MC及绝缘狭缝ST的制造方法具有与第1实施方式的半导体存储装置1的制造方法相同的步骤。但是，制造第2实施方式的半导体存储装置时，孔H1除了形成在Y方向上与第1凸部121-1、121-2相互重叠的位置以外，且形成在Y方向上与多个第3凸部123-1、123-2相互重叠的位置。而且，接触用孔HC除了形成在与第2凸部122-1、122-2相互重叠的位置以外，且形成在Y方向上与多个第4凸部124-1、124-2相互重叠的位置。
根据第2实施方式的半导体存储装置，因具备与第1实施方式的半导体存储装置1相同的构成，所以与半导体存储装置1相同，能够防止绝缘狭缝ST与存储单元MC接触，实现可靠性提升。
根据第2实施方式的半导体存储装置，因绝缘膜100具备多个第3凸部123-1、123-2及多个第4凸部124-1、124-2，所以，可沿着Y方向将槽G1一面引导一面形成在多个孔H1的第1柱状体51，从而在整个Y方向上防止绝缘狭缝ST与存储单元MC接触。
此外，在第2实施方式的半导体存储装置中，也可在绝缘膜100的第1部分101除了设置第1凸部121-1、121-2以外，也设置第3凸部123-1、123-2，且在绝缘膜100的第2部分102仅设置第2凸部122-1、122-2而不设置第4凸部124-1、124-2。在第2实施方式的半导体存储装置中，也可在绝缘膜100的第1部分101仅设置第1凸部121-1、121-2而不设置第3凸部123-1、123-2，在绝缘膜100的第2部分102除了设置第2凸部122-1、122-2以外，还设置第4凸部124-1、124-2。
(第3实施方式)
接下来，对第3实施方式的半导体存储装置的构成进行说明。第3实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样为三维NAND型快闪存储器。以下，对于第3实施方式的半导体存储装置的构成零件，说明与半导体存储装置1的构成零件不同的内容，而将与半导体存储装置1的构成零件共通的内容的详细说明省略。
第3实施方式的半导体存储装置具备第1实施方式的半导体存储装置1的构成零件。图8是第3实施方式的半导体存储装置的主要部分的俯视图。图9是从Y方向观察第3实施方式的半导体存储装置的主要部分所得的剖视图。绝缘膜100的第3部分103具备第5凸部125。第5凸部125在绝缘膜100的第3部分103中设置在与硅衬底11相向的绝缘膜100的底端面(端面)100e的一部分，且从所述端面朝向硅衬底11突出。第5凸部125在Z方向上与绝缘膜100相邻设置。第5凸部125包含半导体材料，且包含与第1柱状体51相同的材料。第5凸部125例如具备半导体膜311、及被半导体膜311包围的绝缘膜312。半导体膜311例如包含与通道膜53相同的材料。绝缘膜312例如包含与芯52相同的材料。第5凸部125与布线层30相接。
第3实施方式的半导体存储装置的存储单元MC及绝缘狭缝ST的制造方法具备与第1实施方式的半导体存储装置1的制造方法相同的步骤。但是，制造第3实施方式的半导体存储装置时，在孔H5、H6的内壁形成障壁膜56、电荷存储膜55、及隧道膜54之后，例如利用刻蚀或药液将障壁膜56、电荷存储膜55、及隧道膜54各自的底部且X方向及Y方向的中央部去除，在露出的布线层30的半导体层32形成凹部。该凹部从孔H5、H6的底面向Z方向上靠近硅衬底11的方向凹陷。接着，在隧道膜54的内壁及形成在隧道膜54的底部的凹部形成通道膜53，且以芯52填满。
而且，制造第3实施方式的半导体存储装置时，例如通过反应性离子刻蚀(RIE)，一面将形成在孔H5的底面的所述凹部的通道膜53及芯52留下，将该等以外的孔H5的第1柱状体51去除，一面重新形成槽G1。因此，在槽G1的底部的X方向的中央部残留有形成在所述凹部的壁面的通道膜53、及填入到通道膜53中的芯52。残留在所述凹部的通道膜53成为图9所示的半导体膜311。残留在所述凹部的芯52成为图9所示的绝缘膜312。
根据第3实施方式的半导体存储装置，因具备与第1实施方式的半导体存储装置1相同的构成，所以，可与半导体存储装置1同样地防止绝缘狭缝ST与存储单元MC接触，从而实现可靠性提升。
(第4实施方式)
接下来，对第4实施方式的半导体存储装置的构成进行说明。第4实施方式的半导体存储装置与第1实施方式的半导体存储装置1同样为三维NAND型快闪存储器。以下，对于第4实施方式的半导体存储装置的构成零件，说明与半导体存储装置1的构成零件不同的内容，将与半导体存储装置1的构成零件共通的内容的详细说明省略。
第4实施方式的半导体存储装置例如具备硅衬底11、半导体层40、积层体20、第1群的多个柱状体50、第2群的多个柱状体70、第3群的多个柱状体60、绝缘膜100、第1半导体部301、及第2半导体部302。图10是第4实施方式的半导体存储装置的主要部分的俯视图。图11是从Y方向观察第4实施方式的半导体存储装置的主要部分所得的剖视图。半导体层40在Z方向上设置在硅衬底11与积层体20之间。半导体层40例如由多晶硅等形成。
如图8所示，第1半导体部301在Z方向上设置在硅衬底11与绝缘膜100之间。绝缘膜100的第3部分103具有相对于第1凸部121-1、121-2在X方向上排列的指定部分155。第1半导体部301在Z方向上与指定部分155相互重叠。
第2半导体部302在Z方向上设置在硅衬底11与第1柱状体51及第3柱状体61之间。第2半导体部302在Z方向上与绝缘膜100相邻设置。在绝缘膜100的Z方向的端面100b，第2半导体部302包含与第1半导体部301相同的材料。第1半导体部301及第2半导体部302例如由单晶硅形成，且例如包含通过外延生长而形成的硅。
在第4实施方式的半导体存储装置中，绝缘膜100的第3部分103与第3实施方式的半导体存储装置的绝缘膜100的第3部分103同样地具备第5凸部125。
接着，对第4实施方式的半导体存储装置的存储单元MC及绝缘狭缝ST的制造方法简单进行说明。图12到图15的各图是表示存储单元MC及绝缘狭缝ST的制造步骤一例的剖视图。以下，说明与半导体存储装置1的存储单元MC及绝缘狭缝ST的制造方法不同的内容，且将与半导体存储装置1的存储单元MC及绝缘狭缝ST的制造方法共通的详细说明省略。
如图12所示，在半导体层40的表面40a将导电层126与绝缘层124交替积层，形成积层体120。接着，在X方向及Y方向(关于Y方向省略图示)上隔开特定的间隔，在积层体120形成孔H1、多个孔H2。X方向上形成孔H1的位置是绝缘膜100的第1凸部121-1、121-2的中间位置。Y方向上形成孔H1的位置是与第1凸部121-1、121-2相互重叠的位置。X方向及Y方向上形成多个孔H2的位置与第1群的多个柱状体50中包含的第1柱状体51的位置相同。接着，在X方向上第2凸部122-1、122-2的中间位置且Y方向上与第2凸部122-1、122-2重叠的位置形成接触用孔。
接着，在孔H1、H2的底部中露出的半导体层40，形成Z方向上向硅衬底11侧凹陷的凹部181、182(参照图11)。从凹部181、182的底部到孔H1、H2内的Z方向的特定位置为止，例如使单晶硅外延生长形成半导体部185、186。在半导体部185的表面185a及半导体部186的表面186a分别形成氧化硅等的绝缘膜188，在从绝缘膜188的表面到积层体120的表面120a为止的孔H1、H2中填充牺牲层152。
如图13所示，在积层体120的表面120a及牺牲层152的表面152a，将导电层132与绝缘层134交替积层，形成积层体130。在积层体130的表面130a将绝缘层136与导电层138依序积层。
接着，例如通过刻蚀等，在X方向及Y方向(关于Y方向省略图示)上与多个孔H1、H2重叠的位置的积层体130，形成多个孔H3、H4。接着，使用药液等，将孔H1、H2的牺牲层152及绝缘膜188去除，形成孔H5、H6。在孔H5、H6各自的底部，露出半导体部185、186。
如图14所示，在孔H5、H6的内壁依序形成障壁膜56、电荷存储膜55、隧道膜54、及通道膜53，且利用芯52填满。详细而言，在孔H5、H6的内壁形成障壁膜56、电荷存储膜55、及隧道膜54。其后，例如利用刻蚀或药液，将障壁膜56、电荷存储膜55、及隧道膜54各自的底部且X方向及Y方向的中央部去除，在半导体部185、186的表面185a、186a形成凹部187、188。接着，在隧道膜54的内壁及凹部187、188各自的内壁形成通道膜53，且利用芯52填满。半导体部186成为图11所示的第2半导体部302。
接着，例如通过图案化及刻蚀等，在芯52的Z方向上与半导体层13为相反侧的端部形成覆盖层58。通过该步骤，在多个孔H5、H6分别形成第1柱状体51。也在接触用孔，形成与孔H5的第1柱状体51相同的构成零件。其后，将导电层138去除，将X方向上与第1柱状体51的表面51a相互重叠的位置的绝缘层136去除，形成接触部246。在绝缘层136的表面136a及接触部246的表面246a形成绝缘层140。例如由氧化硅形成绝缘层140。
如图15所示，例如通过反应性离子刻蚀(RIE)，一面将孔H5的第1柱状体51去除，一面形成槽G1。槽G1沿着孔H5的第1柱状体51的外形在X方向及XX方向上伸展，因此，形成第1凸部121-1、121-2。而且，槽G1沿着接触用孔的柱状体的外形在X方向及XX方向上伸展，因此，形成第2凸部122-1、122-2。在槽G1的底部，露出X方向、Y方向及Z方向上被削除的半导体部185、从表面185a填充到半导体部185的通道膜53及芯52、及从Z方向观察所得的半导体部185的周围的半导体层40的表面40a。在槽G1的底部露出的半导体部185成为图11所示的第1半导体部301。填充到半导体部185的通道膜53及芯52成为图11所示的第5凸部125。
通过进行所述步骤，能够制造图10及图11所示的存储单元MC及绝缘狭缝ST。通过在所述步骤之前进行公知的预处理，且在所述步骤之后进行公知的后处理，而形成第4实施方式的半导体存储装置。但是，第4实施方式的半导体存储装置的制造方法不限于所述方法。
例如，所述制造方法是在形成孔H3之后，将孔H1的牺牲层152去除，形成孔H5，但也可保留孔H1的牺牲层152，以如下说明的方式进行各步骤。与所述制造方法同样地在图12所示的积层体120的表面120a及牺牲层152的表面152a，将积层体130、绝缘层136、及导电层138依序积层。如图17所示，例如通过刻蚀等而仅在X方向及Y方向(关于Y方向省略图示)上与多个孔H2重叠的位置的积层体130，形成多个孔H4。
接着，使用药液等，将孔H2的牺牲层152去除，形成孔H6。如图18所示，与所述制造方法同样地在孔H6的内壁依序形成障壁膜56、电荷存储膜55、隧道膜54、及通道膜53，且利用芯52填满。接着，例如通过图案化及刻蚀等，在孔H6的芯52的Z方向上与半导体层13为相反侧的端部形成覆盖层58。也在接触用孔中，牺牲层残留在孔H1。其后，将导电层138去除，将X方向上与第1柱状体51的表面51a相互重叠的位置的绝缘层136去除，形成接触部246。与所述制造方法同样地，在绝缘层136的表面136a及接触部246的表面246a形成绝缘层140。
接着，例如通过反应性离子刻蚀(RIE)，一面将X方向及Y方向上与孔H1的牺牲层152相互重叠的位置的积层体130去除，进而将孔H1的牺牲层152去除，一面形成槽G1。与图15所示的状态同样地，槽G1沿着孔H1的牺牲层152的外形在X方向及XX方向上伸展，因此，形成第1凸部121-1、121-2。而且，槽G1沿着接触用孔的牺牲层的外形在X方向及XX方向上伸展，因此，形成第2凸部122-1、122-2。在槽G1的底部，露出X方向、Y方向及Z方向上被削除的半导体部185、从表面185a填充到半导体部185的通道膜53及芯52、及从Z方向观察所得的半导体部185的周围的半导体层40的表面40a。虽未图示，但也可在形成在槽G1的底部的第1半导体部301的X方向及Y方向的中央部形成凹部，将半导体膜311及绝缘膜312填充到凹部的内壁。
如上所述，即便保留孔H1的牺牲层152的情况下，也与在孔H5形成第1柱状体51的情况同样地，能够制造第4实施方式的半导体存储装置的存储单元MC及绝缘狭缝ST。即，因使槽G1以吸引到孔H1的牺牲层152的方式形成，防止绝缘狭缝ST与存储单元MC接触，故能够实现第4实施方式的半导体存储装置的可靠性提升。而且，即便在形成槽G1时槽G1未到达半导体层40的情况下，也因设置有第1半导体部301，孔H1的正上方的接触电阻变小。
根据第4实施方式的半导体存储装置，因具备与第1实施方式的半导体存储装置1相同的构成，所以与半导体存储装置1同样地，能够防止绝缘狭缝ST与存储单元MC接触，从而实现可靠性提升。
(第5实施方式)
接下来，对第5实施方式的半导体存储装置的构成进行说明。第5实施方式的半导体存储装置与第4实施方式的半导体存储装置同样为三维NAND型快闪存储器。以下，对于第5实施方式的半导体存储装置的构成零件，说明与第4实施方式的半导体存储装置的构成零件不同的内容，而将与第4实施方式的半导体存储装置的构成零件共通的内容的详细说明省略。
图16是第5实施方式的半导体存储装置的主要部分的俯视图。第5实施方式的半导体存储装置具备第4实施方式的半导体存储装置的构成零件。但是，在第5实施方式的半导体存储装置中，绝缘膜100的第1部分101及第3部分103的X方向的最大宽度W5、第4实施方式的半导体存储装置的绝缘膜100的第1部分101及第3部分103的X方向的最大宽度W5大于第1柱状体51的X方向的最大宽度W3，且大于槽G1的X方向的最大宽度W2。
在第5实施方式的半导体存储装置中，因绝缘膜100的第1部分101及第3部分103的X方向的最大宽度W5大于第1柱状体51的X方向的最大宽度W3，所以，绝缘膜100的第1侧面111不具备第1凸部121-1及第2凸部122-1而沿着Y方向大致直线状形成。同样地，绝缘膜100的第2侧面112不具备第1凸部121-2及第2凸部122-2而沿着Y方向大致直线状形成。
第5实施方式的半导体存储装置的存储单元MC及绝缘狭缝ST的制造方法具备与第4实施方式的半导体存储装置的制造方法相同的步骤。但是，制造第5实施方式的半导体存储装置时，以X方向上较第4实施方式的半导体存储装置的槽G1的X方向的最大宽度W2更大的最大宽度W5形成槽G1。最大宽度W5是充分大于第1柱状体51的X方向的最大宽度W3的尺寸，且为一面将孔H5的第1柱状体51去除一面槽G1以Z方向前进时槽G1的Z方向的宽度不扩大的尺寸。
根据第5实施方式的半导体存储装置，因具备与第4实施方式的半导体存储装置相同的构成，所以与第4实施方式的半导体存储装置同样地，能够防止绝缘狭缝ST与存储单元MC接触，实现可靠性提升。
此外，在第5实施方式的半导体存储装置中，也可如上所述，设置第1半导体部301及第2半导体部302，且不在绝缘膜100的第3部分103设置第5凸部125。反之，在第5实施方式的半导体存储装置中，也可不设置第1半导体部301及第2半导体部302，而如上所述地在绝缘膜100的第3部分103设置第5凸部125。
以上，已对本发明的实施方式进行了说明，但这些实施方式是作为示例而提示，并不限定发明的范围。所述实施方式能以其它多种方式实施。且在不脱离发明主旨的范围内，可进行所述实施方式的各种省略、替换、变更。实施方式或其变化与包含在发明的范围或主旨中同样地包含在权利要求书中记载的发明及其均等的范围内。所述各实施方式的构成零件能够与本发明的其它实施方式的构成零件相互组合。
[符号的说明]
1 半导体存储装置
20 积层体
30 布线层
40 半导体层
50 第1群的柱状体
51 第1柱状体
70 第2群的柱状体
71 第2柱状体
100 绝缘膜
121-1、121-2 第1凸部
122-1、122-2 第2凸部
123-1、123-2 第3凸部
124-1、124-2 第4凸部
125 第5凸部
301 第1半导体部
302 第2半导体部
ST 绝缘狭缝(绝缘部)
X 方向(第2方向)
XX 方向(第3方向)
Y 方向(第1方向)

Claims (22)

1.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；及
绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部；
所述侧面具有沿着所述第2方向的第1侧面、及位于与所述第1侧面的相反侧的第2侧面；
所述第1凸部在包含所述第2方向及所述第3方向的截面中，从所述第1侧面与所述第2侧面中的至少一个侧面以所述第3方向突出；
所述绝缘膜的所述第1侧面与所述第2侧面中的至少一个侧面在所述第2方向上与所述第1群的多个柱状体和所述第2群的多个柱状体之间的区域相邻的位置，具有以与所述第1凸部相同的方向突出的第2凸部；
所述第1凸部位于较所述第2群的多个柱状体更靠近所述第1群的多个柱状体；
所述第2凸部位于较所述第1群的多个柱状体更靠近所述第2群的多个柱状体；且
所述第2凸部的所述第2方向的突出量大于所述第1凸部的所述第2方向的突出量。
2.根据权利要求1所述的半导体存储装置，其中
所述第1群的多个柱状体在所述第2方向上以第1间隔配置，且
所述第2群的多个柱状体在所述第2方向上以大于所述第1间隔的第1距离，与所述第1群的多个柱状体分离。
3.根据权利要求1所述的半导体存储装置，其中
相对于所述第1群的柱状体，在所述第3方向上存在多个第3群的柱状体，且所述第1群的柱状体在所述第3方向上以第2间隔排列，
所述第3群的柱状体在所述第3方向上与所述第1群的柱状体以大于所述第2间隔的第2距离分离，
所述绝缘膜位于所述第1群的柱状体与所述第3群的柱状体之间。
4.根据权利要求1所述的半导体存储装置，其中
所述第1群的多个柱状体包含第1柱状体，
所述第2群的多个柱状体包含第2柱状体，且
所述第2柱状体的所述第2方向的宽度大于所述第1柱状体的所述第2方向的宽度。
5.根据权利要求1所述的半导体存储装置，其中
所述绝缘膜的所述第1部分具有多个第3凸部，且
所述多个第3凸部分别从所述侧面以所述第3方向突出。
6.根据权利要求5所述的半导体存储装置，其中
所述多个第3凸部分别在所述第2方向上以等间隔配置。
7.根据权利要求1所述的半导体存储装置，其中
所述绝缘膜的所述第2部分具有多个第4凸部，且
所述多个第4凸部分别从所述侧面以所述第3方向突出。
8.根据权利要求7所述的半导体存储装置，其中
所述多个第4凸部在所述第1方向上以等间隔配置。
9.根据权利要求1所述的半导体存储装置，其更具备在所述第1方向上与所述绝缘膜相邻设置的第1半导体部，且
所述绝缘膜的所述第3部分具有相对于所述第1凸部在第3方向上排列的指定部分，
所述第1半导体部在所述第1方向上与所述指定部分的至少一部分重叠。
10.根据权利要求9所述的半导体存储装置，其更具备在所述第1方向上与所述第1群的多个柱状体中包含的第1柱状体相邻设置的第2半导体部，且
所述第2半导体部包含与所述第1半导体部相同的材料。
11.根据权利要求9所述的半导体存储装置，其中
所述第1半导体部包含通过外延生长而形成的硅。
12.根据权利要求1所述的半导体存储装置，其中
在所述绝缘膜的所述第3部分中，更具备设置在所述绝缘膜的端面的一部分且包含半导体材料的第5凸部。
13.根据权利要求12所述的半导体存储装置，其中
所述第5凸部包含与所述第1群的多个柱状体中包含的第1柱状体相同的材料。
14.根据权利要求12所述的半导体存储装置，其更具备在所述第1方向上与所述积层体相邻设置的布线层，且
所述第5凸部与所述布线层相接。
15.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；及
绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部；
所述第1群的多个柱状体包含第1柱状体，
所述第2群的多个柱状体包含第2柱状体，且
所述第2柱状体的所述第2方向的宽度大于所述第1柱状体的所述第2方向的宽度。
16.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；
绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部；及
第1半导体部，在所述第1方向上与所述绝缘膜相邻设置；
所述绝缘膜的所述第3部分具有相对于所述第1凸部在第3方向上排列的指定部分；且
所述第1半导体部在所述第1方向上与所述指定部分的至少一部分重叠。
17.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内沿所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；及
绝缘膜，在所述积层体内以所述第1方向及所述第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分，且在所述第3部分具有从所述第3方向的至少一侧面突出的第1凸部；
其中在所述绝缘膜的所述第3部分中，更具备设置在所述绝缘膜的端面的一部分且包含半导体材料的第5凸部。
18.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内以所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；
绝缘膜，在所述积层体内以所述第1方向及第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分；及
第1半导体部，在所述第1方向上与所述绝缘膜相邻设置。
19.根据权利要求18所述的半导体存储装置，其更具备设置在所述第1群的多个柱状体中包含的第1柱状体的第2半导体部，且
所述第2半导体部包含与所述第1半导体部相同的材料。
20.根据权利要求18所述的半导体存储装置，其中
所述第1半导体部包含通过外延生长而形成的硅。
21.一种半导体存储装置，具备：
积层体，在第1方向上积层有导电层；
第1群的多个柱状体，在所述积层体内以所述第1方向延伸，且在与所述导电层的交叉部分分别形成有存储单元晶体管；
第2群的多个柱状体，相对于所述第1群的多个柱状体配置在与所述第1方向交叉的第2方向上，且分别包含绝缘材料；
绝缘膜，在所述积层体内以所述第1方向及第2方向延伸，在与所述第1方向及所述第2方向交叉的第3方向上分隔所述积层体，且包含在所述第3方向上与所述第1群的多个柱状体相邻的第1部分、在所述第3方向上与所述第2群的多个柱状体相邻的第2部分、及所述第1部分与所述第2部分之间的第3部分；及
第5凸部，在所述第1方向上与所述绝缘膜的第3部分相邻设置，自所述绝缘膜的端面以所述第1方向突出，且包含半导体材料。
22.根据权利要求21所述的半导体存储装置，其中
所述第5凸部包含与所述第1群的多个柱状体中包含的第1柱状体相同的材料。
CN202010064802.4A 2019-09-19 2020-01-20 半导体存储装置 Active CN112530957B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-170455 2019-09-19
JP2019170455A JP2021048297A (ja) 2019-09-19 2019-09-19 半導体記憶装置

Publications (2)

Publication Number Publication Date
CN112530957A CN112530957A (zh) 2021-03-19
CN112530957B true CN112530957B (zh) 2024-02-13

Family

ID=74878737

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010064802.4A Active CN112530957B (zh) 2019-09-19 2020-01-20 半导体存储装置

Country Status (4)

Country Link
US (1) US11342354B2 (zh)
JP (1) JP2021048297A (zh)
CN (1) CN112530957B (zh)
TW (1) TWI740354B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023136560A (ja) * 2022-03-17 2023-09-29 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106531738A (zh) * 2015-09-09 2017-03-22 株式会社东芝 半导体存储装置及其制造方法
CN107302002A (zh) * 2016-04-13 2017-10-27 东芝存储器株式会社 半导体装置及其制造方法
CN107833888A (zh) * 2016-09-13 2018-03-23 东芝存储器株式会社 半导体装置及其制造方法
CN108630688A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910976B2 (en) * 2007-06-28 2011-03-22 Richard Fastow High density NOR flash array architecture
US10128264B2 (en) * 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
JP6581012B2 (ja) * 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US9806092B1 (en) * 2016-09-12 2017-10-31 Toshiba Memory Corporation Semiconductor memory device and methods for manufacturing the same
KR20180137264A (ko) * 2017-06-16 2018-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019067825A (ja) 2017-09-28 2019-04-25 東芝メモリ株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397043B1 (en) * 2015-03-27 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device
CN106531738A (zh) * 2015-09-09 2017-03-22 株式会社东芝 半导体存储装置及其制造方法
CN107302002A (zh) * 2016-04-13 2017-10-27 东芝存储器株式会社 半导体装置及其制造方法
CN107833888A (zh) * 2016-09-13 2018-03-23 东芝存储器株式会社 半导体装置及其制造方法
CN108630688A (zh) * 2017-03-15 2018-10-09 东芝存储器株式会社 半导体存储装置

Also Published As

Publication number Publication date
TW202113822A (zh) 2021-04-01
TWI740354B (zh) 2021-09-21
CN112530957A (zh) 2021-03-19
US20210091107A1 (en) 2021-03-25
JP2021048297A (ja) 2021-03-25
US11342354B2 (en) 2022-05-24

Similar Documents

Publication Publication Date Title
CN110875332B (zh) 半导体存储装置
US8217446B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US8674426B2 (en) Nonvolatile semiconductor memory device
US8592890B2 (en) Semiconductor memory device and method for manufacturing same
US8692312B2 (en) Semiconductor memory device and method of manufacturing the same
CN108091655B (zh) 半导体存储装置
US8791524B2 (en) Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
US20170263631A1 (en) Semiconductor device and method for manufacturing the same
CN107611132B (zh) 垂直存储器件
US11075213B2 (en) Semiconductor memory device and manufacturing method for same
US20130032874A1 (en) Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
CN110931065B (zh) 半导体存储装置
CN107690703B (zh) 半导体存储装置
US20130234338A1 (en) Semiconductor device and method for manufacturing the same
CN107533977B (zh) 半导体存储装置及其制造方法
US9997536B2 (en) Semiconductor memory device
US9613974B2 (en) Semiconductor device and method for manufacturing the same
US9917101B1 (en) Semiconductor memory device
CN112530957B (zh) 半导体存储装置
US10847535B2 (en) Three dimensional memory device and method for fabricating the same
US20130228841A1 (en) Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device
US20160268296A1 (en) Semiconductor memory device and method for manufacturing same
US20160079068A1 (en) Nonvolatile semiconductor storage device and method of manufacturing the same
CN110896079A (zh) 半导体存储装置
US11887926B2 (en) Semiconductor storage device with insulating layers for etching stop

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant