CN107533977B - 半导体存储装置及其制造方法 - Google Patents
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Abstract
实施方式的半导体存储装置包括一对第1电极、半导体柱、柱间绝缘部件、第1绝缘膜、第2电极、及第2绝缘膜。所述一对第1电极是相互隔开地沿第1方向延伸。所述半导体柱及所述柱间绝缘部件是在所述一对第1电极间沿所述第1方向交替地排列。所述半导体柱及所述柱间绝缘部件是沿相对于所述第1方向交叉的第2方向延伸。所述第1绝缘膜设置于所述半导体柱的周围。所述第2电极设置于所述一对第1电极的各者与所述第1绝缘膜之间。所述第2电极未设置于所述半导体柱与所述柱间绝缘部件之间。所述第2绝缘膜设置于所述第2电极与所述第1电极之间。
Description
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
以往以来，NAND(Not-And，与非)闪存是通过平面构造的微细化而使集成度增加，且使位成本降低，但平面构造的微细化逐渐接近极限。因此，近年来，提出有将存储单元沿上下方向积层的技术。然而，这种积层型存储装置的制造困难，且完成后的产品的可靠性成为问题。
[背景技术文献]
[专利文献]
专利文献1：日本专利特开2012-69606号公报
发明内容
[发明要解决的问题]
实施方式的目的是提供一种可靠性高的半导体存储装置及其制造方法。
[解决问题的技术手段]
实施方式的半导体存储装置包括一对第1电极、半导体柱、柱间绝缘部件、第1绝缘膜、第2电极、及第2绝缘膜。所述一对第1电极是相互隔开地沿第1方向延伸。所述半导体柱及所述柱间绝缘部件是在所述一对第1电极间沿所述第1方向交替地排列。所述半导体柱及所述柱间绝缘部件是沿相对于所述第1方向交叉的第2方向延伸。所述第1绝缘膜设置于所述半导体柱的周围。所述第2电极设置于所述一对第1电极的各者与所述第1绝缘膜之间。所述第2电极未设置于所述半导体柱与所述柱间绝缘部件之间。所述第2绝缘膜设置于所述第2电极与所述第1电极之间。
实施方式的半导体存储装置的制造方法是通过使层间绝缘膜与第1膜交替地积层，而形成积层体。所述方法是在所述积层体形成沿相对于所述层间绝缘膜及所述第1膜的积层方向交叉的第1方向延伸的沟槽。所述方法是在所述沟槽内，形成沿所述第1方向相互隔开的多个柱间绝缘部件。所述方法是通过经由所述沟槽内的夹于所述柱间绝缘部件的孔，对所述第1膜实施各向同性蚀刻，而在所述层间绝缘膜间形成与所述孔连通的第1凹部。所述方法是在所述第1凹部的内表面上形成第1绝缘层，并且在所述第1凹部内形成第2电极。所述方法是在所述孔的内表面上形成第1绝缘膜。所述方法是在所述第1绝缘膜上形成半导体柱。所述方法是在所述积层体中的所述沟槽间的部分，形成沿所述第1方向延伸的狭缝。所述方法是通过经由所述狭缝将所述第1膜去除，而在所述层间绝缘膜间形成第2凹部。所述方法是在所述第2凹部的内表面上形成第2绝缘层。所述方法是在所述第2凹部内形成第1电极。
附图说明
图1(a)及图1(b)是例示第1实施方式的半导体存储装置的剖视图。
图2(a)及图2(b)是例示第1实施方式的半导体存储装置的局部放大剖视图。
图3是例示第1实施方式的半导体存储装置的制造方法的流程图。
图4(a)及图4(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图5(a)及图5(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图6(a)及图6(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图7(a)及图7(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图8(a)及图8(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图9(a)及图9(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图10(a)及图10(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图11(a)及图11(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图12(a)及图12(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图13(a)及图13(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图14(a)及图14(b)是例示第1实施方式的半导体存储装置的制造方法的剖视图。
图15是例示第2实施方式的半导体存储装置的剖视图。
图16(a)及图16(b)是例示第3实施方式的半导体存储装置的剖视图。
图17是例示第4实施方式的半导体存储装置的剖视图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。
首先，对第1实施方式进行说明。
图1(a)及图1(b)是例示本实施方式的半导体存储装置的剖视图。
图2(a)及图2(b)是例示本实施方式的半导体存储装置的局部放大剖视图。
此外，图1(b)表示沿图1(a)所示的A-A'线的截面，图1(a)表示沿图1(b)所示的B-B'线的截面。同样地，图2(b)表示沿图2(a)所示的A-A'线的截面，图2(a)表示沿图2(b)所示的B-B'线的截面。
如图1(a)及图1(b)所示，在本实施方式的半导体存储装置1中，设置着硅衬底10。以下，为了方便说明，在本说明书中，采用XYZ正交坐标系。将相对于硅衬底10的上表面平行且相互正交的两个方向设为“X方向”及“Y方向”，将相对于上表面垂直的方向设为“Z方向”。
在硅衬底10上，依序积层着包含例如硅氧化物的绝缘膜11、包含例如多晶硅的导电层12、包含例如钨的配线层13、及包含例如多晶硅的导电层14。由导电层12、配线层13及导电层14形成单元源极线15。单元源极线15是沿XY平面扩展。
在单元源极线15上，设置着沿Z方向延伸的多条硅柱26。硅柱26的下端连接于单元源极线15。硅柱26是沿X方向及Y方向排列成矩阵状。在硅柱26上，设置着沿X方向延伸的多条位线36。各位线36连接于沿X方向排列成一列的多条硅柱26的上端。
另外，在单元源极线15上，设置着沿Y方向延伸的多条控制栅极电极33。在沿Y方向排列成一列的硅柱26的X方向的两侧的各者，控制栅极电极33沿Z方向排列成一列。
在硅柱26与控制栅极电极33之间，设置着浮栅电极22。浮栅电极22配置于硅柱26与控制栅极电极33的每个交叉部分。也就是说，在沿Y方向排列成一列的硅柱26的列、与沿Z方向排列成一列的控制栅极电极33的列之间，多个浮栅电极22沿Y方向及Z方向相互隔开地排列成矩阵状。
由沿Y方向排列成一列的硅柱26、配置于所述硅柱26的两侧且分别沿Z方向排列成一列的控制栅极电极33、及设置于硅柱26与控制栅极电极33之间的浮栅电极22，构成一个存储组件MU。而且，在半导体存储装置1中，沿X方向排列着多个存储组件MU。
换句话说，沿Z方向排列的两列控制栅极电极33构成一个束，在该束间，配置着沿Y方向排列成一列的硅柱26的列，在控制栅极电极33的束与硅柱26的列之间，配置着沿Y方向及Z方向排列成矩阵状的浮栅电极22。另外，如下所述，在单元源极线15、硅柱26、控制栅极电极33、浮栅电极22及位线36之间嵌入着绝缘材料。
如图2(a)及图2(b)所示，硅柱26包含成为核心材料的主体硅25、及包围所述主体硅25的周围的覆盖硅层24。硅柱26是整体由例如多晶硅形成。在硅柱26的周围，设置着包含例如硅氧化物的隧道绝缘膜23。
于在Y方向上相邻的隧道绝缘膜23间，设置着包含例如硅氧化物的柱间绝缘部件38。在柱间绝缘部件38的朝向X方向两侧的侧面，形成着沿Z方向延伸的凹部39。凹部39的形状例如为以Z方向作为轴向的半圆柱形。
隧道绝缘膜23的朝向X方向两侧的侧面是与浮栅电极22相接。浮栅电极22是由例如多晶硅形成。
另一方面，控制栅极电极33包含钨膜32、以及设置于钨膜32的上表面上、下表面上及硅柱26侧的侧面上的障壁金属层31。障壁金属层31是由例如钛氮化物(TiN)形成。
在浮栅电极22与障壁金属层31之间，设置着阻挡绝缘膜30。阻挡绝缘膜30也设置于浮栅电极22的朝向Y方向两侧的端面上。在阻挡绝缘膜30中，从浮栅电极22侧起依序积层着氧化铪层21、氧化硅层28及氧化铪层29。像这样，阻挡绝缘膜30包含例如铪氧化物，隧道绝缘膜23是由例如硅氧化物形成，因此，阻挡绝缘膜30的介电常数高于隧道绝缘膜23的介电常数。
氧化铪层21也绕入到浮栅电极22的上表面上及下表面上。另一方面，氧化硅层28及氧化铪层29也设置于柱间绝缘部件38与控制栅极电极33之间，且也配置于柱间绝缘部件38的凹部39的内表面上。另外，氧化硅层28及氧化铪层29也配置于控制栅极电极33的上表面上及下表面上。进而，控制栅极电极33的一部分配置于凹部39内，由此，配置于在Y方向上相邻的硅柱26间。
于在X方向上相邻的硅柱26间、且在X方向上相邻的控制栅极电极33间，设置着包含例如硅氧化物的绝缘部件35。另外，于在Z方向上相邻的控制栅极电极33间，设置着作为层间绝缘膜的氧化硅层19。
在半导体存储装置1中，在硅柱26与控制栅极电极33的每个交叉部分，形成着1片包含浮栅电极22的存储单元晶体管。另外，在位线36与单元源极线15之间，连接着将多个存储单元晶体管直接连接而成的NAND串。
接下来，对本实施方式的半导体存储装置的制造方法进行说明。
图3是例示本实施方式的半导体存储装置的制造方法的流程图。
图4(a)～图14(b)是例示本实施方式的半导体存储装置的制造方法的剖视图。
此外，图4(a)及图4(b)表示同一步骤，图4(b)表示沿图4(a)所示的A-A'线的截面，图4(a)表示沿图4(b)所示的B-B'线的截面。关于图5(a)～图14(b)也相同。
首先，如图4(a)及(b)所示那样准备硅衬底10。
接下来，在硅衬底10上，依序形成绝缘膜11、导电层12、配线层13及导电层14。由导电层12、配线层13及导电层14形成单元源极线15。
接下来，如图3的步骤S1所示，在导电层14上，交替地积层氮化硅层18及氧化硅层19，而形成ONON(氧化层-氮化层-氧化层-氮化层)积层体20。
接下来，如图5(a)及图5(b)以及图3的步骤S2所示，通过例如RIE(Reactive IonEtching：反应性离子蚀刻)等各向异性蚀刻，而在积层体20形成在Y方向上延伸的多条存储沟槽MT。在存储沟槽MT的底面，导电层14露出。
接下来，如图6(a)及图6(b)以及图3的步骤S3所示，通过例如CVD(Chemical VaporDeposition：化学气相沉积)法，而将包含例如硅氧化物的绝缘部件38a嵌入到存储沟槽MT内的整体。
接下来，如图3的步骤S4所示，在积层体20及绝缘部件38a上，形成沿Y方向重复线与间隙而成的图案PAA。图案PAA的各线及各间隙是沿X方向延伸。接下来，通过以图案PAA及最上层的氮化硅层18作为掩模而实施RIE等各向异性蚀刻，而将绝缘部件38a沿Y方向分断，从而加工成沿Y方向间歇地排列的多条柱间绝缘部件38。由此，各存储沟槽MT内的去除绝缘部件38a后的空间成为存储孔MH。也就是说，在各存储沟槽MT内，沿Y方向交替地排列着存储孔MH及柱间绝缘部件38。
接下来，如图7(a)及图7(b)以及图3的步骤S5所示，通过例如使用热磷酸的湿式蚀刻，经由存储孔MH使氮化硅层18凹入。由此，存储孔MH的侧面处的氮化硅层18露出的面后退，而在氧化硅层19间形成凹部52。凹部52形成于存储孔MH的X方向两侧，并且扩大到柱间绝缘部件38的朝向X方向两侧的侧面上的一部分。
接下来，如图3的步骤S6所示，通过例如实施热氧化处理，而在氮化硅层18的露出面上形成虚设氧化层53。
接下来，如图8(a)及图8(b)以及图3的步骤S7所示，在存储孔MH的内表面上，形成氧化铪层21a。氧化铪层21a是以不填满凹部52的方式形成。
接下来，如图3的步骤S8所示，在氧化铪层21a上，形成硅膜22a。硅膜22a是以不填满存储孔MH的方式形成。
接下来，如图9(a)及图9(b)以及图3的步骤S9所示，通过例如实施RIE等各向异性蚀刻，而回蚀硅膜22a。由此，硅膜22a被各个凹部52分断。结果，在各凹部52内形成包含硅的浮栅电极22。接下来，回蚀氧化铪层21a。由此，氧化铪层21a被各个凹部52分断，而成为氧化铪层21。此外，也可代替各向异性蚀刻，而实施湿式蚀刻等各向同性蚀刻。
接下来，如图10(a)及图10(b)以及图3的步骤S10所示，通过例如使硅氧化物沉积，而在存储孔MH的内表面上形成隧道绝缘膜23。
接下来，如图3的步骤S11所示，在存储孔MH的内表面上，形成覆盖硅层24。
接下来，如图3的步骤S12所示，通过实施RIE等各向异性蚀刻，而将沉积于存储孔MH的底面上的覆盖硅层24及隧道绝缘膜23去除。由此，在存储孔MH的底面，单元源极线15(参照图4(b))露出。
接下来，如图3的步骤S13所示，通过利用例如CVD法使硅沉积，而将主体硅25嵌入到存储孔MH内。主体硅25形成为沿Z方向延伸的柱状，且所述主体硅25的下端连接于单元源极线15。由覆盖硅层24及主体硅25构成硅柱26。
接下来，如图11(a)及图11(b)以及图3的步骤S14所示，在积层体20中的存储沟槽MT间的部分，形成沿Y方向延伸的狭缝ST。
接下来，如图12(a)及图12(b)以及图3的步骤S15所示，通过例如使用热磷酸的湿式蚀刻，经由狭缝ST使氮化硅层18(参照图11(b))凹入。此时，虚设氧化层53及柱间绝缘部件38作为蚀刻终止层而发挥功能。结果，在狭缝ST的X方向两侧的氧化硅层19间，形成沿Y方向延伸的凹部55。在凹部55的里表面，虚设氧化层53及柱间绝缘部件38露出。
接下来，如图13(a)及图13(b)以及图3的步骤S16所示，将虚设氧化层53(参照图12(a))去除。由此，在凹部55的里表面，氧化铪层21露出。另外，此时，氧化硅层19及柱间绝缘部件38的露出部分也凹入，而在柱间绝缘部件38的朝向X方向的侧面，形成凹部39。
接下来，如图14(a)及图14(b)以及图3的步骤S17所示，经由狭缝ST使硅氧化物沉积。由此，在狭缝ST及凹部55的内表面上，形成氧化硅层28。氧化硅层28是在凹部55的里表面与氧化铪层21相接。另外，氧化硅层28的一部分进入到凹部39内。
接下来，如图3的步骤S18所示，经由狭缝ST使铪氧化物沉积。由此，在氧化硅层28上形成氧化铪层29。由氧化铪层21、氧化硅层28及氧化铪层29构成阻挡绝缘膜30。
接下来，如图3的步骤S19所示，在狭缝ST及凹部55的内表面上，形成障壁金属层31。接下来，在障壁金属层31上，形成钨膜32。接下来，经由狭缝ST回蚀钨膜32及障壁金属层31。由此，障壁金属层31及钨膜32被各个凹部55分断。由残留于各凹部55内的障壁金属层31及钨膜32构成控制栅极电极33。
接下来，如图2(a)及图2(b)所示，通过将硅氧化物嵌入到狭缝ST内，而形成绝缘部件35。
接下来，如图1(a)及图1(b)所示，在积层体20上形成沿X方向延伸的多条位线36。各位线36连接于沿X方向排列成一列的硅柱26的上端。以这种方式制造本实施方式的半导体存储装置1。
接下来，对本实施方式的效果进行说明。
在本实施方式的半导体存储装置1中，如图2(a)所示，阻挡绝缘膜30的一部分配置于浮栅电极22的Y方向侧。由此，浮栅电极22从X方向上的控制栅极电极33侧及Y方向两侧的三个方向被阻挡绝缘膜30覆盖。因此，浮栅电极22与阻挡绝缘膜30的接触面积大，浮栅电极22与控制栅极电极33之间的耦合比高。结果，半导体存储装置1的控制性良好，且动作的可靠性高。
另外，根据本实施方式，在图13(a)及图13(b)所示的步骤中，在去除覆盖氧化膜53时，在柱间绝缘部件38的朝向X方向的侧面形成凹部39。由此，于图14(a)及图14(b)所示的步骤中，可于凹部39的内表面上也形成氧化硅层28及氧化铪层29，使控制栅极电极33的一部分进入到凹部39内。结果，能够以覆盖浮栅电极22的方式形成控制栅极电极33，而更进一步提高浮栅电极22与控制栅极电极33之间的耦合比。
进而，在本实施方式中，于在图5(a)及图5(b)所示的步骤中，在积层体20形成存储沟槽MT之后，在图6(a)及图6(b)所示的步骤中，将绝缘部件38嵌入到存储沟槽MT内的整体，且以线与间隙状的图案PAA作为掩模而进行蚀刻，由此形成存储孔MH。因此，存储孔MH的微细化容易。
进而，另外，在图8(a)及图8(b)以及图9(a)及图9(b)所示的步骤中，对硅膜22a进行蚀刻而将其分断成多个浮栅电极22，然后，在图10(a)及图10(b)所示的步骤中，形成隧道绝缘膜23及硅柱26。因此，于蚀刻硅膜22a时，尚未形成隧道绝缘膜23及硅柱26。由此，不会因硅膜22a的蚀刻而使隧道绝缘膜23受损伤从而产生鸟喙(bird's beak)，且硅柱26的端面不会受损伤。因此，根据本实施方式，可良好地保持隧道绝缘膜23及硅柱26的状态，而可提高半导体存储装置1的可靠性。
接下来，对第2实施方式进行说明。
图15是例示本实施方式的半导体存储装置的剖视图。
如图15所示，在本实施方式的半导体存储装置2中，构成阻挡绝缘膜30的绝缘层中的配置于最靠浮栅电极22侧的氧化铪层21未被各个硅柱26分断，而是以通过沿Y方向排列的多条硅柱26的侧方的方式连续地设置。
这种构成的半导体存储装置2可通过如下方式实现：在图8(a)及图8(b)所示的步骤中，不在存储孔MH内形成氧化铪层21a，在图14(a)及图14(b)所示的步骤中，在形成氧化硅层28之前，经由狭缝ST形成氧化铪层21。
根据本实施方式，由于在图8(a)及图8(b)所示的步骤中，不在存储孔MH内形成氧化铪层21a，所以相应地，在形成硅膜22a时存储孔MH变大。由此，在图9(a)及图9(b)所示的步骤中，对硅膜22a的加工变得容易。另外，由于无需对氧化铪层21a的加工，所以能够简化制造步骤。
本实施方式中的除所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第3实施方式进行说明。
图16(a)及图16(b)是例示本实施方式的半导体存储装置的剖视图。
此外，图16(b)表示沿图16(a)所示的A-A'线的截面，图16(a)表示沿图16(b)所示的B-B'线的截面。
如图16(a)及图16(b)所示，在本实施方式的半导体存储装置3中，在硅柱26的内部，设置着包含硅氧化物等绝缘材料的芯材41。芯材41是沿Z方向延伸，且所述芯材41的周围及下端被硅柱26覆盖。
根据本实施方式，通过在硅柱26内设置绝缘性芯材41，可去除硅柱26中的从控制栅极电极33产生的电场难以到达的部分，而提高控制栅极电极33对硅柱26的支配力。
本实施方式中的除所述以外的构成、制造方法及效果与所述第1实施方式相同。
接下来，对第4实施方式进行说明。
图17是例示本实施方式的半导体存储装置的剖视图。
如图17所示，本实施方式的半导体存储装置4与所述第1实施方式的半导体存储装置1(参照图1(b))相比，在如下方面不同：未设置绝缘膜11及单元源极线15，且硅柱26连接于硅衬底10。也就是说，在半导体存储装置4中，硅衬底10的上层部分作为单元源极线而发挥功能。此外，也可在硅衬底10中的连接硅柱26的部分，形成杂质浓度高于周围的接触层。
本实施方式中的除所述以外的构成、制造方法及效果与所述第1实施方式相同。
根据以上所说明的实施方式，能够实现可靠性高的半导体存储装置及其制造方法。
以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式可通过其它各种方式实施，可在不脱离发明的主旨的范围内，进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求书所记载的发明及其等效物的范围内。另外，所述各实施方式可相互组合而实施。
Claims (10)
1.一种半导体存储装置，其特征在于包括：
第1电极，沿第1方向延伸；
第2电极，在与所述第1方向交叉的第2方向与所述第1电极相邻，且所述第2电极沿所述第1方向延伸；
第1柱，设置在所述第1电极与所述第2电极之间，且沿与所述第1方向和所述第2方向交叉的第3方向延伸；
第1绝缘层，包括：设置在所述第1电极和所述第1柱之间的第1绝缘层部分，以及设置在所述第2电极和所述第1柱之间的第2绝缘层部分；
第3电极，设置在所述第1电极和所述第1绝缘层部分之间，且所述第3电极与所述第1柱隔开；
第4电极，设置在所述第2电极和所述第2绝缘层部分之间，且所述第4电极与所述第1柱隔开；
第2绝缘层，包括：第1部分、第2部分以及第3部分，所述第1部分设置在所述第1电极与所述第3电极之间，所述第1部分在所述第2方向与所述第3电极接触，所述第2部分在所述第1方向与所述第3电极的一个端部接触，且所述第3部分在所述第1方向与所述第3电极的另一个端部接触；
第3绝缘层，包括第4部分、第5部分以及第6部分，所述第4部分设置在所述第2电极与所述第4电极之间，所述第4部分在所述第2方向与所述第4电极接触，所述第5部分在所述第1方向与所述第4电极的一个端部接触，且所述第6部分在所述第1方向与所述第4电极的另一个端部接触；以及
第4绝缘层，设置在所述第2部分与所述第5部分之间；且
所述第3电极仅在所述第3方向连接到所述第1绝缘层部分和所述第1部分。
2.根据权利要求1所述的半导体存储装置，其特征在于还包括：
第2柱，在所述第1方向与所述第1柱相邻，所述第2柱设置在所述第1电极和所述第2电极之间，且沿所述第3方向延伸；且
所述第4绝缘层还设置在所述第1柱和所述第2柱之间。
3.根据权利要求2所述的半导体存储装置，其特征在于还包括：
第5绝缘层，包括：设置在所述第1电极和所述第2柱之间的第4绝缘层部分，以及设置在所述第2电极和所述第2柱之间的第5绝缘层部分；
第5电极，设置在所述第1电极和所述第4绝缘层部分之间；
第6电极，设置在所述第2电极和所述第5绝缘层部分之间；
第6绝缘层，设置在所述第1电极和所述第5电极之间，在所述第1方向与所述第5电极的一个端部接触，且在所述第1方向与所述第5电极的另一个端部接触；以及
第7绝缘层，设置在所述第2电极和所述第6电极之间，在所述第1方向与所述第6电极的一个端部接触，且在所述第1方向与所述第6电极的另一个端部接触。
4.根据权利要求2所述的半导体存储装置，其特征在于还包括：
在所述第2柱和所述第1电极之间的第3存储单元，用于存储第3信息；以及
在所述第2柱和所述第2电极之间的第4存储单元，用于存储第4信息。
5.根据权利要求1所述的半导体存储装置，其特征在于还包括：
在所述第1柱和所述第1电极之间的第1存储单元，用于存储第1信息；以及
在所述第1柱和所述第2电极之间的第2存储单元，用于存储第2信息。
6.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2部分在所述第1方向上的第1长度比所述第4绝缘层在所述第1方向上的第2长度短。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1绝缘层还包括设置在所述第4绝缘层和所述第1柱之间的第3绝缘层部分。
8.根据权利要求1所述的半导体存储装置，其特征在于：
所述第3电极和所述第4电极是导电性的。
9.根据权利要求7所述的半导体存储装置，其特征在于：
所述第1绝缘层部分、所述第2绝缘层部分和所述第3绝缘层部分被连接以包围所述第1柱。
10.根据权利要求1所述的半导体存储装置，其特征在于：
所述第4电极仅在所述第3方向上连接到所述第2绝缘层部分和所述第4部分。
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