TW201633506A - 半導體記憶裝置及其製造方法 - Google Patents
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Abstract
本發明之實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包括一對第1電極、半導體柱、柱間絕緣構件、第1絕緣膜、第2電極、及第2絕緣膜。上述一對第1電極係相互隔離而沿第1方向延伸。上述半導體柱及上述柱間絕緣構件係於上述一對第1電極間沿上述第1方向交替地排列。上述半導體柱及上述柱間絕緣構件係沿相對於上述第1方向交叉之第2方向延伸。上述第1絕緣膜設置於上述半導體柱之周圍。上述第2電極設置於上述一對第1電極之各者與上述第1絕緣膜之間。上述第2電極未設置於上述半導體柱與上述柱間絕緣構件之間。上述第2絕緣膜設置於上述第2電極與上述第1電極之間。
Description
實施形態係關於一種半導體記憶裝置及其製造方法。
先前以來，NAND(Not-And，反及)快閃記憶體係藉由平面構造之微細化而使積體度增加，且使位元成本降低，但平面構造之微細化逐漸接近極限。因此，近年來，提出有將記憶胞沿上下方向積層之技術。然而，此種積層型之記憶裝置係製造困難，且完成後之製品之可靠性成為問題。
實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置包括一對第1電極、半導體柱、柱間絕緣構件、第1絕緣膜、第2電極、及第2絕緣膜。上述一對第1電極係相互隔離而沿第1方向延伸。上述半導體柱及上述柱間絕緣構件係於上述一對第1電極間沿上述第1方向交替地排列。上述半導體柱及上述柱間絕緣構件係沿相對於上述第1方向交叉之第2方向延伸。上述第1絕緣膜設置於上述半導體柱之周圍。上述第2電極設置於上述一對第1電極之各者與上述第1絕緣膜之間。上述第2電極未設置於上述半導體柱與上述柱間絕緣構件之間。上述第2絕緣膜設置於上述第2電極與上述第1電極之間。
實施形態之半導體記憶裝置之製造方法係藉由使層間絕緣膜與第1膜交替地積層，而形成積層體。上述方法係於上述積層體形成沿相
對於上述層間絕緣膜及上述第1膜之積層方向交叉之第1方向延伸之溝槽。上述方法係於上述溝槽內，形成沿上述第1方向相互隔離之複數個柱間絕緣構件。上述方法係藉由經由上述溝槽內之夾於上述柱間絕緣構件間之孔，對上述第1膜實施各向同性蝕刻，而於上述層間絕緣膜間形成與上述孔連通之第1凹部。上述方法係於上述第1凹部之內表面上形成第1絕緣層，並且於上述第1凹部內形成第2電極。上述方法係於上述孔之內表面上形成第1絕緣膜。上述方法係於上述第1絕緣膜上形成半導體柱。上述方法係於上述積層體之上述溝槽間之部分，形成沿上述第1方向延伸之狹縫。上述方法係藉由經由上述狹縫將上述第1膜去除，而於上述層間絕緣膜間形成第2凹部。上述方法係於上述第2凹部之內表面上形成第2絕緣層。上述方法係於上述第2凹部內形成第1電極。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
15‧‧‧單元源極線
18‧‧‧氮化矽層
19‧‧‧氧化矽層
20‧‧‧積層體
21‧‧‧氧化鉿層
21a‧‧‧氧化鉿層
22‧‧‧浮閘電極
22a‧‧‧矽膜
23‧‧‧隧道絕緣膜
24‧‧‧覆蓋矽層
25‧‧‧本體矽
26‧‧‧矽柱
28‧‧‧氧化矽層
29‧‧‧氧化鉿層
30‧‧‧阻擋絕緣膜
31‧‧‧障壁金屬層
32‧‧‧鎢膜
33‧‧‧控制閘極電極
35‧‧‧絕緣構件
36‧‧‧位元線
38‧‧‧柱間絕緣構件
38a‧‧‧絕緣構件
39‧‧‧凹部
41‧‧‧芯材
52‧‧‧凹部
53‧‧‧虛設氧化層
55‧‧‧凹部
MH‧‧‧記憶體孔
MT‧‧‧記憶體溝槽
MU‧‧‧記憶體單元
ST‧‧‧狹縫
PAA‧‧‧圖案
圖1(a)及圖1(b)係例示第1實施形態之半導體記憶裝置之剖視圖。
圖2(a)及圖2(b)係例示第1實施形態之半導體記憶裝置之局部放大剖視圖。
圖3係例示第1實施形態之半導體記憶裝置之製造方法之流程圖。
圖4(a)及圖4(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖5(a)及圖5(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖6(a)及圖6(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖7(a)及圖7(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖8(a)及圖8(b)係例示第1實施形態之半導體記憶裝置之製造方法
之剖視圖。
圖9(a)及圖9(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖10(a)及圖10(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖11(a)及圖11(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖12(a)及圖12(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖13(a)及圖13(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖14(a)及圖14(b)係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖15係例示第2實施形態之半導體記憶裝置之剖視圖。
圖16(a)及圖16(b)係例示第3實施形態之半導體記憶裝置之剖視圖。
圖17係例示第4實施形態之半導體記憶裝置之剖視圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
首先，對第1實施形態進行說明。
圖1(a)及圖1(b)係例示本實施形態之半導體記憶裝置之剖視圖。
圖2(a)及圖2(b)係例示本實施形態之半導體記憶裝置之局部放大剖視圖。
再者，圖1(b)表示圖1(a)所示之A-A'線之剖面，圖1(a)表示圖1(b)所示之B-B'線之剖面。同樣地，圖2(b)表示圖2(a)所示之A-A'線之剖面，圖2(a)表示圖2(b)所示之B-B'線之剖面。
如圖1(a)及圖1(b)所示，於本實施形態之半導體記憶裝置1中，設置有矽基板10。以下，為了方便說明，於本說明書中，採用XYZ正交座標系統。將相對於矽基板10之上表面平行、且相互正交之兩個方向設為「X方向」及「Y方向」，將相對於上表面垂直之方向設為「Z方向」。
於矽基板10上，依序積層有包含例如矽氧化物之絕緣膜11、包含例如多晶矽之導電層12、包含例如鎢之配線層13、及包含例如多晶矽之導電層14。由導電層12、配線層13及導電層14形成單元源極線15。單元源極線15係沿XY平面擴展。
於單元源極線15上，設置有沿Z方向延伸之複數條矽柱26。矽柱26之下端連接於單元源極線15。矽柱26係沿X方向及Y方向排列成矩陣狀。於矽柱26上，設置有沿X方向延伸之複數條位元線36。各位元線36連接於沿X方向排列成一行之複數條矽柱26之上端。
又，於單元源極線15上，設置有沿Y方向延伸之複數條控制閘極電極33。於沿Y方向排列成一行之矽柱26之X方向之兩側之各者，控制閘極電極33沿Z方向排列成一行。
於矽柱26與控制閘極電極33之間，設置有浮閘電極22。浮閘電極22配置於每個矽柱26與控制閘極電極33之交叉部分。即，於沿Y方向排列成一行之矽柱26之行與沿Z方向排列成一行之控制閘極電極33之行之間，複數個浮閘電極22沿Y方向及Z方向相互隔離而排列成矩陣狀。
藉由沿Y方向排列成一行之矽柱26、配置於其兩側且分別沿Z方向排列成一行之控制閘極電極33、及設置於矽柱26與控制閘極電極33之間之浮閘電極22，構成1個記憶體單元MU。而且，於半導體記憶裝置1中，沿X方向排列有複數個記憶體單元MU。
換言之，沿Z方向排列之兩行控制閘極電極33構成1個束，於該束間，配置有沿Y方向排列成一行之矽柱26之行，於控制閘極電極33之
束與矽柱26之行之間，配置有沿Y方向及Z方向排列成矩陣狀之浮閘電極22。又，如下所述，於單元源極線15、矽柱26、控制閘極電極33、浮閘電極22及位元線36之間嵌入有絕緣材料。
如圖2(a)及圖2(b)所示，矽柱26由成為核心材料之本體矽25、及包圍其周圍之覆蓋矽層24構成。矽柱26係整體由例如多晶矽形成。於矽柱26之周圍，設置有包含例如矽氧化物之隧道絕緣膜23。
於在Y方向上相鄰之隧道絕緣膜23間，設置有包含例如矽氧化物之柱間絕緣構件38。於柱間絕緣構件38之朝向X方向兩側之側面，形成有沿Z方向延伸之凹部39。凹部39之形狀例如為以Z方向作為軸向之半圓柱形。
隧道絕緣膜23之朝向X方向兩側之側面係與浮閘電極22相接。浮閘電極22係由例如多晶矽形成。
另一方面，控制閘極電極33包含鎢膜32、以及設置於鎢膜32之上表面上、下表面上及矽柱26側之側面上之障壁金屬層31。障壁金屬層31係由例如鈦氮化物(TiN)形成。
於浮閘電極22與障壁金屬層31之間，設置有阻擋絕緣膜30。阻擋絕緣膜30亦設置於浮閘電極22之朝向Y方向兩側之端面上。於阻擋絕緣膜30中，自浮閘電極22側起依序積層有氧化鉿層21、氧化矽層28及氧化鉿層29。如此，阻擋絕緣膜30包含例如鉿氧化物，隧道絕緣膜23係由例如矽氧化物形成，因此，阻擋絕緣膜30之介電常數高於隧道絕緣膜23之介電常數。
氧化鉿層21亦繞入至浮閘電極22之上表面上及下表面上。另一方面，氧化矽層28及氧化鉿層29亦設置於柱間絕緣構件38與控制閘極電極33之間，且亦配置於柱間絕緣構件38之凹部39之內表面上。又，氧化矽層28及氧化鉿層29亦配置於控制閘極電極33之上表面上及下表面上。進而，控制閘極電極33之一部分配置於凹部39內，由此，配置於
在Y方向上相鄰之矽柱26間。
於在X方向上相鄰之矽柱26間，且為在X方向上相鄰之控制閘極電極33間，設置有包含例如矽氧化物之絕緣構件35。又，於在Z方向上相鄰之控制閘極電極33間，設置有作為層間絕緣膜之氧化矽層19。
於半導體記憶裝置1中，於每個矽柱26與控制閘極電極33之交叉部分，形成1片包含浮閘電極22之記憶胞電晶體。又，於位元線36與單元源極線15之間，連接有將複數個記憶胞電晶體直接連接而成之NAND串。
繼而，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖3係例示本實施形態之半導體記憶裝置之製造方法之流程圖。
圖4(a)~圖14(b)係例示本實施形態之半導體記憶裝置之製造方法之剖視圖。
再者，圖4(a)及圖4(b)表示同一步驟，圖4(b)表示圖4(a)所示之A-A'線之剖面，圖4(a)表示圖4(b)所示之B-B'線之剖面。關於圖5(a)~圖14(b)亦相同。
首先，如圖4(a)及(b)所示般準備矽基板10。
其次，於矽基板10上，依序形成絕緣膜11、導電層12、配線層13及導電層14。由導電層12、配線層13及導電層14形成單元源極線15。
繼而，如圖3之步驟S1所示，於導電層14上，交替地積層氮化矽層18及氧化矽層19，而形成ONON(氧化層-氮化層-氧化層-氮化層)積層體20。
繼而，如圖5(a)及圖5(b)以及圖3之步驟S2所示，藉由例如RIE(Reactive Ion Etching：反應性離子蝕刻)等各向異性蝕刻，於積層體20形成沿Y方向延伸之複數條記憶體溝槽MT。於記憶體溝槽MT之底面，導電層14露出。
繼而，如圖6(a)及圖6(b)以及圖3之步驟S3所示，藉由例如
CVD(Chemical Vapor Deposition：化學氣相沈積)法，於記憶體溝槽MT內之整體嵌入包含例如矽氧化物之絕緣構件38a。
繼而，如圖3之步驟S4所示，於積層體20及絕緣構件38a上，形成沿Y方向重複線與間隙而成之圖案PAA。圖案PAA之各線及各間隙係沿X方向延伸。繼而，藉由將圖案PAA及最上層之氮化矽層18作為掩膜而實施RIE等各向異性蝕刻，將絕緣構件38a沿Y方向分斷，而加工成沿Y方向間歇地排列之複數條柱間絕緣構件38。藉此，各記憶體溝槽MT內之去除絕緣構件38a後之空間成為記憶體孔MH。即，於各記憶體溝槽MT內，沿Y方向交替地排列有記憶體孔MH及柱間絕緣構件38。
繼而，如圖7(a)及圖7(b)以及圖3之步驟S5所示，藉由例如使用熱磷酸之濕式蝕刻，經由記憶體孔MH使氮化矽層18凹入。藉此，記憶體孔MH之側面處之氮化矽層18露出之面後退，而於氧化矽層19間形成凹部52。凹部52形成於記憶體孔MH之X方向兩側，並且擴展至柱間絕緣構件38之朝向X方向兩側之側面上之一部分。
繼而，如圖3之步驟S6所示，藉由例如實施熱氧化處理，於氮化矽層18之露出面上形成虛設氧化層53。
繼而，如圖8(a)及圖8(b)以及圖3之步驟S7所示，於記憶體孔MH之內表面上，形成氧化鉿層21a。氧化鉿層21a係以不填滿凹部52之方式形成。
繼而，如圖3之步驟S8所示，於氧化鉿層21a上，形成矽膜22a。矽膜22a係以不填滿記憶體孔MH之方式形成。
繼而，如圖9(a)及圖9(b)以及圖3之步驟S9所示，藉由實施例如RIE等各向異性蝕刻，而回蝕矽膜22a。藉此，矽膜22a被各個凹部52分斷。其結果為，於各凹部52內形成包含矽之浮閘電極22。繼而，回蝕氧化鉿層21a。藉此，氧化鉿層21a被各個凹部52分斷，而成為氧化鉿層21。再者，亦可代替各向異性蝕刻，而實施濕式蝕刻等各向同性蝕刻。
繼而，如圖10(a)及圖10(b)以及圖3之步驟S10所示，藉由例如使矽氧化物沈積，而於記憶體孔MH之內表面上形成隧道絕緣膜23。
繼而，如圖3之步驟S11所示，於記憶體孔MH之內表面上，形成覆蓋矽層24。
繼而，如圖3之步驟S12所示，藉由實施RIE等各向異性蝕刻，將沈積於記憶體孔MH之底面上之覆蓋矽層24及隧道絕緣膜23去除。藉此，於記憶體孔MH之底面，單元源極線15(參照圖4(b))露出。
繼而，如圖3之步驟S13所示，藉由例如CVD法使矽沈積，藉此於記憶體孔MH內嵌入本體矽25。本體矽25形成為沿Z方向延伸之柱狀，且其下端連接於單元源極線15。由覆蓋矽層24及本體矽25構成矽柱26。
繼而，如圖11(a)及圖11(b)以及圖3之步驟S14所示，於積層體20之記憶體溝槽MT間之部分，形成沿Y方向延伸之狹縫ST。
繼而，如圖12(a)及圖12(b)以及圖3之步驟S15所示，藉由例如使用熱磷酸之濕式蝕刻，經由狹縫ST使氮化矽層18(參照圖11(b))凹入。此時，虛設氧化層53及柱間絕緣構件38作為蝕刻終止層而發揮功能。其結果為，於狹縫ST之X方向兩側之氧化矽層19間，形成沿Y方向延伸之凹部55。於凹部55之裏面，虛設氧化層53及柱間絕緣構件38露出。
繼而，如圖13(a)及圖13(b)以及圖3之步驟S16所示，將虛設氧化層53(參照圖12(a))去除。藉此，於凹部55之裏面，氧化鉿層21露出。又，此時，氧化矽層19及柱間絕緣構件38之露出部分亦凹入，而於柱間絕緣構件38之朝向X方向之側面，形成凹部39。
繼而，如圖14(a)及圖14(b)以及圖3之步驟S17所示，經由狹縫ST使矽氧化物沈積。藉此，於狹縫ST及凹部55之內表面上，形成氧化矽層28。氧化矽層28係於凹部55之裏面與氧化鉿層21相接。又，氧化矽層28之一部分進入至凹部39內。
繼而，如圖3之步驟S18所示，經由狹縫ST使鉿氧化物沈積。藉此，
於氧化矽層28上形成氧化鉿層29。由氧化鉿層21、氧化矽層28及氧化鉿層29構成阻擋絕緣膜30。
繼而，如圖3之步驟S19所示，於狹縫ST及凹部55之內表面上，形成障壁金屬層31。繼而，於障壁金屬層31上，形成鎢膜32。繼而，經由狹縫ST回蝕鎢膜32及障壁金屬層31。藉此，障壁金屬層31及鎢膜32被各個凹部55分斷。由殘留於各凹部55內之障壁金屬層31及鎢膜32構成控制閘極電極33。
繼而，如圖2(a)及圖2(b)所示，藉由向狹縫ST內嵌入矽氧化物，形成絕緣構件35。
繼而，如圖1(a)及圖1(b)所示，於積層體20上形成沿X方向延伸之複數條位元線36。各位元線36連接於沿X方向排列成一行之矽柱26之上端。以此方式製造本實施形態之半導體記憶裝置1。
繼而，對本實施形態之效果進行說明。
於本實施形態之半導體記憶裝置1中，如圖2(a)所示，阻擋絕緣膜30之一部分配置於浮閘電極22之Y方向側。藉此，浮閘電極22自X方向之控制閘極電極33側及Y方向兩側之三個方向被阻擋絕緣膜30覆蓋。
因此，浮閘電極22與阻擋絕緣膜30之接觸面積大，而浮閘電極22與控制閘極電極33之間之耦合比高。其結果為，半導體記憶裝置1之控制性良好，且動作之可靠性較高。
又，根據本實施形態，於圖13(a)及圖13(b)所示之步驟中，於去除覆蓋氧化膜53時，於柱間絕緣構件38之朝向X方向之側面形成凹部39。藉此，可於圖14(a)及圖14(b)所示之步驟中，於凹部39之內表面上亦形成氧化矽層28及氧化鉿層29，使控制閘極電極33之一部分進入至凹部39內。其結果為，能夠以覆蓋浮閘電極22之方式形成控制閘極電極33，而更進一步提高浮閘電極22與控制閘極電極33之間之耦合比。
進而，於本實施形態中，於在圖5(a)及圖5(b)所示之步驟中，在積
層體20形成記憶體溝槽MT之後，於圖6(a)及圖6(b)所示之步驟中，向記憶體溝槽MT內之整體嵌入絕緣構件38，並以線與間隙狀之圖案PAA作為掩膜而進行蝕刻，藉此形成記憶體孔MH。因此，記憶體孔MH之微細化較為容易。
進而，又，於圖8(a)及圖8(b)以及圖9(a)及圖9(b)所示之步驟中，對矽膜22a進行蝕刻而將其分斷成複數個浮閘電極22，其後，於圖10(a)及圖10(b)所示之步驟中，形成隧道絕緣膜23及矽柱26。因此，於蝕刻矽膜22a時，尚未形成隧道絕緣膜23及矽柱26。由此，不會因矽膜22a之蝕刻而使隧道絕緣膜23受損傷而產生鳥喙(bird's beak)，且矽柱26之端面不會受損傷。因此，根據本實施形態，可良好地保持隧道絕緣膜23及矽柱26之狀態，而可提高半導體記憶裝置1之可靠性。
繼而，對第2實施形態進行說明。
圖15係例示本實施形態之半導體記憶裝置之剖視圖。
如圖15所示，於本實施形態之半導體記憶裝置2中，構成阻擋絕緣膜30之絕緣層中之配置於最靠浮閘電極22側之氧化鉿層21未被各個矽柱26分斷，而是以通過沿Y方向排列之複數條矽柱26之側方之方式連續地設置。
此種構成之半導體記憶裝置2可藉由如下方式實現：於圖8(a)及圖8(b)所示之步驟中，不於記憶體孔MH內形成氧化鉿層21a，於圖14(a)及圖14(b)所示之步驟中，於形成氧化矽層28之前，經由狹縫ST形成氧化鉿層21。
根據本實施形態，由於在圖8(a)及圖8(b)所示之步驟中，不於記憶體孔MH內形成氧化鉿層21a，故而相應地，於形成矽膜22a時記憶體孔MH變大。由此，於圖9(a)及圖9(b)所示之步驟中，對矽膜22a之加工變得容易。又，由於無需對氧化鉿層21a之加工，故而可簡化製造步驟。
本實施形態之除上述以外之構成、製造方法及效果係與上述第1
實施形態相同。
繼而，對第3實施形態進行說明。
圖16(a)及圖16(b)係例示本實施形態之半導體記憶裝置之剖視圖。
再者，圖16(b)表示圖16(a)所示之A-A'線之剖面，圖16(a)表示圖16(b)所示之B-B'線之剖面。
如圖16(a)及圖16(b)所示，於本實施形態之半導體記憶裝置3中，於矽柱26之內部，設置有包含矽氧化物等絕緣材料之芯材41。芯材41係沿Z方向延伸，且其周圍及下端被矽柱26覆蓋。
根據本實施形態，藉由於矽柱26內設置絕緣性之芯材41，可去除矽柱26中之自控制閘極電極33產生之電場難以到達之部分，而提高控制閘極電極33之對矽柱26之支配力。
本實施形態之除上述以外之構成、製造方法及效果係與上述第1實施形態相同。
繼而，對第4實施形態進行說明。
圖17係例示本實施形態之半導體記憶裝置之剖視圖。
如圖17所示，本實施形態之半導體記憶裝置4與上述第1實施形態之半導體記憶裝置1(參照圖1(b))相比，於如下方面不同：未設置絕緣膜11及單元源極線15，且矽柱26連接於矽基板10。即，於半導體記憶裝置4中，矽基板10之上層部分作為單元源極線而發揮功能。再者，亦可於矽基板10中之連接矽柱26之部分，形成雜質濃度高於周圍之接觸層。
本實施形態之除上述以外之構成、製造方法及效果係與上述第1實施形態相同。
根據以上所說明之實施形態，可實現可靠性較高之半導體記憶裝置及其製造方法。
以上，對本發明之若干個實施形態進行了說明，但該等實施形態
係作為示例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態可藉由其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其等效物之範圍內。又，上述各實施形態可相互組合而實施。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
15‧‧‧單元源極線
19‧‧‧氧化矽層
22‧‧‧浮閘電極
26‧‧‧矽柱
33‧‧‧控制閘極電極
35‧‧‧絕緣構件
36‧‧‧位元線
MU‧‧‧記憶體單元
Claims (19)
- 一種半導體記憶裝置，其包括：一對第1電極，其等係相互隔離而沿第1方向延伸；半導體柱及柱間絕緣構件，其等係於上述一對第1電極間，沿上述第1方向交替地排列，且沿相對於上述第1方向交叉之第2方向延伸；第1絕緣膜，其設置於上述半導體柱之周圍；第2電極，其設置於上述一對第1電極之各者與上述第1絕緣膜之間，且未設置於上述半導體柱與上述柱間絕緣構件之間；及第2絕緣膜，其設置於上述第2電極與上述第1電極之間。
- 如請求項1之半導體記憶裝置，其中上述第2絕緣膜之介電常數高於上述第1絕緣膜之介電常數，且上述第2絕緣膜之一部分自上述第2電極觀察配置於上述第1方向。
- 如請求項2之半導體記憶裝置，其中上述第1電極之一部分自上述第2電極觀察配置於上述第1方向。
- 如請求項1之半導體記憶裝置，其中上述第2絕緣膜包含：第1絕緣層，其一部分配置於上述第2電極之朝向上述第2方向之面上；及第2絕緣層，其一部分配置於上述第1電極之朝向上述第2方向之面上；且上述第2絕緣層之一部分配置於沿上述第1方向排列之上述第1絕緣膜間。
- 如請求項1之半導體記憶裝置，其中上述第2絕緣膜包含：第1部分，其配置於上述第1電極之朝向上述第2方向之面上；及第2部分，其配置於沿上述第1方向排列之上述第1絕緣膜間。
- 如請求項1之半導體記憶裝置，其中上述第1電極之一部分配置於上述半導體柱間。
- 如請求項1之半導體記憶裝置，其中更包括：基板，其自上述半導體柱觀察配置於上述第2方向；及第3電極，其設置於上述基板與上述半導體柱之間，且連接上述半導體柱。
- 如請求項1之半導體記憶裝置，其中更包括：半導體基板，該半導體基板自上述半導體柱觀察配置於上述第2方向，且連接有上述半導體柱。
- 一種半導體記憶裝置之製造方法，其包括如下步驟：藉由使層間絕緣膜與第1膜交替地積層，而形成積層體；於上述積層體，形成沿相對於上述層間絕緣膜及上述第1膜之積層方向交叉之第1方向延伸之溝槽；於上述溝槽內，形成沿上述第1方向相互隔離之複數個柱間絕緣構件；藉由經由上述溝槽內之夾於上述柱間絕緣構件間之孔，對上述第1膜實施各向同性蝕刻，而於上述層間絕緣膜間形成與上述孔連通之第1凹部；於上述第1凹部之內表面上形成第1絕緣層，並且於上述第1凹部內形成第2電極；於上述孔之內表面上形成第1絕緣膜；於上述第1絕緣膜上形成半導體柱； 於上述積層體之上述溝槽間之部分，形成沿上述第1方向延伸之狹縫；藉由經由上述狹縫去除上述第1膜，而於上述層間絕緣膜間形成第2凹部；於上述第2凹部之內表面上形成第2絕緣層；以及於上述第2凹部內形成第1電極。
- 如請求項9之半導體記憶裝置之製造方法，其中形成上述柱間絕緣構件之步驟包含如下步驟：於上述溝槽內之整體嵌入絕緣構件；於上述積層體上，形成沿上述第1方向重複線與間隙之圖案；以及藉由以上述圖案作為掩膜而實施各向異性蝕刻，而選擇性地去除上述絕緣構件。
- 如請求項9之半導體記憶裝置之製造方法，其中於形成上述第1凹部之步驟中，將上述第1凹部擴展至上述柱間絕緣構件之相對於上述第1方向平行之側面上。
- 如請求項9之半導體記憶裝置之製造方法，其中更包括如下步驟：於形成上述第1絕緣層之前，於上述第1凹部之內表面上，形成組成與上述第1膜之組成不同之虛設層；及藉由經由上述第2凹部去除上述虛設層，而於上述第2凹部之裏面使上述第1絕緣層露出；且形成上述第2凹部之步驟包含以上述虛設層作為終止層而將上述第1膜進行蝕刻之步驟。
- 如請求項12之半導體記憶裝置之製造方法，其中於去除上述虛設層時，於上述柱間絕緣構件之側面形成第3凹部，且 於形成上述第2絕緣層之步驟中，使上述第2絕緣層之一部分亦配置於上述第3凹部內。
- 如請求項13之半導體記憶裝置之製造方法，其中於形成上述第1電極之步驟中，使上述第1電極之一部分亦配置於上述第3凹部內。
- 如請求項9之半導體記憶裝置之製造方法，其中於上述第1凹部之內表面上形成第1絕緣層，並且於上述第1凹部內形成第2電極之步驟包含如下步驟：於上述孔及上述第1凹部之內表面上形成上述第1絕緣層；於上述第1絕緣層上形成上述第2電極；及藉由實施各向異性蝕刻，而使上述第1絕緣層及上述第2電極殘留於上述第1凹部內，並且自上述孔內去除上述第1絕緣層及上述第2電極。
- 一種半導體記憶裝置之製造方法，其包括如下步驟：藉由使層間絕緣膜與第1膜交替地積層，而形成積層體；於上述積層體，形成沿相對於上述層間絕緣膜及上述第1膜之積層方向交叉之第1方向延伸之溝槽；於上述溝槽內，形成沿上述第1方向相互隔離之複數個柱間絕緣構件；藉由經由上述溝槽內之夾於上述柱間絕緣構件間之孔，對上述第1膜實施各向同性蝕刻，而於上述層間絕緣膜間形成與上述孔連通之第1凹部；於上述第1凹部內形成第2電極；於上述孔之內表面上形成第1絕緣膜；於上述第1絕緣膜上形成半導體柱；於上述積層體之上述溝槽間之部分，形成沿上述第1方向延伸 之狹縫；藉由經由上述狹縫去除上述第1膜，而於上述層間絕緣膜間形成第2凹部；於上述第2凹部之內表面上形成第2絕緣膜；以及於上述第2凹部內形成第1電極。
- 如請求項16之半導體記憶裝置之製造方法，其中形成上述柱間絕緣構件之步驟包含如下步驟：於上述溝槽內之整體嵌入絕緣構件；於上述積層體上，形成沿上述第1方向重複線與間隙之圖案；及藉由以上述圖案作為掩膜而實施各向異性蝕刻，而選擇性地去除上述絕緣構件。
- 如請求項16之半導體記憶裝置之製造方法，其中於形成上述第1凹部之步驟中，將上述第1凹部擴展至上述柱間絕緣構件之相對於上述第1方向平行之側面上。
- 如請求項16之半導體記憶裝置之製造方法，其中更包括如下步驟：於形成上述第2電極之前，於上述第1凹部之內表面上，形成組成與上述第1膜之組成不同之覆蓋層；及藉由經由上述第2凹部去除上述覆蓋層，而於上述第2凹部之裏面使上述第2電極露出；且形成上述第2凹部之步驟包含以上述覆蓋層作為終止層而將上述第1膜進行蝕刻之步驟。
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