TWI611560B - 半導體記憶裝置及其製造方法 - Google Patents
半導體記憶裝置及其製造方法 Download PDFInfo
- Publication number
- TWI611560B TWI611560B TW104126434A TW104126434A TWI611560B TW I611560 B TWI611560 B TW I611560B TW 104126434 A TW104126434 A TW 104126434A TW 104126434 A TW104126434 A TW 104126434A TW I611560 B TWI611560 B TW I611560B
- Authority
- TW
- Taiwan
- Prior art keywords
- insulating film
- film
- memory device
- insulating
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 136
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000009413 insulation Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 243
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 99
- 229910052710 silicon Inorganic materials 0.000 description 99
- 239000010703 silicon Substances 0.000 description 99
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 230000004888 barrier function Effects 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 6
- 230000003667 anti-reflective effect Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000013039 cover film Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 244000235115 Alocasia x amazonica Species 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000003814 drug Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本發明之實施形態之半導體記憶裝置包含：第1排列，其於第1方向延伸；第2排列，其設置於自上述第1排列觀察、相對於上述第1方向交叉之第2方向，且於上述第1方向延伸；及第2電極膜，其設置於上述第1排列與上述第2排列之間，且於上述第1方向延伸。上述第1排列及上述第2排列各自包含：至少2個構造體，其等排列於上述第1方向；第4絕緣膜，其設置於上述至少2個構造體之間；及第5絕緣膜，其設置於自與上述第1方向及上述第2方向不同之第3方向觀察，為上述構造體之外周面上，且上述構造體與上述第4絕緣膜之間。上述構造體之各者包含：半導體柱，其於上述第3方向延伸；第1絕緣膜，其設置於上述半導體柱之上述第2方向之側面上及與上述第2方向相反之側面上；第1電極膜，其設置於上述第1絕緣膜之未設有上述半導體柱側之側面上；第2絕緣膜，其設置於上述半導體柱、上述第1絕緣膜及上述第1電極膜之上述第1方向之側面上；及第3絕緣膜，其設置於上述半導體柱、上述第1絕緣膜、及與上述第1電極膜之上述第1方向相反之側面上。
Description
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
先前，提出有具有絕緣膜與電極膜交替積層之積層體，及貫通該積層體之半導體柱之積層型半導體記憶裝置。於該積層型半導體記憶裝置中，於每個半導體柱與電極膜之交叉部分形成記憶體胞。期望於此種積層型半導體記憶裝置中，能夠實現使半導體柱間之距離變小，而收納較多之記憶胞之高積體化。
本發明之實施形態係提供一種可收納較多記憶胞而實現高積體化之半導體記憶裝置及其製造方法。
本發明之實施形態之半導體記憶裝置包含：第1排列，其於第1方向延伸；第2排列，其設置於自上述第1排列觀察、相對於上述第1方向交叉之第2方向，且於上述第1方向延伸；及第2電極膜，其設置於上述第1排列與上述第2排列之間，且於上述第1方向延伸。上述第1排列及上述第2排列各自包含：至少2個構造體，其等排列於上述第1方向；第4絕緣膜，其係設置於上述至少2個構造體之間；及第5絕緣膜，其設置於自與上述第1方向及上述第2方向不同之第3方向觀察、為上述構造體之外周面上，且上述構造體與上述第4絕緣膜之間。上述構造體之各者包含：半導體柱，其於上述第3方向延伸；第1絕緣膜，其設置於上述半導體柱之上述第2方向之側面上及與上述第2方向
相反之側面上；第1電極膜，其設置於上述第1絕緣膜之未設有上述半導體柱側之側面上；第2絕緣膜，其設置於上述半導體柱、上述第1絕緣膜及上述第1電極膜之上述第1方向之側面上；及第3絕緣膜，其設置於上述半導體柱、上述第1絕緣膜、及與上述第1電極膜之上述第1方向相反之側面上。
本發明之實施形態之半導體記憶裝置之製造方法包含如下步驟：使第1絕緣膜與填充膜於第1方向交替積層而形成積層體；形成於上述第1方向貫通上述積層體、且沿與上述第1方向不同之第2方向之槽狀之溝槽；經由上述溝槽，去除上述填充膜之上述溝槽側之一部分而形成第1凹部；於上述第1凹部之內面上形成第2絕緣膜；於上述第1凹部內形成第1電極膜；於上述第1電極膜之表面形成第3絕緣膜；以半導體材料埋入上述溝槽內而形成半導體主體；形成於上述第1方向貫穿上述半導體主體之第1絕緣構件，將上述半導體主體於上述第2方向分斷而形成複數條半導體柱，並且於每個上述半導體柱，將上述第3絕緣膜、上述第1電極膜及上述第2絕緣膜於第2方向分斷；形成於上述第2方向將上述第1絕緣構件分斷之貫通孔；經由上述貫通孔，去除上述填充膜而形成空洞，使上述第2絕緣膜之表面露出；經由上述貫通孔，於上述空洞之內面上形成第4絕緣膜；於上述第4絕緣膜之表面上形成第5絕緣膜；於上述第5絕緣膜之表面上形成第2電極膜；及去除上述貫通孔內之上述第2電極膜，以絕緣材料埋入上述貫通孔內而形成第2絕緣構件。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
5‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
17‧‧‧絕緣膜
18‧‧‧絕緣膜
23‧‧‧障壁金屬膜
24‧‧‧導電構件
27‧‧‧接點
27h‧‧‧接觸孔
28‧‧‧接點
28h‧‧‧接觸孔
31‧‧‧穿隧絕緣膜
33‧‧‧絕緣膜
34‧‧‧填充膜
35‧‧‧積層體
37‧‧‧接點
38‧‧‧接點
39‧‧‧接點
39h‧‧‧接觸孔
41‧‧‧掩膜
41a‧‧‧掩膜
41b‧‧‧掩膜
42‧‧‧掩膜
42a‧‧‧掩膜
43‧‧‧圖案膜
43a‧‧‧圖案膜
44‧‧‧凹部
45‧‧‧硬掩膜
45a‧‧‧硬掩膜
45b‧‧‧硬掩膜
46‧‧‧抗反射膜
46a‧‧‧抗反射膜
46b‧‧‧抗反射膜
47‧‧‧光阻膜
47a‧‧‧光阻圖案
47b‧‧‧光阻圖案
48‧‧‧光阻膜
48a‧‧‧光阻圖案
49a‧‧‧開口部
49b‧‧‧開口部
50‧‧‧區塊絕緣膜
51‧‧‧區塊絕緣膜
52‧‧‧區塊絕緣膜
53‧‧‧區塊絕緣膜
54a‧‧‧排列
54b‧‧‧排列
55‧‧‧絕緣構件
56‧‧‧絕緣構件
56a‧‧‧絕緣構件
56b‧‧‧絕緣構件
57‧‧‧絕緣構件
58‧‧‧空洞
59‧‧‧構造體
64‧‧‧抗反射膜
64a‧‧‧抗反射膜
65‧‧‧凹部
72‧‧‧硬掩膜
72a‧‧‧開口部
73‧‧‧絕緣構件
74‧‧‧絕緣構件
75a‧‧‧貫通孔
75b‧‧‧貫通孔
75c‧‧‧貫通孔
76‧‧‧絕緣構件
77‧‧‧絕緣構件
78‧‧‧絕緣構件
81‧‧‧絕緣構件
85‧‧‧貫通孔
86‧‧‧絕緣構件
96‧‧‧絕緣構件
A‧‧‧區域
BL‧‧‧位元線
BLa‧‧‧位元線
BLb‧‧‧位元線
BK‧‧‧區塊
CG‧‧‧控制閘極電極
D3‧‧‧長度
D5‧‧‧長度
D6‧‧‧長度
D7‧‧‧長度
D8‧‧‧寬度
D9‧‧‧寬度
D10‧‧‧間隔
D11‧‧‧間隔
D12‧‧‧間隔
D13‧‧‧寬度
D14‧‧‧寬度
F‧‧‧區域
FG‧‧‧浮游閘極電極
L2‧‧‧配線
L3‧‧‧配線
L4‧‧‧配線
MH‧‧‧記憶孔
MT‧‧‧記憶胞溝槽
MTa‧‧‧記憶胞溝槽
MTb‧‧‧記憶胞溝槽
P‧‧‧中心軸
P3‧‧‧中心軸
S‧‧‧中央面
SB‧‧‧矽主體
SGD‧‧‧汲極側選擇閘極電極
SGS‧‧‧源極側選擇閘極電極
SL‧‧‧源極線
SP‧‧‧矽柱
SPa‧‧‧矽柱
SPb‧‧‧矽柱
U‧‧‧極限
WL‧‧‧字元線
圖1係例示第1實施形態之半導體記憶裝置之立體圖。
圖2係例示圖1所示之區域A之剖視圖。
圖3係圖1所示之C-C'線之剖視圖。
圖4A、圖4B及圖4C係例示第1實施形態之半導體記憶裝置之製造
方法之剖視圖。
圖5~圖7係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖8及圖9係例示第1實施形態之半導體記憶裝置之製造方法，且表示圖7所示之區域F之剖視圖。
圖10係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖11係例示第1實施形態之半導體記憶裝置之製造方法，且表示圖7所示之區域F之剖視圖。
圖12係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖13係例示第1實施形態之半導體記憶裝置之製造方法，且為圖12所示之H-H'線之剖視圖。
圖14及圖15係例示第1實施形態之半導體記憶裝置之製造方法，且為圖12所示之I-I'線之剖視圖。
圖16係例示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖17係例示第1實施形態之半導體記憶裝置之製造方法，且為圖16所示之H-H'線之剖視圖。
圖18係例示第1實施形態之半導體記憶裝置之製造方法，且為圖12所示之I-I'線之剖視圖。
圖19至圖21係例示第1實施形態之半導體記憶裝置之製造方法，且表示圖7所示之區域F之剖視圖。
圖22及圖23係例示第1實施形態之半導體記憶裝置之製造方法，且為圖12所示之I-I'線之剖視圖。
圖24係例示第1實施形態之半導體記憶裝置之製造方法之剖視
圖。
圖25係例示第1實施形態之比較例之半導體記憶裝置之剖視圖。
圖26係例示第1實施形態之比較例之半導體記憶裝置，且為圖25所示之I-I'線之剖視圖。
圖27係例示第2實施形態之半導體記憶裝置之立體圖。
圖28係例示第2實施形態之半導體記憶裝置之立體圖。
圖29係例示第2實施形態之半導體記憶裝置之製造方法之剖視圖。
圖30係例示第2實施形態之半導體記憶裝置之製造方法之剖視圖。
圖31係例示第2實施形態之半導體記憶裝置之製造方法之剖視圖。
圖32係例示第2實施形態之半導體記憶裝置之製造方法，且為圖31所示之I-I'線之剖視圖。
圖33係例示第2實施形態之半導體記憶裝置之製造方法，且表示圖31所示之區域F之剖視圖。
圖34係例示第2實施形態之半導體記憶裝置之製造方法，且為圖31所示之I-I'線之剖視圖。
圖35係例示第2實施形態之半導體記憶裝置之製造方法，且為圖31所示之區域F之剖視圖。
圖36係例示第2實施形態之半導體記憶裝置之剖視圖。
圖37係例示第2實施形態之半導體記憶裝置之製造方法，且為圖31所示之I-I'線之剖視圖。
圖38係例示第2實施形態之半導體記憶裝置之製造方法，且為圖31所示之I-I'線之剖視圖。
圖39係例示第2實施形態之半導體記憶裝置之剖視圖。
圖40係例示第3實施形態之半導體記憶裝置之剖視圖。
圖41係例示第4實施形態之半導體記憶裝置之剖視圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
對本實施形態之半導體記憶裝置之構成進行說明。
圖1係例示本實施形態之半導體記憶裝置之立體圖。
如圖1所示，於本實施形態之半導體記憶裝置中，設有矽基板10，於矽基板10上設有絕緣膜11。
以下，於本說明書中，為了便於說明，採用XYZ正交座標系。例如，將相對於矽基板10與絕緣膜11之接觸面平行且相互正交之2方向設為「X方向」及「Y方向」。將X方向之反方向設為「-X方向」，將Y方向之反方向設為「-Y方向」。將相對於矽基板10與絕緣膜11之接觸面垂直，且配置有絕緣膜11之側之方向設為「Z方向」。將Z方向之反方向設為「-Z方向」。
於絕緣膜11上，設有於Y方向延伸且於X方向相互隔離之源極線SL。源極線SL係由導電層12、設置於導電層12上之配線層13、及設置於配線層13上之導電層14形成。於源極線SL上，設有絕緣膜17。於源極線SL之間、及源極線SL與絕緣膜17之間設有絕緣構件18。
於源極線SL上，設有於Z方向延伸且於Y方向相互隔離之矽柱SP。矽柱SP係藉由例如非晶矽(a-Si)形成，其下端貫通絕緣膜17而連接於源極線SL。自Z方向觀察，矽柱SP沿X方向及Y方向排列成矩陣狀。於矽柱SP之X方向之側面及-X方向之側面，分別設有穿隧絕緣膜31。
於穿隧絕緣膜31之未設有矽柱SP之側面上，複數個電極膜沿Z方向相互隔離而設置。將該電極膜稱作浮游閘電極FG。於浮游閘電極FG之未設有矽柱SP之側面上，設有複數條介隔絕緣膜而於Y方向延伸
之字元線WL。於沿Y方向排列之2個矽柱SP之間，設有絕緣構件55，未設有字元線WL及浮游閘電極FG。因此，設置於矽柱SP之X方向側之浮游閘電極FG與設置於矽柱SP之X方向之相反側之浮游閘電極FG未連接。
於源極線SL與複數條字元線WL之間，Z方向之位置互相相同之複數條選擇閘極線分別於Y方向延伸。將該等之選擇閘極線稱作源極側選擇閘極電極SGS。於源極側選擇閘極電極SGS之Y方向之端部上設有接點37(未圖示)，於接點37上設有沿Y方向延伸之配線L1(未圖示)。配線L1經由接點37連接於源極側選擇閘極電極SGS。
於源極側選擇閘極電極SGS上介隔絕緣膜33而配置，且於Z方向之位置互相相同之複數條字元線WL，分別於Y方向延伸，於延伸之前端，將該等捆束為1束。將該捆束為1束之字元線WL稱作控制閘極電極CG。於各控制閘極電極CG之Y方向之端部上設有接點38。於接點38上，設有複數條於Y方向延伸且於X方向隔離之配線L2。配線12經由接點38連接於控制閘極電極CG。
於較複數條字元線WL更靠Z方向，Z方向之位置互相相同之複數條選擇閘極線分別於Y方向延伸。將該等之選擇閘極線稱作汲極側選擇閘極電極SGD。於各汲極側選擇閘極電極SGD之Y方向之端部上設有接點27。於接點27上，設有複數條於Y方向延伸且於X方向隔離之配線L3。配線L3經由接點27連接於汲極側選擇閘極電極膜SCD。
於矽柱SP上設有於Z方向延伸之接點28，於接點28上設有於X方向延伸且於Y方向隔離之複數條位元線BL。於將沿X方向排列之複數條矽柱SP之中之設置於最-X方向側之矽柱SP設為第1號之情形時，奇數號之矽柱SPa經由接點28連接於共通之位元線BLa。偶數號之矽柱SPb經由接點28連接於與位元線BLa不同之共通之位元線BLb。於沿X方向排列之複數條矽柱SP之中，相鄰之矽柱SPa與SPb未連接於共通
之位元線。
於X方向相鄰之矽柱SPa與SPb連接於共通之源極線SL。藉由矽柱SPa、矽柱SPb、及源極線SL形成有1個區塊BK。複數個區塊BK排列於X方向。
圖2係例示圖1所示之區域A之剖視圖。
如圖2所示，於穿隧絕緣膜31之未設有矽柱SPa之側面上，由浮游閘極電極FG、區塊絕緣膜51、區塊絕緣膜52、區塊絕緣膜53、及字元線WL所形成之層，與絕緣膜33沿Z方向交替設置。於浮游閘極電極FG之未設有矽柱SPa之側之側面上，於浮游閘極電極FG之Z方向之上下之面與絕緣膜33之間，設有區塊絕緣膜51。於區塊絕緣膜51之未設有矽柱SPa之側之側面及Z方向上下之絕緣膜33之間，介隔區塊絕緣膜52、區塊絕緣膜53設有字元線WL。
字元線WL係由障壁金屬膜23覆蓋之導電構件24而形成。
將由區塊絕緣膜51、區塊絕緣膜52、及區塊絕緣膜53形成之積層膜稱作區塊絕緣膜50。區塊絕緣膜50係即使於半導體記憶裝置1之驅動電壓之範圍內施加電壓亦不會實質性流通電流之膜。浮游閘極電極FG係具有累積電荷之能力之膜。穿隧絕緣膜31通常為絕緣性，但若被施加半導體記憶裝置1之驅動電壓之範圍內之特定電壓，則會流通穿隧電流。障壁金屬膜23係防止導電構件24之導電材料擴散之膜。
圖3係圖1所示之C-C'線之剖視圖。
如圖3所示，自Z方向觀察，矽柱SPa之形狀為大致長方形，於沿Y方向排列之2個矽柱SPa之間設有絕緣構件55及絕緣構件56。於矽柱SPa與字元線WL之間，自設有矽柱SPa之側起依序設有穿遂絕緣膜31、浮游閘極電極FG、及區塊絕緣膜51，且藉由絕緣構件55及絕緣構件56沿Y方向被分斷。
由於穿遂絕緣膜31、浮游閘極電極FG、及區塊絕緣膜51係設置
於矽柱SPa與字元線WL之每個交叉點，故而，其等沿Y方向及Z方向相互隔離而排列成矩陣狀。自Z方向觀察，浮游閘極電極FG之形狀係字元線WL側擴展出之扇形。
自Z方向觀察，於穿遂絕緣膜31之未設有矽柱Spa之側，設有區塊絕緣膜52，於區塊絕緣膜52之未設有矽柱Spa之側，設有區塊絕緣膜53。於區塊絕緣膜53之未設有矽柱Spa之側，設有障壁金屬膜23。
將包含矽柱SPa、穿遂絕緣膜31、浮游閘極電極FG、絕緣構件55、絕緣構件56a及絕緣構件56b之構造體稱作構造體59。自Z方向觀察，構造體59係由區塊絕緣膜52、區塊絕緣膜53包圍。於構造體59內之Y方向之端部，設有絕緣構件56b，於構造體59內之-Y方向之端部，設有絕緣構件56a。於構造體59內之絕緣構件56a及絕緣構件56b之間，絕緣構件55自絕緣構件56a及絕緣構件56b隔離而設置。
於Y方向排列之2個構造體59之間，設有於Z方向延伸且於Y方向互相隔離之絕緣構件57。如後述般，絕緣構件56係藉由絕緣構件57被分斷，經分斷之絕緣構件56為上述之絕緣構件56a及絕緣構件56b。
將包含矽柱SPa之構造體59、包含區塊絕緣膜50及絕緣構件57之Y方向之排列稱作排列54a。將包含矽柱SPb之構造體59、包含區塊絕緣膜50及絕緣構件57之Y方向之排列稱作排列54b。排列54a及排列54b於X方向介隔字元線WL而配置。於排列54a之絕緣構件57之介隔字元線WL而對向之部分，未設有排列54b之絕緣構件57。
絕緣構件57之數量係較絕緣構件55之數量更少，1個絕緣構件57相對於複數個絕緣構件55而週期性設置。
絕緣構件56之X方向之長度D3係較絕緣構件57之X方向之長度D5更短。
以下，表示各部之材料之一例。
矽基板10係由例如包含矽(Si)之半導體材料而形成。絕緣膜18係
由例如矽氧化物(SiO2)而形成。配線L1、配線L2、配線L3、及位元線BL係由例如鎢(W)而形成。穿遂絕緣膜31係由例如矽氧化物而形成。區塊絕緣膜51係由例如矽氮化物(SiN)及鉿氧化物(HfO)等之High-k材料而形成。又，區塊絕緣膜51亦可由包含如釕(Ru)之金屬之材料而形成。區塊絕緣膜52係由例如矽氧化物而形成。區塊絕緣膜53可由介電常數較高之材料而形成，例如，由包含鉿(Hf)、鋯(Zr)等之氧化膜之High-k材料而形成。又，區塊絕緣膜53亦可由矽氮化物形成。障壁金屬膜23係由例如氮化鈦(TiN)而形成。導電構件24係由例如鎢而形成。
對本實施形態之半導體記憶裝置之製造方法進行說明。
自圖4A至圖25係例示本實施形態之半導體記憶裝置之製造方法之剖視圖。
圖8、圖9、圖11、圖19、圖20及圖21係表示圖7所示之區域F之剖視圖。
圖13係圖12所示之H-H'線之剖視圖。
圖14、圖15、圖18、圖22及圖23係圖12所示之I-I'線之剖視圖。
圖17係圖16所示之H-H'線之剖視圖。
如圖4A所示，於矽基板10上，例如，沈積矽氧化膜而形成絕緣膜11，且，於其上，將導電層12、配線層13及導電層14以此順序積層。
如圖4B所示，藉由微影法確定形成源極線SL之範圍，且藉由實施乾蝕刻而將導電層12、配線層13及導電層14進行選擇性去除，形成於Y方向延伸且於X方向互相隔離之源極線SL。
如圖4C所示，於絕緣膜11之上表面及源極線SL之表面上沈積絕緣材料，將上表面平坦化而形成絕緣構件18。於絕緣構件18上形成絕緣膜17。
如圖5所示，於絕緣膜17上，使例如包含矽氧化物之絕緣膜33及包含矽氮化物之填充膜34藉由CVD(Chemical Vapor Deposition：化学蒸气沈積法)法交替積層而形成積層體35。
如圖6所示，於積層體35上，例如，藉由設置TEOS(Tetra Ethyl Ortho Silicate：Si(OC2H5)4：矽酸乙脂)為原料之CVD法沈積矽氧化物(SiO2)而形成掩膜41。於掩膜41上形成硬掩膜45，並於硬掩膜45上形成成為DARC(Dielectric Anti Reflective Coating：介电防反射塗膜)之抗反射膜46。於抗反射膜46上形成光阻膜47。
其後，藉由將光阻膜47曝光及顯影，而形成於Y方向延伸且於X方向互相分離之光阻圖案47a。接著，藉由以光阻圖案47a為掩膜而實施蝕刻，亦使抗反射膜46及硬掩膜45與光阻圖案47a相同地於X方向相互分離，而形成抗反射膜46a及硬掩膜45a。
如圖7所示，藉由以光阻圖案47a等為掩膜而實施蝕刻，使掩膜41圖案化而形成於Y方向延伸且於X方向互相分離之掩膜41a。以掩膜41a為掩膜，實施例如RIE(Reactive Ion Etching：反應離子蝕刻)等之蝕刻，使積層體35及絕緣膜17貫通Z方向而到達源極線SL，形成沿YZ平面擴展之槽狀之記憶胞溝槽MT。
如圖8所示，經由記憶胞溝槽MT，進行使用例如去除矽氮化物之藥液之熱磷酸(H3PO4)作為蝕刻劑之濕式蝕刻。藉此，去除填充膜34之記憶胞溝槽MT側之一部分，於記憶胞溝槽MT之側面形成凹部44。
如圖9所示，於記憶胞溝槽MT之側面及凹部44之內面上，例如，藉由將矽氮化物(SiN)、釕(Ru)及矽氮化物(SiN)以此順序由CVD(Chemical Vapor Deposition)法沈積而形成區塊絕緣膜51。由於區塊絕緣膜51係以大致均勻之厚度而成膜，故而，於區塊絕緣膜51之表面形成反映凹部44之凹部65。於區塊絕緣膜51之表面上，例如沈積多晶矽而形成浮游閘極電極FG。此時，凹部65內由多晶矽埋入。
將設置於記憶胞溝槽MT之側面上之浮游閘極電極FG例如藉由進行使用TMY(膽鹼水溶液)作為蝕刻劑之CDE(chemical dry etching，化學乾蝕刻)而去除。將設於記憶胞溝槽MT之側面上之區塊絕緣膜51藉由進行使用熱磷酸作為蝕刻劑之濕式蝕刻去除，而使絕緣膜33露出。藉此，區塊絕緣膜51及浮游閘極電極FG於Z方向分斷為各層。
如圖10及圖11所示，例如，藉由ALD(Atomic Layer Deposition，原子層沈積)法，於絕緣膜33之側面上、區塊絕緣膜51之側面上、及浮游閘極電極FG之側面上沈積矽氧化物而形成穿隧絕緣膜31。於穿隧絕緣膜31之表面上，例如，沈積非晶矽(a-Si)而形成覆蓋膜。穿隧絕緣膜31及覆蓋膜亦形成於記憶胞溝槽MT之底部。
實施RIE而去除形成於記憶胞溝槽MT之底部之穿隧絕緣膜31及覆蓋膜之一部分，露出源極線SL之上表面。於記憶胞溝槽MT之內部、穿隧絕緣膜31之上表面、及掩膜41a之上表面，沈積例如非晶矽而形成核心部。其後，實施退火處理，使覆蓋膜之非晶矽與核心部之非晶矽結晶化而形成矽主體SB。
如圖12所示，蝕刻矽主體SB，使其上表面後退，並露出穿隧絕緣膜31之上表面及掩膜41a之上表面。於穿隧絕緣膜31上、矽主體SB上、及掩膜41a上，例如，藉由以dTEOS為原料之CVD法，沈積矽氧化物(SiO2)而形成掩膜42。於掩膜42上形成圖案膜43，於圖案膜43上形成抗反射膜64。於抗反射膜64上形成光阻膜48。
其後，藉由將光阻膜48曝光及顯影，而形成於X方向延伸且於Y方向互相分離之光阻圖案48a。藉由實施以光阻圖案48a為掩膜之蝕刻，亦使抗反射膜64及圖案膜43與光阻膜48a相同地於Y方向互相分離，形成抗反射膜64a及圖案膜43a。
圖13係圖12所示之H-H'線之剖視圖。
如圖13所示，將掩膜42進行圖案化而形成掩膜42a。掩膜42a係於
X方向延伸且於Y方向相互分離。掩膜41a係於X方向且以間隔D10排列，掩膜42a係於Y方向且以間隔D11及較間隔D11更大之間隔D12排列。
藉由掩膜41a及掩膜42a，形成X方向之長度為D10且Y方向之長度為D11之開口部49a，及X方向之長度為D10且Y方向之長度為D12之開口部49b。開口部49b之開口面積大於開口部49a之開口面積，各者之形狀為矩形。開口部49a及開口部49b係於記憶胞溝槽MT之正上方沿Y方向斷續排列，而未配置於填充膜34之正上方。
如圖14所示，藉由例如以掩膜41a及掩膜42a(參照圖13)為掩膜，實施濕式蝕刻，可將矽主體SB及穿隧絕緣膜31沿Y方向分斷。
藉此，於矽主體SB及穿隧絕緣膜31之開口部49a之正下方形成貫通孔75a，於開口部49b之正下方形成貫通孔75b。貫通孔75a及貫通孔75b於Z方向貫通積層體35及絕緣膜17。矽主體SB及穿隧絕緣膜31藉由貫通孔75a及貫通孔75b沿Y方向被分斷。將經分斷之矽主體SB稱作矽柱SP。
如圖15所示，實施CDE或濕式蝕刻等之等方性蝕刻，經由貫通孔75a及貫通孔75b，將浮游閘極電極FG及區塊絕緣膜51選擇性地去除。藉此，浮游閘極電極FG及區塊絕緣膜51沿Y方向被分斷。此時，包含矽氮化物之填充膜34未被去除而殘留。使貫通孔75a及貫通孔75b內以例如矽氧化物埋入而形成絕緣構件55及絕緣構件56。去除掩膜42a、圖案膜43、抗反射膜64a及光阻膜48，將掩膜41a之上表面平坦化。
如圖16及圖17所示，於掩膜41a上形成沿X方向及Y方向且開口部72a排列成鋸齒狀之硬掩膜72。各開口部72a之形狀係將X方向設為長邊方向之矩形，為了分斷絕緣構件56而配置於絕緣構件56之正上方。開口部72a未配置於絕緣構件55之正上方及矽柱SP之正上方。又，於
排列54a之絕緣構件56之正上方配置有開口部72a之情形時，於介隔排列54a之絕緣構件56之填充膜34而對向之排列54b之絕緣構件56之正上方未配置開口部72a。
絕緣構件56之X方向之長度D3更短於開口部72a之X方向之長度D5。絕緣構件56之Y方向之長度D6更長於開口部72a之Y方向之長度D7。因此，開口部72a之X方向之兩端部自記憶溝槽MT露出。
圖18係圖12所示之I-I'線之剖視圖。
圖19係表示圖7所示之區域F之剖視圖。
如圖18及圖19所示，例如，以硬掩膜72為掩膜，實施濕式蝕刻，將絕緣膜33之一部分、填充膜34之一部分及絕緣構件56之一部分去除。藉此，於開口部72a之正下方形成貫通孔75c。絕緣構件56係藉由貫通孔75c於Y方向被分斷，形成絕緣構件56a及絕緣構件56b。於貫通孔75c之側面，露出絕緣膜33、填充膜34、絕緣構件56a及絕緣構件56b。
如圖20所示，經由貫通孔75c，進行例如使用去除矽氮化物之藥液之熱磷酸作為蝕刻劑之濕式蝕刻。藉此，去除連接於貫通孔75c之填充膜34，填充膜34去除後形成空洞58，於空洞58內露出絕緣膜33、區塊絕緣膜51、絕緣構件55及絕緣構件56。空洞58藉由絕緣膜33、區塊絕緣膜51、絕緣構件55及絕緣構件56而包圍，藉由於Y方向延伸之空洞58a(未圖示)、及於Y方向延伸之位置朝X方向延伸之帶狀之空洞58b(未圖示)而形成。
如圖21及圖22所示，於空洞之內面上，亦即，於空洞58內露出之絕緣膜33、區塊絕緣膜51、絕緣構件55及絕緣構件56之表面上，例如，沈積矽氧化物而形成區塊絕緣膜52。於區塊絕緣膜52之表面上，例如沈積鉿矽氧化物而形成區塊絕緣膜53。
於區塊絕緣膜53之表面上，例如，沈積氮化鈦而形成障壁金屬
膜23。於區塊絕緣膜52、區塊絕緣膜53及障壁金屬膜23之形成中，未全部埋入空洞58內，而是以膜厚大致均勻之方式成膜。於障壁金屬膜23之表面上，例如，沈積鎢而埋入空洞58內，未全部埋入貫通孔75c而形成導電構件24。
如圖23所示，去除形成於貫通孔75c之側面上之導電構件24及障壁金屬膜23。藉此，導電構件24及障壁金屬膜23於X方向被分斷。於貫通孔75c內，例如，以矽氧化物埋入而形成絕緣構件74。
如圖24所示，於硬掩膜72上形成絕緣構件76。於汲極側選擇閘極電極SGD之Y方向端部之正上方區域，形成於Z方向貫通絕緣構件76、硬掩膜72及掩膜41a而到達汲極側選擇閘極電極SGD之接觸孔27h。於接觸孔27內，例如，埋入鎢而形成接點27。於接點27上，形成於X方向分離且於Y方向延伸之配線L3。
於控制閘極電極CG之Y方向端部之正上方區域，與接點27之形成相同地形成接點38。於接點38上，形成於X方向分離且於Y方向延伸之配線L2。
於源極側選擇閘極電極SGS之Y方向端部之正上方，與接點27之形成相同地形成接點37。於接點37上，形成於X方向分離且於Y方向延伸之配線L1。配線L1、配線L2及配線L3間以絕緣構件77埋入而平坦化。
於矽柱SP之正上方區域，形成於Z方向貫通絕緣構件77、絕緣構件76及硬掩膜72而到達矽柱SP之接觸孔28h。於接觸孔28h內，例如，埋入鎢而形成接點28。於接點28上，形成於Y方向分離且於X方向延伸之位元線BL。以如此之方式，製造本實施形態之半導體記憶裝置1。
對本實施形態之效果進行說明。
於本實施形態之半導體記憶裝置1中，於排列54a之區塊絕緣膜50
與排列54b之區塊絕緣膜50之間，設有字元線WL，未設有絕緣構件。因此，矽柱SPa與矽柱SPb之間之距離小於在該等之間設置有絕緣構件之情形。
其緣由係，於本實施形態之製造方法中，如圖18所示，由於係以與記憶胞溝槽MT重疊之方式形成貫通孔75c，經由貫通孔75c形成區塊絕緣膜52、區塊絕緣膜53及字元線WL，故而無須於排列54a與54b之間形成狹縫而替代貫通孔75c。
藉此，僅可於未設有狹縫部分使矽柱SPa與矽柱SPb之間之距離變小，而設置數量較多之矽柱SP。其結果，可提供一種收納較多記憶胞而實現高積體化之半導體記憶裝置及其製造方法。
又，與字元線WL之XZ平面平行之截面積大於在排列54a之區塊絕緣膜50及排列54b之區塊絕緣膜50之間設有絕緣構件時之面積，故可降低字元線WL之電阻。藉此，可使起因於字元線WL之電阻之延遲量變小而使半導體記憶裝置高速動作。
圖25及圖26係例示本比較例之半導體記憶裝置之剖視圖。
圖26係圖25所示I-I'線之剖視圖。
如圖25及圖26所示，本比較例之半導體記憶裝置2與第1實施形態之半導體記憶裝置1(參照圖1至圖3)相比之不同之處在於下述(a1)及(a2)。
(a1)於矽柱SPa與矽柱SPb之間，設有沿YZ平面擴展之板狀之絕緣構件78。
(a2)於朝Y方向排列之矽柱SP之間，未設有於Z方向延伸之X方向之長度大於絕緣構件55之X方向之長度之絕緣構件56及絕緣構件57。
藉由上述(a1)，矽柱SP之數量為例如僅減少沿Y方向排列之1行矽柱SP之數量。藉由上述(a2)，雖沿Y方向排列之矽柱SP之數量增加，
但其增加之數量少於1行矽柱SP之數量。
因此，藉由上述(a1)減少之矽柱SP之數量多於藉由上述(a2)增加之SP之數量。藉此，本比較例之矽柱SP之數量少於上述第1實施形態之矽柱SP之數量。
又，藉由設有絕緣構件78，使相較於上述第1實施形態字元線WL之電阻變高，起因於此之延遲量變大。
圖27係例示第2實施形態之半導體記憶裝置之立體圖。
圖28係例示第2實施形態之半導體記憶裝置之立體圖。
圖28係圖27所示之C-C'線之剖視圖。
如圖27及圖28所示，本實施形態之半導體記憶裝置3與上述第1實施形態之半導體記憶裝置1(參照圖1及圖3)相比之不同之處在於下述(b1)至(b6)。
(b1)矽柱SPa之XY平面之剖面為橢圓。自橢圓之中心軸向橢圓之長直徑方向，矽柱SPa、穿隧絕緣膜31、浮游閘極電極FG、區塊絕緣膜51、區塊絕緣膜52、區塊絕緣膜53、障壁金屬膜23、導電構件24以此順序設置。
(b2)穿隧絕緣膜31，係自Z方向觀察，設於矽柱SPa之周圍整體。
(b3)浮游閘極電極FG之形狀，係自Z方向觀察為無半圓之中心部分之大致弓型。
(b4)於Z方向相鄰之字元線WL間之一部分，即未配置有矽柱SP部分之一部分，設有於Z方向延伸之接點39。接點39連接於源極線SL。
(b5)於接點39上設有於Y方向延伸之配線L4。配線L4連接於接點39。
(b6)藉由矽柱SPa、矽柱SPb、源極線SL、及接點39形成1個區塊BK。位元線BL經由接點28連接於區塊BK內之矽柱。
對本實施形態之半導體記憶裝置之製造方法進行說明。
至積層體35之形成(參照圖5)為止，與上述第1實施形態相同。
自圖29至圖39，係例示本實施形態之半導體記憶裝置之製造方法之剖視圖。
圖33及圖35係表示圖31所示區域F之剖視圖。
圖32、圖34、圖37及圖38係圖31所示I-I'線之剖視圖。
如圖29所示，於積層體35上，沈積矽氧化物(SiO2)而形成掩膜41。於掩膜41上形成硬掩膜45。於硬掩膜45上形成抗反射膜46。於抗反射膜46上形成光阻膜47。藉由將光阻膜47曝光並顯影，而形成光阻圖案47b。以光阻圖案47b為掩膜，實施蝕刻，形成抗反射膜46b及硬掩膜45b。
如圖30所示，以光阻圖案47a等為掩膜，實施蝕刻，形成掩膜41b。以掩膜41b為掩膜，實施蝕刻，形成於Z方向貫通積層體35及絕緣膜17而到達源極線SL之槽狀之記憶胞溝槽MT。於沿X方向形成之記憶胞溝槽MT之中，將最接近區塊BK之極限U之記憶胞溝槽MT稱作記憶胞溝槽MTb。將除記憶胞溝槽MTb以外之記憶胞溝槽MT稱作記憶胞溝槽MTa。
如圖31所示，於記憶胞溝槽MTb內以絕緣材料埋入而形成絕緣構件73。於記憶胞溝槽MTa內以絕緣材料埋入而形成絕緣構件81。
如圖32所示，形成於Z方向貫通絕緣構件81之記憶孔MH。此時，以絕緣構件81之中央面S與記憶孔MH之中心軸P重疊之方式形成記憶孔MH。記憶孔MH之X方向之寬度D9大於絕緣構件81之X方向之寬度D8。藉此，絕緣構件81於Y方向被分斷。
如圖33所示，經由記憶孔MH，進行例如使用去除矽氮化物之藥液之熱磷酸(H3PO4)作為蝕刻劑之濕式蝕刻。藉此，去除填充膜34之記憶孔MH側之一部分，於記憶孔MH之側面形成凹部44。
如圖34及圖35所示，於記憶孔MH之側面上及凹部44之內面上，例如，矽氮化物、釕及矽氮化物以此順序沈積而形成區塊絕緣膜51。於區塊絕緣膜51之表面形成反映凹部44之凹部65。於區塊絕緣膜51之表面上，例如使多晶矽沈積而形成浮游閘極電極FG。此時，凹部65內由多晶矽埋入。
將設於記憶孔MH之側面上之浮游閘極電極FG例如藉由進行使用TMY作為蝕刻劑之CDE而去除。將設於記憶孔MH之側面上之區塊絕緣膜51藉由進行使用熱磷酸作為蝕刻劑之濕式蝕刻去除，使絕緣膜33露出。藉此，區塊絕緣膜51及浮游閘極電極FG於Z方向分斷為各層。浮游閘極電極FG形成為自Z方向觀察，無半圓之中心部分之大致弓型。
於記憶孔MH之側面上，例如，沈積矽氧化物而形成穿隧絕緣膜31。將記憶孔MH內例如以非晶矽埋入後，實施退火處理使非晶矽結晶化而形成矽柱SP。
如圖36所示，於掩膜41a上形成硬掩膜72。硬掩膜72之各開口部之形狀為將X方向設為長邊方向之矩形，為了將絕緣構件81沿Y方向分斷而配置於絕緣構件81之正上方。硬掩膜72之各開口部未配置於矽柱SP、穿隧絕緣膜31、浮游閘極電極FG及區塊絕緣膜51所形成之部分之正上方。
如圖37所示，將硬掩膜72作為掩膜，例如，實施濕式蝕刻，去除絕緣膜33之一部分、填充膜34之一部分及絕緣構件81之一部分。藉此，於硬掩膜72之開口部之正下方形成貫通孔85。貫通孔85之X方向之寬度D10大於記憶孔MH之X方向之寬度D9，絕緣構件81藉由貫通孔85於Y方向被分斷。貫通孔85未形成於設有矽柱SP、穿隧絕緣膜31、浮游閘極電極FG及區塊絕緣膜51之部分。
如圖38所示，經由貫通孔85，進行例如使用去除矽氮化物之藥
液之熱磷酸作為蝕刻劑之濕式蝕刻，去除與貫通孔85連接之填充膜34。藉此，露出區塊絕緣膜51。於區塊絕緣膜51之表面上形成區塊絕緣膜52，於區塊絕緣膜52之表面上形成區塊絕緣膜53。於區塊絕緣膜53之表面上形成障壁金屬膜23，於障壁金屬膜23之表面上形成導電構件24。將形成於貫通孔85之側面上之導電構件24及障壁金屬膜23去除，露出區塊絕緣膜53。將貫通孔85內例如以矽氧化物埋入而形成絕緣構件86。
如圖39所示，於絕絕緣構件73之正上方，形成於Z方向貫通硬掩膜72及絕緣構件73而到達源極線SL之接觸孔39h。將接觸孔39h例如以鎢埋入而形成接點39。於接點39上，形成於X方向分離且於Y方向延伸之配線L4。配線L4由例如鎢而形成。於配線L4間以絕緣構件76埋入而平坦化。
自接觸孔29h之形成(參照圖24)至位元線BL之形成為止，與上述第1實施形態相同。以如此之方式，製造本實施形態之半導體記憶裝置3。
除本實施形態之上述以外之構成及效果，與上述1實施形態相同。
圖40係例示第3實施形態之半導體記憶裝置之剖視圖。
如圖40所示，本實施形態之半導體記憶裝置4與上述第2實施形態之半導體記憶裝置3(參照圖28)相比較之不同之處在於，自Z方向觀察，矽柱SP之配置為鋸齒格子狀。
亦即，排列54a內之矽柱SPa之中心軸P1、排列54a內之矽柱SPa之中心軸P2及排列54b之矽柱SPa之中心軸P3，自Z方向觀察，配置為鋸齒格子狀。
藉由自Z方向觀察，矽柱SP之配置為鋸齒格子狀，可使矽柱SP間
之距離變小。藉此，可使矽柱SP之數量與矽柱SP配置為例如格子狀之情形相比增加。
除本實施形態之上述以外之構成、製造方法及效果，與上述第2實施形態相同。
圖41係例示第4實施形態之半導體記憶裝置之剖視圖。
如圖41所示，本實施形態之半導體記憶裝置5與上述第3實施形態之半導體記憶裝置4(參照圖40)相比之不同之處在於下述(c1)及(c2)。
(c1)絕緣構件96之XY平面之形狀為橢圓。絕緣構件96之X方向之寬度D13為矽柱SPa及穿隧絕緣膜31之X方向之寬度D14以上。
(c2)矽柱SP及絕緣構件96係於Y方向週期性配置。
藉由上述(c1)及(c2)，可使矽柱SP之數量與上述第3實施形態相比增加。
因此，本實施形態之半導體記憶裝置5與上述第3實施形態之半導體記憶裝置4相比，可收納更多矽柱SP。
除本實施形態之上述以外之構成、製造方法及效果，與上述3實施形態相同。
根據以上所說明之實施形態，可提供一種收納較多記憶胞而實現高積體化之半導體記憶裝置及其製造方法。
以上，雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變化包含在發明範圍或主旨內，並且包含在申請專利範圍所記載之發明及其均等之範圍內。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
17‧‧‧絕緣膜
18‧‧‧絕緣膜
27‧‧‧接點
28‧‧‧接點
31‧‧‧穿隧絕緣膜
33‧‧‧絕緣膜
38‧‧‧接點
55‧‧‧絕緣構件
A‧‧‧區域
BL‧‧‧位元線
BLa‧‧‧位元線
BLb‧‧‧位元線
BK‧‧‧區塊
CG‧‧‧控制閘極電極
FG‧‧‧浮游閘極電極
L2‧‧‧配線
L3‧‧‧配線
SGD‧‧‧汲極側選擇閘極電極
SGS‧‧‧源極側選擇閘極電極
SL‧‧‧源極線
SP‧‧‧矽柱
SPa‧‧‧矽柱
SPb‧‧‧矽柱
U‧‧‧極限
WL‧‧‧字元線
Claims (17)
- 一種半導體記憶裝置，其包含：第1排列，其於第1方向延伸；第2排列，其設置於自上述第1排列觀察為相對於上述第1方向交叉之第2方向，且於上述第1方向延伸；及第2電極膜，其設置於上述第1排列與上述第2排列之間且於上述第1方向延伸；上述第1排列及上述第2排列各自包含：第1構造體；第2構造體，其於上述第1方向與上述第1構造體並排；第4絕緣膜，其設置於上述第1構造體與上述第2構造體之間；第3絕緣膜，其設置於上述第1構造體與上述第2構造體之間、及上述第1構造體與上述第4絕緣膜之間；及第5絕緣膜，其設置於上述第2構造體與上述第2電極膜之間、及上述第2構造體與上述第4絕緣膜之間；上述第1構造體包含：半導體柱，其於與上述第1方向交叉且與上述第2方向交叉之第3方向延伸；第1絕緣膜，其於上述第1構造體之上述第2方向，設置於上述半導體柱與上述第3絕緣膜之間；第1電極膜，其於上述第1構造體之上述第2方向，設置於上述第1絕緣膜與上述第3絕緣膜之間；及第2絕緣膜，其於上述第1構造體之上述第1方向，設置於上述半導體柱與上述第3絕緣膜之間；上述第2構造體包含： 半導體柱，其於上述第3方向延伸；第1絕緣膜，其於上述第2構造體之上述第2方向，設置於上述半導體柱與上述第5絕緣膜之間；第1電極膜，其於上述第2構造體之上述第2方向，設置於上述第1絕緣膜與上述第5絕緣膜之間；及第2絕緣膜，其於上述第2構造體之上述第1方向，設置於上述半導體柱與上述第5絕緣膜之間。
- 如請求項1之半導體記憶裝置，其中上述第4絕緣膜之上述第2方向之寬度大於上述第2絕緣膜之上述第2方向之寬度。
- 如請求項1之半導體記憶裝置，其中上述第1排列及上述第2排列內之上述第4絕緣膜之數量少於上述半導體柱之數量。
- 如請求項1之半導體記憶裝置，其中於上述第1方向，上述第1排列內之上述半導體柱之位置與上述第2排列內之上述半導體柱之位置相互不同。
- 如請求項1之半導體記憶裝置，其中於上述第1方向，上述第1排列內之上述第4絕緣膜之位置與上述第2排列內之上述第4絕緣膜之位置相互不同。
- 如請求項1之半導體記憶裝置，其中上述第4絕緣膜之上述第2方向之寬度為上述半導體柱及上述第1絕緣膜之上述第2方向之寬度以上。
- 如請求項1之半導體記憶裝置，其中上述第4絕緣膜之包含上述第1方向及上述第2方向之平面中之剖面形狀為橢圓。
- 如請求項1之半導體記憶裝置，其進而包含： 第6絕緣構件，其係於上述第2排列之上述第2方向之位置，沿上述第2排列而具有上述第1方向之長度及上述第2方向之寬度且於上述第3方向延伸而配置；及導電構件，其貫通上述第6絕緣構件且於上述第3方向延伸。
- 如請求項8之半導體記憶裝置，其進而包含：第2電極膜，其連接有上述半導體柱之一端及上述導電構件之一端。
- 如請求項1之半導體記憶裝置，其中上述第1絕緣膜設置於上述半導體柱之周圍。
- 如請求項10之半導體記憶裝置，其中上述半導體柱之包含上述第1方向及上述第2方向之平面中之剖面形狀為橢圓。
- 如請求項10之半導體記憶裝置，其中包含上述半導體柱與上述第1絕緣膜之第1構件之上述第2方向之長度，大於上述第2絕緣膜之上述第2方向之長度。
- 如請求項12之半導體記憶裝置，其中上述第1構件之上述第2方向之長度小於上述第4絕緣膜之上述第2方向之長度。
- 一種半導體記憶裝置之製造方法，其包含如下步驟：使第1絕緣膜與填充膜於第1方向交替積層而形成積層體；形成於上述第1方向貫通上述積層體、且沿與上述第1方向不同之第2方向之槽狀之溝槽；經由上述溝槽，去除上述填充膜之上述溝槽側之一部分而形成第1凹部；於上述第1凹部之內面上形成第2絕緣膜；於上述第1凹部內形成第1電極膜； 於上述第1電極膜之表面形成第3絕緣膜；以半導體材料埋入上述溝槽內而形成半導體主體；形成於上述第1方向貫穿上述半導體主體之第1絕緣構件，將上述半導體主體於上述第2方向分斷而形成複數條半導體柱，並且於每個上述半導體柱，將上述第3絕緣膜、上述第1電極膜及上述第2絕緣膜於上述第2方向分斷；形成於上述第2方向將上述第1絕緣構件分斷之貫通孔；經由上述貫通孔，去除上述填充膜而形成空洞，且使上述第2絕緣膜之表面露出；經由上述貫通孔，於上述空洞內形成第2電極膜；及去除上述貫通孔內之上述第2電極膜，以絕緣材料埋入上述貫通孔內而形成第2絕緣構件。
- 如請求項14之半導體記憶裝置之製造方法，其進而包含如下步驟：於形成上述第2電極膜之前，於上述空洞之內面上形成第4絕緣膜。
- 一種半導體記憶裝置之製造方法，其包含如下步驟：使第1絕緣膜與填充膜於第1方向交替積層而形成積層體；形成於上述第1方向貫通上述積層體、且沿與上述第1方向不同之第2方向之槽狀之溝槽；以絕緣材料埋入上述溝槽內而形成第1絕緣構件；形成於上述第1方向貫穿上述第1絕緣構件及上述填充膜、且於上述第2方向分斷上述第1絕緣構件之記憶孔；經由上述記憶孔，去除上述填充膜之上述記憶孔側之一部分而形成第1凹部；於上述第1凹部之內面上形成第2絕緣膜； 於上述第1凹部內形成第1電極膜；於上述第1電極膜之表面上形成第3絕緣膜；以半導體材料埋入上述記憶孔內而形成半導體柱；形成於上述第2方向分斷上述第1絕緣構件之貫通孔；經由上述貫通孔，去除上述填充膜而形成空洞，且使上述第2絕緣膜之表面露出；經由上述貫通孔，於上述空洞內形成第2電極膜；及去除上述貫通孔內之上述第2電極膜，以絕緣材料埋入上述貫通孔內而形成第2絕緣構件。
- 如請求項16之半導體記憶裝置之製造方法，其進而包含如下步驟：於形成上述第2電極膜之前，於上述空洞之內面上形成第4絕緣膜。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562188926P | 2015-07-06 | 2015-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201703233A TW201703233A (zh) | 2017-01-16 |
| TWI611560B true TWI611560B (zh) | 2018-01-11 |
Family
ID=56739506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW104126434A TWI611560B (zh) | 2015-07-06 | 2015-08-13 | 半導體記憶裝置及其製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9431412B1 (zh) |
| TW (1) | TWI611560B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9972635B2 (en) * | 2016-02-29 | 2018-05-15 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| US9837434B2 (en) * | 2016-03-14 | 2017-12-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing same |
| TWI622131B (zh) * | 2016-03-18 | 2018-04-21 | Toshiba Memory Corp | Semiconductor memory device and method of manufacturing same |
| KR20180005033A (ko) | 2016-07-05 | 2018-01-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| JP6948892B2 (ja) | 2017-09-19 | 2021-10-13 | キオクシア株式会社 | 半導体記憶装置 |
| KR102487371B1 (ko) | 2018-06-22 | 2023-01-11 | 삼성전자주식회사 | 수직형 반도체 소자 |
| US11538859B2 (en) | 2019-04-26 | 2022-12-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device including variable resistance layer |
| JP2021048372A (ja) | 2019-09-20 | 2021-03-25 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2021150296A (ja) * | 2020-03-16 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置 |
| JP2022048039A (ja) | 2020-09-14 | 2022-03-25 | キオクシア株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110002178A1 (en) * | 2009-07-06 | 2011-01-06 | Sung-Min Hwang | Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device |
| TW201428895A (zh) * | 2012-11-13 | 2014-07-16 | Micron Technology Inc | 半導體構造及形成半導體構造之方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010225694A (ja) | 2009-03-19 | 2010-10-07 | Toshiba Corp | 半導体装置及びその製造方法 |
| DE102011084603A1 (de) | 2010-10-25 | 2012-05-16 | Samsung Electronics Co., Ltd. | Dreidimensionales Halbleiterbauelement |
| JP2012195344A (ja) | 2011-03-15 | 2012-10-11 | Toshiba Corp | 半導体装置 |
| KR20130005430A (ko) | 2011-07-06 | 2013-01-16 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| KR101989514B1 (ko) * | 2012-07-11 | 2019-06-14 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP6095951B2 (ja) | 2012-11-09 | 2017-03-15 | エスケーハイニックス株式会社ＳＫ ｈｙｎｉｘ Ｉｎｃ． | 半導体装置及びその製造方法 |
| JP2014179465A (ja) | 2013-03-14 | 2014-09-25 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2017010951A (ja) | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
-
2015
- 2015-08-13 TW TW104126434A patent/TWI611560B/zh active
- 2015-09-08 US US14/847,921 patent/US9431412B1/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110002178A1 (en) * | 2009-07-06 | 2011-01-06 | Sung-Min Hwang | Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device |
| TW201428895A (zh) * | 2012-11-13 | 2014-07-16 | Micron Technology Inc | 半導體構造及形成半導體構造之方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US9431412B1 (en) | 2016-08-30 |
| TW201703233A (zh) | 2017-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI611560B (zh) | 半導體記憶裝置及其製造方法 | |
| TWI622131B (zh) | Semiconductor memory device and method of manufacturing same | |
| US8436414B2 (en) | Non-volatile semiconductor stacked memory device having two semiconductor pillars in a through hole and method for manufacturing same | |
| US10910388B2 (en) | Semiconductor storage device | |
| US8692312B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| TWI640083B (zh) | 半導體記憶裝置及其製造方法 | |
| CN106935588B (zh) | 半导体存储器装置 | |
| US9837434B2 (en) | Semiconductor memory device and method for manufacturing same | |
| TWI647792B (zh) | Semiconductor memory device | |
| US10483277B2 (en) | Semiconductor memory device and method for manufacturing the same | |
| US9620515B2 (en) | Semiconductor memory device | |
| TW202011575A (zh) | 半導體裝置 | |
| TWI591770B (zh) | Semiconductor memory device and method of manufacturing the same | |
| TW201732950A (zh) | 半導體裝置及其製造方法 | |
| TWI578449B (zh) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US20210066343A1 (en) | Integrated circuit device and method of manufacturing the same | |
| WO2016178263A1 (ja) | 半導体記憶装置 | |
| JP2014187191A (ja) | 半導体記憶装置の製造方法及び半導体記憶装置 | |
| TWI596742B (zh) | Semiconductor memory device and method of manufacturing the same | |
| US9761605B1 (en) | Semiconductor memory device | |
| TWI654747B (zh) | Semiconductor memory device | |
| US20130228841A1 (en) | Method for manufacturing nonvolatile semiconductor memory device and nonvolatile semiconductor memory device | |
| JP2023124970A (ja) | 半導体装置 |