JP2023124970A - 半導体装置 - Google Patents

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Abstract

【課題】書込消去特性を改善することが可能な半導体装置を提供する。【解決手段】実施の形態に係る半導体装置は、第１方向に延び、前記第１方向と交差する第２方向に絶縁層を介して複数積層された第１配線と、前記第１方向と前記第２方向と交差する第３方向で前記第１配線と隣り合い、第２方向に延びたチャネルと、前記チャネルの一方の端と接続され、前記第１配線に対し前記第３方向に設けられた第２配線と、前記チャネルの他方の端と接続され、前記第１配線に対し前記第３方向に設けられ、前記第３方向に延びた第３配線と、前記第１配線と前記チャネルとの間に設けられた第１電荷蓄積部と、を備え、前記第１配線の第２方向における厚さが、前記第１電荷蓄積部の近傍で厚くなることを特徴とする。【選択図】図３

Description

本発明の実施形態は、半導体装置に関する。
絶縁膜とワード線とが交互に積層された積層体と、この積層体を貫通した半導体ピラーとを有した半導体記憶装置が提案されている。ところで、半導体記憶装置は、電気的特性のさらなる向上が期待されている。
米国特許出願公開第２０１６／０３３６３３６号明細書
書込消去特性を改善することが可能な半導体装置を提供する。
実施の形態に係る半導体装置は、第１方向に延び、前記第１方向と交差する第２方向に絶縁層を介して複数積層された第１配線と、前記第１方向と前記第２方向と交差する第３方向で前記第１配線と隣り合い、第２方向に延びたチャネルと、前記チャネルの一方の端と接続され、前記第１配線に対し前記第３方向に設けられた第２配線と、前記チャネルの他方の端と接続され、前記第１配線に対し前記第３方向に設けられ、前記第３方向に延びた第３配線と、前記第１配線と前記チャネルとの間に設けられた第１電荷蓄積部と、を備え、前記第１配線の第２方向における厚さが、前記第１電荷蓄積部の近傍で厚くなることを特徴とする。
実施形態に係る半導体装置の構成を示す斜視図。 図１中に示された積層体のＦ２－Ｆ２線に沿う断面図。 図２中に示された積層体のＦ３－Ｆ３線に沿う断面図。 実施形態に係る半導体装置の製造工程の一部を示す断面図。 図４に続く実施形態に係る半導体装置の製造工程の一部を示す断面図。 図５に続く実施形態に係る半導体装置の製造工程の一部を示す断面図。 比較例に係る半導体装置を示す断面図。
以下、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係等は現実のものとは異なる。
まず、本実施形態の半導体装置１の構成について、図１を参照して説明する。図１は、半導体装置１の構成を示す斜視図である。半導体装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１に示すように、半導体装置１は、例えば、シリコン基板１０、下部構造体２０、積層体３０、複数のピラー（柱状体）６０、絶縁分断部７０（図２参照）、上部構造体８０、および複数のコンタクト９０を含む。なお図１では、ピラー６０を模式的に四角柱状に示している。
続いて、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、シリコン基板１０の表面に沿う方向である。＋Ｘ方向は、後述するビット線ＢＬが延びた方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬが延びた方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、シリコン基板１０の厚さ方向である。＋Ｚ方向は、シリコン基板１０から後述する積層体３０に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｙ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｚ方向は、「第３方向」の一例である。
シリコン基板１０は、半導体装置１のベースとなる基板である。シリコン基板１０の少なくとも表面の一部は、Ｘ方向およびＹ方向に沿う板状に形成される。シリコン基板１０は、例えば、シリコン（Ｓｉ）を含む半導体材料を用いて形成される。
下部構造体２０は、シリコン基板１０上に設けられている。下部構造体２０は、例えば、下絶縁膜２１と、複数のソース線ＳＬと、上絶縁膜２３とを含む。下絶縁膜２１は、シリコン基板１０上に設けられている。複数のソース線ＳＬは、下絶縁膜２１上に設けられている。複数のソース線ＳＬのうち少なくとも２本のソース線SLは、Ｘ方向で互いに隣り合う。また、複数のソース線ＳＬは、それぞれＹ方向に延びている。ソース線ＳＬは、例えば、下絶縁膜２１上に設けられた導電層２２ａと、導電層２２ａ上に設けられた配線層２２ｂと、配線層２２ｂ上に設けられた導電層２２ｃとを含む。上絶縁膜２３は、複数のソース線ＳＬの上方に設けられている。隣り合うソース線SLの間、ソース線ＳＬと上絶縁膜２３との間、および下絶縁膜２１と上絶縁膜２３との間には、不図示の絶縁部材が設けられている。
積層体３０は、下部構造体２０上に設けられている。積層体３０は、例えば、複数の機能層３１と、複数の層間絶縁膜３２（図３参照）とを含む。複数の機能層３１と複数の絶縁膜３２とは、Ｚ方向に１層ずつ交互に積層されている。複数の機能層３１のうちいくつかの複数の機能層３１は、複数の第１機能層３１Ａである。複数の機能層３１のうち、他の少なくとも１つは、第２機能層３１Ｂである。複数の機能層３１のうち、さらに他の少なくとも１つは、第３機能層３１Ｃである。
複数の第１機能層３１Ａの各々は、例えば、複数のワード線ＷＬと、複数の浮遊ゲート電極ＦＧと、複数のブロック絶縁膜４１とを含む。複数のワード線ＷＬは、ピラー６０の側方に設けられた配線である。１つの第１機能層３１Ａに含まれる複数のワード線ＷＬのうち少なくとも２本のワード線WLは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。ワード線ＷＬは、後述する浮遊ゲート電極ＦＧに電子を注入する場合や、浮遊ゲート電極ＦＧに注入されている電子を浮遊ゲート電極ＦＧから抜く場合などに不図示の駆動回路により電圧が印加される。当該ワード線ＷＬに電圧が印加された結果、浮遊ゲート電極ＦＧには所定の電界が印加される。
複数の浮遊ゲート電極ＦＧの各々は、ピラー６０の側方に設けられた電極膜である。浮遊ゲート電極ＦＧは、電荷を蓄積する能力がある膜である。ワード線ＷＬに電圧が印加された場合に浮遊ゲート電極ＦＧに蓄積された電子の蓄積状態が変化する。各浮遊ゲート電極ＦＧは、その浮遊ゲート電極ＦＧが対応するワード線ＷＬと、その浮遊ゲート電極ＦＧが対応するピラー６０との間に設けられている。本明細書で「対応する」とは、例えば、互いに組み合わされることで１つのメモリセルが構成される関係であることを意味する。
複数のブロック絶縁膜４１の各々は、そのブロック絶縁膜４１が対応するワード線ＷＬと、そのブロック絶縁膜４１が対応する浮遊ゲート電極ＦＧとの間に設けられている。なお、これら第１機能層３１Ａに関する詳細については、後述する。
第２機能層３１Ｂは、複数の第１機能層３１Ａの下方に設けられている。第２機能層３１Ｂは、例えば、複数のソース側選択ゲート線ＳＧＳと、複数のソース側選択ゲート電極ＦＧＳと、複数のブロック絶縁膜４２とを含む。複数のソース側選択ゲート線ＳＧＳのうち少なくとも２本のソース側選択ゲート線ＳＧＳは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のソース側選択ゲート電極ＦＧＳの各々は、そのソース側選択ゲート電極ＦＧＳが対応するソース側選択ゲート線ＳＧＳと、そのソース側選択ゲート電極ＦＧＳが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４２の各々は、そのブロック絶縁膜４２が対応するソース側選択ゲート線ＳＧＳと、そのブロック絶縁膜４２が対応するソース側選択ゲート電極ＦＧＳとの間に設けられている。ソース側選択ゲート線ＳＧＳは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加される。当該ソース側選択ゲート線ＳＧＳに電圧が印加された結果、ソース側選択ゲート電極ＦＧＳには所定の電界が印加される。
第３機能層３１Ｃは、複数の第１機能層３１Ａの上方に設けられている。第３機能層３１Ｃは、例えば、複数のドレイン側選択ゲート線ＳＧＤと、複数のドレイン側選択ゲート電極ＦＧＤと、複数のブロック絶縁膜４３とを含む。複数のドレイン側選択ゲート線ＳＧＤのうち少なくとも２本のドレイン側選択ゲート線ＳＧＤは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のドレイン側選択ゲート電極ＦＧＤの各々は、そのドレイン側選択ゲート電極ＦＧＤが対応するワード線ＷＬと、そのドレイン側選択ゲート電極ＦＧＤが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４３の各々は、そのブロック絶縁膜４３が対応するドレイン側選択ゲート線ＳＧＤと、そのブロック絶縁膜４３が対応するドレイン側選択ゲート電極ＦＧＤとの間に設けられている。ドレイン側選択ゲート線ＳＧＤは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加される。当該ドレイン側選択ゲート線ＳＧＤに電圧が印加された結果、ドレイン側選択ゲート電極ＦＧＤには所定の電界が印加される。
複数のピラー６０の少なくとも１つは、少なくとも１つのソース線ＳＬ上に設けられ、それぞれＺ方向に延びている。複数のピラー６０は、Ｘ方向およびＹ方向で互いに離れて設けられている。例えば、複数のピラー６０は、Ｚ方向から見た場合、Ｘ方向およびＹ方向に沿うマトリクス状に配列されている。各ピラー６０の下端は、下部構造体２０の上絶縁膜２３を貫通して、複数のソース線ＳＬのうち少なくとも１つのソース線ＳＬに接続されている。なおピラー６０の詳細については、後述する。
上部構造体８０は、積層体３０上に設けられている。上部構造体８０は、例えば、複数のビット線ＢＬと、ソース側選択ゲート線ＳＧＳ用の配線８１（不図示）と、ワード線ＷＬ用の配線８２と、ドレイン側選択ゲート線ＳＧＤ用の配線８３とを含む。
複数のコンタクト９０は、それぞれＺ方向に延びている。複数のコンタクト９０のうち少なくとも１つは、例えば、ピラー６０用のコンタクト９１である。複数のコンタクト９０のうち他の少なくとも１つは、ソース側選択ゲート線ＳＧＳ用のコンタクト９２（不図示）である。複数のコンタクト９０のうちさらに他の少なくとも１つは、ワード線ＷＬ用のコンタクト９３である。複数のコンタクト９０のうちさらに他の少なくとも１つは、ドレイン側選択ゲート線ＳＧＤ用のコンタクト９４である。
コンタクト９１は、ピラー６０上に設けられている。複数のビット線ＢＬのうち少なくとも２本のビット線ＢＬは、Ｙ方向で互い隣り合い、それぞれＸ方向に延びている。Ｘ方向に配列された複数のピラー６０のうち互いに隣り合うピラー６０のうち１つのピラー６０は、ビット線ＢＬのうちの１つのビットＢＬに接続されており、他の１つのピラー６０は、他の１つのビット線ＢＬに接続されている。
複数のコンタクト９２（不図示）の少なくとも１つは、少なくとも１つのソース側選択ゲート線ＳＧＳの＋Ｙ方向の端部上に設けられている。配線８１（不図示）の少なくとも１つは、少なくとも１つのコンタクト９２上に設けられ、Ｙ方向に延びている。いずれかの配線８１は、いずれかのコンタクト９２を介していずれかのソース側選択ゲート線ＳＧＳに接続されている。
複数のコンタクト９３の少なくとも１つは、少なくとも１つのワード線ＷＬのＹ方向の端部上に設けられている。配線８２の少なくとも１つは、少なくとも１つのコンタクト９３上に設けられ、Ｙ方向に延びている。いずれかの配線８２は、いずれかのコンタクト９３を介していずれかのワード線ＷＬに接続されている。
複数のコンタクト９４の少なくとも１つは、少なくとも１つのドレイン側選択ゲート線ＳＧＤの＋Ｙ方向の端部上に設けられている。配線８３の少なくとも１つは、少なくとも１つのコンタクト９４上に設けられ、Ｙ方向に延びている。いずれかの配線８３は、いずれかのコンタクト９４を介していずれかのドレイン側選択ゲート線ＳＧＤに接続されている。
次に、構造体３０の構造について、図２～図３を参照して詳しく説明する。図２は、図１中に示された積層体３０のＦ２－Ｆ２線に沿う断面図である。図３は、図２中に示された積層体３０のＦ３－Ｆ３線に沿う断面図である
積層体３０は、各ピラー６０の周囲に情報を記憶可能な記憶構造を有する。具体的には、図２に示すように、ピラー６０を中心に、Ｘ方向に向かい合う配置で記憶構造が設けられている。また、複数のピラー６０の周囲にそれぞれ設けられた記憶構造は、互いに同じ構造を有する。
まず、ワード線ＷＬについて説明する。図２に示すように、複数のワード線ＷＬの１つは、各ピラー６０に対して、－Ｘ方向側に位置した第１ワード線ＷＬＡであり、複数のワード線ＷＬの他の１つは＋Ｘ方向側に位置した第２ワード線ＷＬＢである。第１ワード線ＷＬＡおよび第２ワード線ＷＬＢは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。第１ワード線ＷＬＡと第２ワード線ＷＬＢとは、例えばＹ方向で互いに反対方向に引き出され、互いに独立して制御される。ワード線ＷＬは、例えば、図３に示すように、後述する浮遊ゲート電極ＦＧの近傍（ワード線ＷＬが最も浮遊ゲート電極ＦＧに近づく面を含む周辺領域）の部分が上下に突き出る形状となっている。すなわち、Ｚ方向に厚くなる形状となっている。また、ワード線ＷＬのピラー６０と向かい合う面は、ワード線ＷＬ側に凹んだ曲面の形状となっていることが望ましい。なお、図３に示す、ワード線ＷＬに形成された曲面の凹みの深さＤ１は、少なくとも５ｎｍ以上である。より具体的には、Ｄ１は１０ｎｍ程度であることが望ましい。ワード線ＷＬ側に凹んだ曲面の形状にするのは、ブロック絶縁膜４１の表面積を拡大することが目的であるため、５ｎｍよりも小さい場合は十分な効果が得られない可能性が高い。一方で大きくなりすぎるとＦＧが厚膜化しセルサイズの拡大や、隣接セル間干渉によるＶｔｈ変動が大きくなってしまうというデメリットが発生する。
第１ワード線ＷＬＡは、「第１配線」の一例である。第２ワード線ＷＬＢは、「第２配線」の一例である。
ワード線ＷＬは、例えばタングステンを用いて形成される。ワード線ＷＬの表面には、ワード線ＷＬの材料の拡散を抑制するバリアメタル膜（不図示）が設けられてもよい。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）を用いて形成される。
次に、浮遊ゲート電極ＦＧについて説明する。図２に示すように、複数の浮遊ゲート電極ＦＧの１つは、各ピラー６０に対して、－Ｘ方向側に位置した第１浮遊ゲート電極ＦＧＡであり、複数の浮遊ゲート電極ＦＧの他の１つは、＋Ｘ方向側に位置した第２浮遊ゲート電極ＦＧＢである。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡとピラー６０との間に設けられている。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢとピラー６０との間に設けられている。複数の浮遊ゲート電極ＦＧは、例えば、図３に示すように、ブロック絶縁膜４１と後述するトンネル絶縁膜６３によって囲まれている。また、複数の浮遊ゲート電極ＦＧの、するブロック絶縁膜４１と接する面は、ワード線ＷＬ側に突き出した曲面の形状となっている。第１浮遊ゲート電極ＦＧＡは、「第１電荷蓄積部」の一例である。第２浮遊ゲート電極ＦＧＢは、「第２電荷蓄積部」の一例である。
浮遊ゲート電極ＦＧは、例えばポリシリコンを用いて形成される。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡによって電圧が印加された場合に電子の蓄積状態を変化させる。第２ワード線ＷＬＢによって電界が印加された場合、第２浮遊ゲート電極ＦＧＢの電子の蓄積状態が変化する。
次に、ブロック絶縁膜４１について説明する。図２に示すように、複数のブロック絶縁膜４１の一つは、各ピラー６０に対して、－Ｘ方向側に位置した第１ブロック絶縁膜４１Ａであり、複数のブロック絶縁膜４１の他の一つは、＋Ｘ方向側に位置した第２ブロック絶縁膜４１Ｂである。第１ブロック絶縁膜４１Ａは、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡとの間に設けられている。第２ブロック絶縁膜４１Ｂは、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢとの間に設けられている。
第１および第２ブロック絶縁膜４１Ａ，４１Ｂの各々は、例えば、３つの絶縁膜４５、４６、４７を用いて形成される。
絶縁膜４５は、３つの絶縁膜４５，４６，４７のなかで、浮遊ゲート電極ＦＧの最も近くに位置する。絶縁膜４５は、例えば、図３に示すように、浮遊ゲート電極ＦＧのワード線ＷＬ側の面を覆う。絶縁膜４５は、例えばシリコン窒化物（ＳｉＮ）およびハフニウムオキサイド（ＨｆＯ）などのＨｉｇｈ－ｋ材料を用いて形成される。また、絶縁膜４５は、ルテニウム（Ｒｕ）やアルミニウム（Аｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、またはシリコン（Ｓｉ）を含む材料を用いて形成されてもよい。
絶縁膜４６は、絶縁膜４５に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４６は、例えば、図３に示すように、絶縁膜４５を間に介在させて、浮遊ゲート電極ＦＧのワード線ＷＬ側の面を覆う。絶縁膜４６は、例えば、シリコン酸化物を用いて形成される。
絶縁膜４７は、絶縁膜４５，４６に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４７は、例えば、図３に示すように、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられ、絶縁膜４５，４６を間に介在させて浮遊ゲート電極ＦＧのワード線ＷＬ側の側面を覆う。絶縁膜４７は、誘電率が高い材料、例えば、アルミニウム（Аｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）を含む酸化膜のＨｉｇｈ－ｋ膜を用いて形成される。なお、絶縁膜４７は、シリコン窒化物を用いて形成してもよい。
次に、ピラー６０について説明する。図２に示すように、ピラー６０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられている。ピラー６０は、例えば、チャネル６１と、コア絶縁部６２と、トンネル絶縁膜６３とを含む。
チャネル６１は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。チャネル６１は、下部構造体２０の上絶縁膜２３を貫通し、チャネル６１の下端は、ソース線ＳＬに接続されている。一方で、チャネル６１の上端は、コンタクト９１を介してビット線ＢＬに接続されている。チャネル６１は、ポリシリコン（Ｐｏｌｙ－Ｓｉ）のような半導体材料を用いて形成される。なお、チャネル６１は、例えば一部に不純物がドープされたポリシリコンで形成してもよい。チャネル６１に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択される少なくとも1つである。チャネル６１は、例えば、浮遊ゲート電極ＦＧに電子を注入する場合や浮遊ゲート電極ＦＧに注入された電子を浮遊ゲート電極ＦＧから抜く場合などに、ソース線ＳＬとビット線ＢＬとの間で電流が流れる。本実施形態では、チャネル６１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間において、環状に形成される。
コア絶縁部６２は、Ｘ方向およびＹ方向で、チャネル６１よりもピラー６０の中心側に設けられている。例えば、コア絶縁部６２は、チャネル６１の内周面上に設けられている。コア絶縁部６２は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。コア絶縁部６２は、例えば酸化シリコン（ＳｉＯ）を用いて形成される。
トンネル絶縁膜６３は、少なくとも、チャネル６１の－Ｘ方向の側面と＋Ｘ方向の側面とに沿って設けられている。トンネル絶縁膜６３は、例えば、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。
次に、半導体装置１の製造方法について説明する。図４から図６は、半導体装置１の製造工程の一部を示す断面図である。図４から図６は、図３と同じ断面において、積層体３０が形成される工程を示している。
まず、犠牲膜１０１と、層間絶縁膜３２とを交互に複数積層して中間積層体３０Ａを形成する。犠牲膜１０１は、後の工程でワード線ＷＬに置換される層である。犠牲膜１０１は、例えば、窒化シリコン（ＳｉＮ）を用いて形成される。絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ）を用いて形成される。次に、中間積層体３０Ａの上方に図示しないマスクが設けられ、例えば、エッチングによりメモリセルトレンチＭＴが形成される。メモリセルトレンチＭＴは、複数の犠牲膜１０１および複数の絶縁膜３２をＺ方向に貫通した窪みである。図４（ａ）は中間積層体３２Ａのある１層を抜き出した様子を示している。
次に、図４（ｂ）に示すように、メモリセルトレンチＭＴを介して、犠牲膜１０１に対してエッチングを行う。これにより、メモリセルトレンチＭＴに露出した犠牲膜１０１の一部分が除去され、メモリセルトレンチＭＴの側面に窪み１０２が形成される。
次に、図４（ｃ）に示すように、メモリセルトレンチＭＴを介して、層間絶縁膜３２に対してエッチングを行う。これにより、メモリセルトレンチＭＴに露出した層間絶縁膜３２の一部が除去され、メモリセルトレンチＭＴの側面の窪み１０２のＺ方向の長さが大きくなる。
次に、図４（ｄ）に示すように、メモリセルトレンチＭＴの内面および窪み１０２の内面に中間生成膜１０３を形成する。中間生成膜１０３は、例えば、窒化シリコン（ＳｉＮ）を用いて形成される。このとき、窪み１０２に生成された中間生成膜１０３は窪み１０２方向に凹んだ曲面形状となる。
次に、図５（ａ）に示すように、メモリセルトレンチＭＴを介して、中間生成膜１０３に対してエッチングを行う。これにより、窪み１０２の中に窪み１０２方向に凹んだ曲面形状を有する残留部１０３ａが形成される。
次に、図５（ｂ）に示すように、メモリセルトレンチＭＴの内部に中間絶縁層１０４を形成する。中間絶縁層１０４は、例えば、酸化シリコン（ＳｉＯ）を用いて形成される。
次に、図５（ｃ）に示すように、中間積層体３０Ａの上方に、ピラー６０に対応する図示しないマスクを設け、例えばエッチングによりメモリホールＡＨを形成する。メモリホールＡＨは、中間絶縁層１０４をＺ方向に貫通した穴であり、ソース線ＳＬに達している。
次に、図５（ｄ）に示すように、メモリホールＡＨを介して、残留部１０３ａに対してエッチングを行う。これにより、残留部１０３ａの表面が除去され、曲面形状の位置が窪み１０２の方向に移動した残留部１０３ｂが形成される。
次に、図６（ａ）に示すように、メモリホールＡＨの内部に、絶縁膜４５，４６、浮遊ゲート電極ＦＧ、トンネル絶縁膜６３、チャネル６１、およびコア絶縁部６２を形成する。これにより、記憶構造の大部分およびピラー６０が形成される。
次に、中間積層体３０Ａに設けられた図示しない別のトレンチを介してエッチングを行い、複数の犠牲膜１０１および残留部１０３ｂを除去する。そして、犠牲膜１０１および残留部１０３ｂが除去されることで形成された空間に対して、絶縁膜４７と、ワード線ＷＬとを順に形成する。その後、コンタクト９１～９４、および配線８１～８３などを形成する。このようにして、半導体装置１が完成する。
つづいて、本実施形態に係る半導体装置１の利点について、比較例を用いて説明する。図７は比較例に係る半導体装置の記憶構造について説明する断面図である。記憶構造を構成する各要素は本実施形態に係る半導体装置と同様であり、同じ記号で示している。ただし、形状が異なる要素については、記号の後に「´」を付し、区別できるようにするものとする。
比較例に係る半導体装置が、本実施形態に係る半導体装置と異なる点は、絶縁膜４５´および４６´が、浮遊ゲート電極ＦＧのピラー６０と接する面を除く３面を直線的に覆っている点と、絶縁膜４７´およびワード線ＷＬ´のピラー６０側の面が平坦な形状になっている点である。言い換えると、ブロック絶縁膜４１´の絶縁膜４５´、４６´、４７´、浮遊ゲート電極ＦＧ´、ワード線ＷＬ´が曲面を有する形状になっていない点である。また、ワード線ＷＬ´の浮遊ゲート電極ＦＧの近傍の部分が＋Ｚ方向および－Ｚ方向に突き出る形状となっていない点も異なっている。本実施形態に係る半導体装置の記憶構造にすることで、浮遊ゲート電極ＦＧと絶縁膜４５とが接する面の面積を増やすことが出来る。これにより、トンネル絶縁膜に対してブロック絶縁膜の容量を増やすことができるため、トンネル絶縁膜の電界を強めブロック絶縁膜の電界が弱めることが出来る。その結果、書込消去特性を改善することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
３２…層間絶縁膜、４１…ブロック絶縁膜、４５、４６、４７…絶縁膜、６０…ピラー、６１…チャネル、６２…コア絶縁部、６３…トンネル絶縁膜、ＷＬ…ワード線、ＦＧ…浮遊ゲート電極

Claims (6)

  1. 第１方向に延び、前記第１方向と交差する第２方向に絶縁層を介して複数積層された第１配線と、
    前記第１方向と前記第２方向と交差する第３方向で前記第１配線と隣り合い、第２方向に延びたチャネルと、
    前記チャネルの一方の端と接続され、前記第１配線に対し前記第３方向に設けられた第２配線と、
    前記チャネルの他方の端と接続され、前記第１配線に対し前記第３方向に設けられ、前記第３方向に延びた第３配線と、
    前記第１配線と前記チャネルとの間に設けられた第１電荷蓄積部と、を備え、
    前記第１配線の第２方向における厚さが、前記第１電荷蓄積部の近傍で厚くなることを特徴とする半導体装置。
  2. 第３方向で前記第１配線と隣り合い、前記第１方向に延びた第４配線と、
    前記第４配線と前記チャネルとの間に設けられた第２電荷蓄積部と、をさらに備え、
    前記第４配線の第２方向における厚さが、前記第２電荷蓄積部の近傍で厚くなることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１電荷蓄積部は、前記第１配線の方向に突き出した曲面の形状である請求項１に記載の半導体装置。
  4. 前記第１配線の、前記第１電荷蓄積部と前記第３方向に隣り合う面は、前記第１配線の方向に凹んだ曲面の形状である請求項１に記載の半導体装置。
  5. 前記第１配線の曲面の凹みの深さは５ｎｍ以上である請求項４に記載の半導体装置。
  6. 前記第１配線の曲面の凹みの深さは１０ｎｍである請求項４に記載の半導体装置。
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