JP2010225694A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセルを３次元的に配置した、良質な構造を有する不揮発性半導体装置及びその製造方法を提供する。
【解決手段】基板１００上にノンドープのアモルファスシリコン層とボロンを含むアモルファスシリコン層１０６とを交互に形成する工程と、アモルファスシリコン層をエッチングしてスリットを形成する工程と、スリット内に犠牲膜を形成する工程と、アモルファスシリコン層をエッチングしてホールを形成する工程と、ノンドープのアモルファスシリコン層をエッチングして、空隙を形成する工程と、空隙内及びホール内に層間絶縁膜１０７を形成する工程と、ホール内に形成された層間絶縁膜１０７をエッチングしてホール１１５を形成する工程と、ホール１１５内にブロック絶縁膜を形成する工程と、電荷蓄積絶縁膜を形成する工程と、トンネル絶縁膜を形成する工程と、半導体領域を形成する工程とを含む。
【選択図】図１０

Description

本発明は、半導体装置及びその製造方法に関する。

近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（例えば特許文献１を参照）。

この半導体記憶装置の製造方法としては、基板上にシリコン膜及び酸化膜を交互に積層することで縦方向に制御ゲート電極を形成している。しかし、このシリコン膜及び酸化膜の積層数を増やすことにより、酸化膜、シリコン膜の成膜回数が大きく増加する。酸化膜とシリコン膜は同一の装置で連続して形成することが困難なため、工程数が大きく増加するという問題があった。さらに、シリコン膜及び酸化膜の積層膜にスリットやホールを加工する際においても、積層数が増えると加工が困難になる。

このように、従来の製造方法では、良質な構造を有する半導体装置及びその製造方法が得られているとはいえなかった。

特開２００７−２６６１４３号公報

本発明は、良質な構造を有する半導体装置及びその製造方法を提供することを目的としている。

本発明の第一の視点に係る半導体装置の製造方法の態様は、基板上に複数の第１の半導体層と複数の第２の半導体層とが交互に積層された積層膜を形成する工程と、前記第１及び第２の半導体層とをエッチングして前記積層膜を貫通する溝を形成する工程と、前記溝内に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を形成した後、前記第１及び第２の半導体層をエッチングして前記積層膜を貫通する第１のホールを形成する工程と、前記第１のホールを形成した後、第１の半導体層を選択的にエッチングして、空隙を形成する工程と、前記空隙内及び前記第１のホール内に第２の絶縁膜を形成する工程と、前記第１のホール内に形成された第２の絶縁膜をエッチングして第２のホールを形成する工程と、前記第２のホールの内壁に第３の絶縁膜を形成する工程と、前記第３の絶縁膜の内壁に電荷蓄積膜を形成する工程と、前記電荷蓄積膜の内壁に第４の絶縁膜を形成する工程と、前記第４の絶縁膜の内壁に半導体領域を形成する工程とを含むことを特徴とする。

本発明の第二の視点に係る半導体装置の態様は、基板と、前記基板上に形成され、前記基板に対して垂直な柱状の半導体領域と、前記半導体領域の側面に形成された第１の絶縁膜と、前記第１の絶縁膜の側面に形成された電荷蓄積膜と、前記電荷蓄積膜の側面に形成された第２の絶縁膜と、前記第２の絶縁膜の側面に接し、少なくとも表面はシリサイドで形成され、前記基板に対して平行な平板状の複数の制御ゲート電極と、前記第２の絶縁膜及び前記制御ゲート電極の表面に形成された第３の絶縁膜とを含むことを特徴とする。

本発明によれば、良質な構造を有する半導体装置及びその製造方法を提供することができる。

図１（ａ）は、第１の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図１（ｂ）は、第１の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。 図２（ａ）は、図１（ａ）に示す構造の詳細を示した図であり、図２（ｂ）は、図１（ｂ）に示す構造の一部を拡大した断面図である。 図３（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図４（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図４（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図５（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図５（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図６（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図６（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図７（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図７（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図８（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図８（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図９（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図９（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１０（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１０（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１１（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１１（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１２（ａ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１２（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１３（ａ）は、第２の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図１３（ｂ）は、第２の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。 図１４（ａ）は、図１３（ａ）に示す構造の一部を拡大した断面図であり、図１４（ｂ）は、図１３（ｂ）に示す構造の詳細を示した図である。 図１５（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１５（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１６（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１６（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１７（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１７（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１８（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１８（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図１９（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図１９（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２０（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２０（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２１（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２１（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２２（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２２（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２３（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２３（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２４（ａ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２４（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２５（ａ）は、第３の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図２５（ｂ）は、第３の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。 図２６（ａ）は、図２５（ａ）に示す構造の一部を拡大した断面図であり、図２６（ｂ）は、図２５（ｂ）に示す構造の詳細を示した図である。 図２７（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２７（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２８（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２８（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図２９（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図２９（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３０（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３０（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３１（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３１（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３２（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３２（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３３（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３３（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３４（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３４（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３５（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３５（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。 図３６（ａ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す断面図であり、図３６（ｂ）は、第３の実施形態の半導体装置の基本的な製造方法の一部を模式的に示す平面図である。

以下、本発明の実施形態の詳細を図面を参照して説明する。なお、以下の各実施形態では、３次元積層技術ＢｉＣＳ（Bit Cost Scalable）を用いた３次元構造を有する不揮発性半導体記憶装置について説明する。また、以下の各実施形態は、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置である。このような不揮発性半導体記憶装置として、ＭＯＮＯＳ型、ＳＯＮＯＳ型等がある。

（第１の実施形態）
図１、図２を用いて、第１の実施形態の半導体装置の基本的な構成を概略的に説明する。

図１（ａ）は、第１の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図１（ｂ）は、第１の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。

図２（ａ）は、図１（ａ）に示す構造の詳細を示した図であり、図２（ｂ）は、図１（ｂ）に示す構造の一部を拡大した断面図である。

図１、図２に示すように、半導体基板を含む基板１００表面近傍には、基板１００に垂直な円柱状の半導体領域１０１が形成されている。半導体領域１０１の側面、すなわち周囲にはトンネル絶縁膜１０２が形成されている。トンネル絶縁膜１０２の側面には電荷蓄積絶縁膜（電荷蓄積膜）１０３が形成され、電荷蓄積絶縁膜１０３の側面にはブロック絶縁膜１０４が形成されている。なお、便宜上、トンネル絶縁膜１０２、電荷蓄積絶縁膜１０３及びブロック絶縁膜１０４からなる構造を、絶縁膜１０５として図示している。ブロック絶縁膜１０４の側面には、ボロン（Ｂ）を含み、且つ基板１００に対して平行な平板状の複数の制御ゲート電極１０６が接して形成され、ブロック絶縁膜１０４及び制御ゲート電極１０６の表面には層間絶縁膜１０７が形成されている。

次に、図１〜図１２を用いて、第１の実施形態の半導体装置の基本的な製造方法を概略的に説明する。図３（ａ）〜図１２（ａ）は、第１の実施形態の半導体装置の基本的な製造方法を模式的に示す断面図であり、図３（ｂ）〜図１２（ｂ）は、第１の実施形態の半導体装置の基本的な製造方法を模式的に示す平面図である。

先ず、図３に示すように、基板１００の表面領域のシリコン酸化膜に犠牲膜形成領域を形成し、犠牲膜１０８としてカーボン膜を犠牲膜形成領域に埋め込む。

次に、図４に示すように、シラン（ＳｉＨ_４）ガスとシラン及び三塩化ホウ素（ＢＣｌ_３）の混合ガスとを交互に用いたＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）によって、基板１００上に、厚さ３０ｎｍ〜５０ｎｍ程度のボロン（不純物）を含まないノンドープのアモルファスシリコン層（第１の半導体層）１０９と、厚さ３０ｎｍ〜５０ｎｍ程度の制御ゲート電極となるボロン（不純物）を含むアモルファスシリコン層（第２の半導体層）１０６とを少なくとも２層以上堆積して積層膜を形成する。なお、アモルファスシリコン層１０６のボロン濃度は５×１０^２０ａｔｏｍ／ｃｍ^３〜２×１０^２１ａｔｏｍ／ｃｍ^３程度である。また、アモルファスシリコン層１０９及びアモルファスシリコン層１０６を形成する工程では、三塩化ホウ素のガスのオンオフを制御することで、装置を交換することなく同一の成膜装置内でアモルファスシリコン層１０９及びアモルファスシリコン層１０６を形成することができる。続いて、ハードマスクとなるアモルファスカーボン層１１０を堆積する。

次に、図５に示すように、アモルファスカーボン層１１０をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングによって、アモルファスシリコン層１０６及びアモルファスシリコン層１０９をエッチングして積層膜を貫通するスリット（溝）１１１を形成する。このスリット１１１により、ワード線間が分離される。

次に、図６に示すように、スリット１１１内にシリコン窒化膜を埋め込むことで、犠牲膜１１２が形成される。この犠牲膜１１２は、後述する工程においてアモルファスシリコン層１０６を支える。

次に、図７に示すように、アモルファスカーボン層１１０をマスクとして用いて、Ｃｌ_２もしくはＢＣｌ_３等の塩素系のガスによるＲＩＥで、アモルファスシリコン層１０６及びアモルファスシリコン層１０９をエッチングする。これにより、積層膜を貫通し且つホール径が４０ｎｍ〜８０ｎｍ程度であるホール（第１のホール）１１３が形成される。また、積層膜の上面及び下面におけるホール１１３の径はほぼ等しく、ホール１１３の側壁は、基板１００に対して垂直である。

次に、図８に示すように、アモルファスシリコン層１０９とアモルファスシリコン層１０６との選択エッチングが可能な薬液、例えばアルカリ系の薬液により、アモルファスシリコン層１０９のみを選択的にエッチングする。より具体的には、コリン液をホール１１３を用い、アルカリの選択比を利用してノンドープ領域であるアモルファスシリコン層１０９のみを選択的にエッチングする。これにより、アモルファスシリコン層１０９が除去され、空隙１１４が形成される。このとき、犠牲膜１１２がアモルファスシリコン層１０６を支えるため、アモルファスシリコン層１０６は所定の位置に保持されている。

次に、図９に示すように、ＡＬＤ（Atomic Layer Deposition）法等を用いて、空隙１１４内及びホール１１３内にシリコン酸化膜１０７を形成する。

次に、図１０に示すように、ＲＩＥによって、ホール１１３内に形成されたシリコン酸化膜１０７をエッチングして、ホール（第２のホール）１１５を形成する。この際、エッチングの対象となるのはシリコン酸化膜であるため、１μｍ以上の厚い膜でも加工することが可能である。その後、酸素プラズマ処理等でアモルファスカーボン層１１０及び犠牲膜１０８の除去を行うことで、空隙１１６が形成される。

次に、図２及び図１１に示すように、ホール１１５の内壁及び空隙１１６の内壁にＣＶＤ法を用いて、ブロック絶縁膜１０４となる厚さ１０ｎｍ程度のアルミニウムと酸素を主成分として含有する例えばアルミナ膜を堆積する。また、このブロック絶縁膜１０４は、シリコン及び酸素を主成分として含有する例えばシリコン酸化膜でも良い。続いて、ＡＬＤ法を用いて電荷蓄積絶縁膜１０３となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。さらに、ＡＬＤ法を用いてトンネル絶縁膜１０２となる厚さ６ｎｍ程度のシリコン酸化膜を堆積する。

次に、図１２に示すように、ＣＶＤ法を用いて、チャネル領域となる不純物をドーピングしたシリコン膜（半導体領域）１０１を形成する。その後、ＣＭＰ（chemical mechanical polishing）等を用いて、平坦化を行う。

次に、図１に示すように、ホットリン酸等で犠牲膜１１２を選択的にエッチングし、スリットを形成する。その後、該スリット内に、シリコン酸化膜を形成し、層間絶縁膜１０７の一部が形成される。

その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。

上記実施形態によれば、ノンドープのアモルファスシリコン層１０９とボロンがドープされたアモルファスシリコン層１０６とを交互に堆積し、積層膜を形成している。そして、ＲＩＥを用いて積層膜にスリット１１１及びホール１１３を形成している。この時、アモルファスシリコン層１０９及びアモルファスシリコン層１０６はＲＩＥにおけるエッチングレートが同様なため、積層膜の厚さに依存することなく、一括して精度良く加工することができる。その結果、少ない工程数で、基板１００に対して垂直な内壁を有するホール１１３を形成することが可能である。これにより、ホール径が一定なホールパターンを形成することが可能である。

また、ノンドープのアモルファスシリコン層１０９及びボロンがドープされたアモルファスシリコン層１０６の積層膜を形成する際は、三塩化ホウ素ガスの導入制御が可能な装置で一括して形成することが可能である。そのため、成膜の装置を切り替えることなく、アモルファスシリコン層１０９及びアモルファスシリコン層１０６の積層構造を形成することができる。その結果、少ない工程数で制御ゲート電極となるアモルファスシリコン層１０６を形成することが可能である。

（第２の実施形態）
図１３、図１４を用いて、第２の実施形態の半導体装置の基本的な構成を概略的に説明する。なお、上記第１の実施形態では、ノンドープのアモルファスシリコン層とボロンがドープされたアモルファスシリコン層とを交互に堆積した積層膜を用いることで、ホールの加工を容易且つ精度良く行った。第２の実施形態では、ゲルマニウムを含むアモルファスシリコン層とノンドープのアモルファスシリコン層とを交互に堆積した積層膜を用いて、ホールの加工を行う。また、第２の実施形態の半導体装置の基本的な構成及び基本的な製造方法は、上述した第１の実施形態と同様である。

図１３（ａ）は、第２の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図１３（ｂ）は、第２の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。

図１４（ａ）は、図１３（ａ）に示す構造の一部を拡大した断面図であり、図１４（ｂ）は、図１３（ｂ）に示す構造の詳細を示した図である。

図１３、図１４に示すように、半導体基板を含む基板１００表面近傍には、基板１００に垂直な円柱状の半導体領域１０１が形成されている。半導体領域１０１の側面にはトンネル絶縁膜１０２が形成されている。トンネル絶縁膜１０２の側面には電荷蓄積絶縁膜１０３が形成され、電荷蓄積絶縁膜１０３の側面にはブロック絶縁膜１０４が形成されている。なお、便宜上、トンネル絶縁膜１０２、電荷蓄積絶縁膜１０３及びブロック絶縁膜１０４からなる構造を、絶縁膜１０５として図示している。ブロック絶縁膜１０４の側面には、シリサイドであり、基板１００に対して平行な平板状の複数の制御ゲート電極１１７が接して形成され、ブロック絶縁膜１０４及び制御ゲート電極１０６の表面には層間絶縁膜１０７が形成されている。

次に、図１３〜図２４を用いて、第２の実施形態の半導体装置の基本的な製造方法を概略的に説明する。図１５（ａ）〜図２４（ａ）は、第２の実施形態の半導体装置の基本的な製造方法を模式的に示す断面図であり、図１５（ｂ）〜図２４（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法を模式的に示す平面図である。

先ず、図１５に示すように、基板１００の表面領域のシリコン酸化膜に犠牲膜形成領域を形成し、犠牲膜１０８としてカーボン膜を犠牲膜形成領域に埋め込む。

次に、図１６に示すように、シラン及びゲルマン（ＧｅＨ_４）の混合ガスとシランガスとを交互に用いたＬＰＣＶＤによって、基板１００上に、厚さ３０ｎｍ〜５０ｎｍ程度のゲルマニウム（Ｇｅ）を含むアモルファスシリコン層（第１の半導体層）１１８と、厚さ３０ｎｍ〜５０ｎｍ程度の制御ゲート電極となるノンドープのアモルファスシリコン層（第２の半導体層）１１７とを少なくとも２層以上堆積して積層膜を形成する。また、アモルファスシリコン層１１８及びアモルファスシリコン層１１７を形成する工程では、ゲルマンのガスのオンオフを制御することで、装置を交換することなく同一の成膜装置内でアモルファスシリコン層１１８及びアモルファスシリコン層１１７を形成することができる。続いて、ハードマスクとなるアモルファスカーボン層１１０を堆積する。

次に、図１７に示すように、アモルファスカーボン層１１０をマスクとして用いて、ＲＩＥ等の異方性エッチングによって、アモルファスシリコン層１１７及びアモルファスシリコン層１１８をエッチングして積層膜を貫通するスリット１１１を形成する。このスリット１１１により、ワード線間が分離される。

次に、図１８に示すように、スリット１１１内にシリコン窒化膜を埋め込むことで、犠牲膜１１２が形成される。この犠牲膜１１２は、後述する工程においてアモルファスシリコン層１１７を支える。

次に、図１９に示すように、アモルファスカーボン層１１０をマスクとして用いて、Ｃｌ_２もしくはＢＣｌ_３等の塩素系のガスによるＲＩＥで、アモルファスシリコン層１１７及びアモルファスシリコン層１１８をエッチングする。これにより、積層膜を貫通し且つホール径が４０ｎｍ〜８０ｎｍ程度であるホール１１３が形成される。また、積層膜の上面及び下面におけるホール１１３の径はほぼ等しく、ホール１１３の側壁は、基板１００に対して垂直である。

次に、図２０に示すように、アモルファスシリコン層１１８とアモルファスシリコン層１１７との選択エッチングが可能な薬液により、アモルファスシリコン層１１８のみを選択的にエッチングする。より具体的には、１／１００程度に希釈したフッ硝酸をホール１１３を用い、ゲルマニウムが導入されたアモルファスシリコン層１１８のみを選択的にエッチングする。これにより、アモルファスシリコン層１１８が除去され、空隙１１４が形成される。このとき、犠牲膜１１２がアモルファスシリコン層１１７を支えるため、アモルファスシリコン層１１７は所定の位置に保持されている。その後、所定の温度でホール１１３内及び空隙１１４内を四塩化チタン（ＴｉＣｌ_３）ガス雰囲気に晒すことにより、アモルファスシリコン層１１７の少なくとも表面がシリサイド化され、制御ゲート電極１１７が形成される。アモルファスシリコン層１１７をシリサイド化することで低抵抗化することが可能である。

次に、図２１に示すように、ＡＬＤ法等を用いて、空隙１１４内及びホール１１３内にシリコン酸化膜１０７を形成する。

次に、図２２に示すように、ＲＩＥによって、ホール１１３内に形成されたシリコン酸化膜１０７をエッチングして、ホール１１５を形成する。その後、酸素プラズマ処理等でアモルファスカーボン層１１０及び犠牲膜１０８の除去を行うことで、空隙１１６が形成される。

次に、図１４及び図２３に示すように、ホール１１５の内壁及び空隙１１６の内壁にＣＶＤ法を用いて、ブロック絶縁膜１０４となる厚さ１０ｎｍ程度のアルミニウムと酸素を主成分として含有する例えばアルミナ膜を堆積する。続いて、ＡＬＤ法を用いて電荷蓄積絶縁膜１０３となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。さらに、ＡＬＤ法を用いてトンネル絶縁膜１０２となる厚さ６ｎｍ程度のシリコン酸化膜を堆積する。

次に、図２４に示すように、ＣＶＤ法を用いて、チャネル領域となる不純物をドーピングしたシリコン膜１０１を形成する。その後、ＣＭＰ等を用いて、平坦化を行う。

次に、図１３に示すように、ホットリン酸等で犠牲膜１１２を選択的にエッチングし、スリットを形成する。その後、該スリット内に、シリコン酸化膜を形成し、層間絶縁膜１０７の一部が形成される。

その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。

上記第２の実施形態によれば、ゲルマニウムを含むアモルファスシリコン層１１８とノンドープのアモルファスシリコン層１１７とを交互に堆積し、積層膜を形成している。そして、ＲＩＥを用いて積層膜にスリット１１１及びホール１１３を形成している。この時、アモルファスシリコン層１１８及びアモルファスシリコン層１１７は上述した第１の実施形態と同様に、ＲＩＥにおけるエッチングレートが同様なため、積層膜の厚さに依存することなく、一括して精度良く加工することができる。その結果、第１の実施形態と同様に、少ない工程数で、基板１００に対して垂直な内壁を有するホール１１３を形成することが可能である。

また、ゲルマニウムを含むアモルファスシリコン層１１８及びノンドープのアモルファスシリコン層１１７の積層膜を形成する際は、ゲルマンガスの導入制御が可能な装置で一括して形成することが可能である。そのため、第１の実施形態と同様に、成膜の装置を切り替えることなく、少ない工程数でアモルファスシリコン層１１８及びアモルファスシリコン層１１７の積層構造を形成することができる。

また、図２０の工程において、空隙１１４が形成されるため、アモルファスシリコン層１１７の表面の広い範囲をシリサイド化のガスにさらすことができる。このため、アモルファスシリコン層１１７を効率的にシリサイド化でき、抵抗の低い電極を形成することができる。

（第３の実施形態）
図２５、図２６を用いて、第３の実施形態の半導体装置の基本的な構成を概略的に説明する。なお、上記第１の実施形態では、ノンドープのアモルファスシリコン層とボロンがドープされたアモルファスシリコン層とを交互に堆積した積層膜を用いることで、ホールの加工を容易且つ精度良く行った。しかし、第３の実施形態では、ボロン及びゲルマニウムを含むアモルファスシリコン層とゲルマニウムを含むアモルファスシリコン層とを交互に堆積した積層膜を用いて、ホールの加工を行う。また、第３の実施形態の半導体装置の基本的な構成及び基本的な製造方法は、上述した第１及び第２の実施形態と同様である。

図２５（ａ）は、第３の実施形態の半導体装置の基本的な構成を模式的に示す断面図であり、図２５（ｂ）は、第３の実施形態の半導体装置の基本的な構成を模式的に示す平面図である。

図２６（ａ）は、図２５（ａ）に示す構造の一部を拡大した断面図であり、図２６（ｂ）は、図２５（ｂ）に示す構造の詳細を示した図である。

図２５、図２６に示すように、半導体基板を含む基板１００表面近傍には、基板１００に垂直な円柱状の半導体領域１０１が形成されている。半導体領域１０１の側面、すなわち周囲にはトンネル絶縁膜１０２が形成されている。トンネル絶縁膜１０２の側面には電荷蓄積絶縁膜（電荷蓄積膜）１０３が形成され、電荷蓄積絶縁膜１０３の側面にはブロック絶縁膜１０４が形成されている。なお、便宜上、トンネル絶縁膜１０２、電荷蓄積絶縁膜１０３及びブロック絶縁膜１０４からなる構造を、絶縁膜１０５として図示している。ブロック絶縁膜１０４の側面には、ボロン及びゲルマニウムを含み、基板１００に対して平行な平板状の複数の制御ゲート電極１１９が接して形成され、ブロック絶縁膜１０４及び制御ゲート電極１１９の表面には層間絶縁膜１０７が形成されている。

次に、図２５〜図３６を用いて、第３の実施形態の半導体装置の基本的な製造方法を概略的に説明する。図２７（ａ）〜図３６（ａ）は、第２の実施形態の半導体装置の基本的な製造方法を模式的に示す断面図であり、図２７（ｂ）〜図３６（ｂ）は、第２の実施形態の半導体装置の基本的な製造方法を模式的に示す平面図である。

先ず、図２７に示すように、基板１００の表面領域のシリコン酸化膜に犠牲膜形成領域を形成し、犠牲膜１０８としてカーボン膜を犠牲膜形成領域に埋め込む。

次に、図２８に示すように、シラン及びゲルマンの混合ガスとシラン、ゲルマン及び三塩化ホウ素の混合ガスとを交互に用いたＬＰＣＶＤによって、基板１００上に、厚さ３０ｎｍ〜５０ｎｍ程度のゲルマニウムを含むアモルファスシリコン層（第１の半導体層）１１８と、厚さ３０ｎｍ〜５０ｎｍ程度の制御ゲート電極となるゲルマニウム及びボロンを含むアモルファスシリコン層（第２の半導体層）１１９とを少なくとも２層以上堆積して積層膜を形成する。なお、アモルファスシリコン層１１９のボロン濃度は５×１０^２０ａｔｏｍ／ｃｍ^３〜２×１０^２１ａｔｏｍ／ｃｍ^３程度である。また、アモルファスシリコン層１１８及びアモルファスシリコン層１１９を形成する工程では、三塩化ホウ素のガスのオンオフを制御することで、装置を交換することなく同一の成膜装置内でアモルファスシリコン層１１８及びアモルファスシリコン層１１９を形成することができる。続いて、ハードマスクとなるアモルファスカーボン層１１０を堆積する。

次に、図２９に示すように、アモルファスカーボン層１１０をマスクとして用いて、ＲＩＥ等の異方性エッチングによって、アモルファスシリコン層１１９及びアモルファスシリコン層１１８をエッチングして積層膜を貫通するスリット１１１を形成する。このスリット１１１により、ワード線間が分離される。

次に、図３０に示すように、スリット１１１内にシリコン窒化膜を埋め込むことで、犠牲膜１１２が形成される。この犠牲膜１１２は、後述する工程においてアモルファスシリコン層１１９を支える。

次に、図３１に示すように、アモルファスカーボン層１１０をマスクとして用いて、Ｃｌ_２もしくはＢＣｌ_３等の塩素系のガスによるＲＩＥで、アモルファスシリコン層１１９及びアモルファスシリコン層１１８をエッチングする、これにより、積層膜を貫通し且つホール径が４０ｎｍ〜８０ｎｍ程度であるホール１１３が形成される。また、積層膜の上面及び下面におけるホール１１３の径はほぼ等しく、ホール１１３の側壁は、基板１００に対して垂直である。

次に、図３２に示すように、アモルファスシリコン層１１８とアモルファスシリコン層１１９との選択エッチングが可能な薬液、例えばアルカリ系の薬液により、アモルファスシリコン層１１８のみを選択的にエッチングする。より具体的には、コリン液をホール１１３を用い、アルカリの選択比を利用してボロンが導入されていないアモルファスシリコン層１１８のみを選択的にエッチングする。これにより、アモルファスシリコン層１１８が除去され、空隙１１４が形成される。このとき、犠牲膜１１２がアモルファスシリコン層１１９を支えるため、アモルファスシリコン層１１９は所定の位置に保持されている。

次に、図３３に示すように、ＡＬＤ法等を用いて、空隙１１４内及びホール１１３内にシリコン酸化膜１０７を形成する。

次に、図３４に示すように、ＲＩＥによって、ホール１１３内に形成されたシリコン酸化膜１０７をエッチングして、ホール１１５を形成する。その後、酸素プラズマ処理等でアモルファスカーボン層１１０及び犠牲膜１０８の除去を行うことで、空隙１１６が形成される。

次に、図２６及び図３５に示すように、ホール１１５の内壁及び空隙１１６の内壁にＣＶＤ法を用いて、ブロック絶縁膜１０４となる厚さ１０ｎｍ程度のアルミニウムと酸素を主成分として含有する例えばアルミナ膜を堆積する。続いて、ＡＬＤ法を用いて電荷蓄積絶縁膜１０３となる厚さ５ｎｍ程度のシリコン窒化膜を堆積する。さらに、ＡＬＤ法を用いてトンネル絶縁膜１０２となる厚さ６ｎｍ程度のシリコン酸化膜を堆積する。

次に、図３６に示すように、ＣＶＤ法を用いて、チャネル領域となる不純物をドーピングしたシリコン膜１０１を形成する。その後、ＣＭＰ等を用いて、平坦化を行う。

次に、図２５に示すように、ホットリン酸等で犠牲膜１１２を選択的にエッチングし、スリットを形成する。その後、該スリット内に、シリコン酸化膜を形成し、層間絶縁膜１０７の一部が形成される。

その後、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性半導体記憶装置を完成させる。

上記第３の実施形態によれば、ゲルマニウムを含むアモルファスシリコン層１１８とゲルマニウム及びボロンを含むアモルファスシリコン層１１９とを交互に堆積し、積層膜を形成している。そして、ＲＩＥを用いて積層膜にスリット１１１及びホール１１３を形成している。この時、アモルファスシリコン層１１９及びアモルファスシリコン層１１８は上述した第１の実施形態と同様に、ＲＩＥにおけるエッチングレートが同様なため、積層膜の厚さに依存することなく、一括して精度良く加工することができる。その結果、第１の実施形態と同様に、少ない工程数で、基板１００に対して垂直な内壁を有するホール１１３を形成することが可能である。

また、ゲルマニウムを含むアモルファスシリコン層１１８及びゲルマニウム及びボロンを含むアモルファスシリコン層１１９の積層膜を形成する際は、三塩化ホウ素の導入制御が可能な装置で一括して形成することが可能である。そのため、第１の実施形態と同様に、成膜の装置を切り替えることなく、少ない工程数でアモルファスシリコン層１１８及びアモルファスシリコン層１１８の積層構造を形成することができる。

なお、上述した第２実施形態では、図２０に示す工程において、ホール１１３内及び空隙１１４内を四塩化チタン（ＴｉＣｌ_３）ガス雰囲気に晒すことにより、アモルファスシリコン層１１７をホール１１３に面する表面のみならず、ホール１１３から離れた領域もシリサイド化している。上述した第１実施形態においても、同様の工程を行って良い。具体的には、図８に示す工程、つまり、アモルファスシリコン層１０９を選択的にエッチングした後に、ホール１１３内及び空隙１１４内を四塩化チタン（ＴｉＣｌ_３）ガス雰囲気に晒すことにより、アモルファスシリコン層１０６をシリサイド化しても良い。また、同様に、上述した第３の実施形態においても、この工程を行ってよい。具体的には、図３２に示す工程、つまり、アモルファスシリコン層１１８を選択的にエッチングした後に、ホール１１３内及び空隙１１４内を四塩化チタン（ＴｉＣｌ_３）ガス雰囲気に晒すことにより、アモルファスシリコン層１１９をシリサイド化しても良い。これにより、抵抗の低い電極を形成することができる。また、ホール１１３及び空隙１１４に面するアモルファスシリコン層１０６、１１７、１１９の表面領域のみをシリサイド化することでも、同様の効果を十分得ることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１００…基板、 １０１…半導体領域、 １０２…トンネル絶縁膜、
１０３…電荷蓄積絶縁膜、 １０４…ブロック絶縁膜、
１０６…制御ゲート電極、 １０７…層間絶縁膜、
１０９…アモルファスシリコン層、 １１１…スリット、 １１２…犠牲膜、
１１３…ホール、 １１４…空隙、 １１５…ホール、
１１６…アモルファスシリコン層、 １１７…制御ゲート電極、
１１８…アモルファスシリコン層、 １１９…制御ゲート電極、

Claims (6)

1. 基板上に複数の第１の半導体層と複数の第２の半導体層とが交互に積層された積層膜を形成する工程と、
   前記第１及び第２の半導体層とをエッチングして前記積層膜を貫通する溝を形成する工程と、
   前記溝内に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜を形成した後、前記第１及び第２の半導体層をエッチングして前記積層膜を貫通する第１のホールを形成する工程と、
   前記第１のホールを形成した後、第１の半導体層を選択的にエッチングして、空隙を形成する工程と、
   前記空隙内及び前記第１のホール内に第２の絶縁膜を形成する工程と、
   前記第１のホール内に形成された第２の絶縁膜をエッチングして第２のホールを形成する工程と、
   前記第２のホールの内壁に第３の絶縁膜を形成する工程と、
   前記第３の絶縁膜の内壁に電荷蓄積膜を形成する工程と、
   前記電荷蓄積膜の内壁に第４の絶縁膜を形成する工程と、
   前記第４の絶縁膜の内壁に半導体領域を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第１の半導体層はシリコン層であり、前記第２の半導体層はボロンがドープされたシリコン層であることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１の半導体層はシリコンゲルマニウム層であり、前記第２の半導体層はシリコン層であることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記第１の半導体層はシリコンゲルマニウム層であり、前記第２の半導体層はボロンがドープされたシリコンゲルマニウム層であることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記空隙を形成した後、前記第２の半導体層をシリサイド化する工程を更に含むことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 基板と、
   前記基板上に形成され、前記基板に対して垂直な柱状の半導体領域と、
   前記半導体領域の側面に形成された第１の絶縁膜と、
   前記第１の絶縁膜の側面に形成された電荷蓄積膜と、
   前記電荷蓄積膜の側面に形成された第２の絶縁膜と、
   前記第２の絶縁膜の側面に接し、少なくとも表面はシリサイドで形成され、前記基板に対して平行な平板状の複数の制御ゲート電極と、
   前記第２の絶縁膜及び前記制御ゲート電極の表面に形成された第３の絶縁膜と
   を含むことを特徴とする半導体装置。

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