TWI692841B - 三維記憶裝置的陣列共通源極結構以及其形成方法 - Google Patents

三維記憶裝置的陣列共通源極結構以及其形成方法 Download PDF

Info

Publication number
TWI692841B
TWI692841B TW107127826A TW107127826A TWI692841B TW I692841 B TWI692841 B TW I692841B TW 107127826 A TW107127826 A TW 107127826A TW 107127826 A TW107127826 A TW 107127826A TW I692841 B TWI692841 B TW I692841B
Authority
TW
Taiwan
Prior art keywords
layer
conductive layer
conductive
forming
channel
Prior art date
Application number
TW107127826A
Other languages
English (en)
Other versions
TW201913895A (zh
Inventor
肖莉紅
震宇 呂
陶謙
姚蘭
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW201913895A publication Critical patent/TW201913895A/zh
Application granted granted Critical
Publication of TWI692841B publication Critical patent/TWI692841B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公開了一種形成3D記憶裝置的方法。該方法包括：於一基底上形成一交替導電/介電堆疊；形成一縫隙垂直地貫穿該交替導電/介電堆疊；於該縫隙的側壁上形成一隔離層；形成一第一導電層覆蓋該隔離層；對該第一導電層進行一電漿處理，並於該電漿處理之後進行一第一摻雜製程；形成一第二導電層覆蓋該第一導電層並填入該縫隙；對該第二導電層進行一第二摻雜製程，並於該第二摻雜製程之後進行一快速熱結晶製程；移除該第一導電層與該第二導電層的上部，以於該縫隙中形成一凹陷；以及於該凹陷中形成一第三導電層。

Description

三維記憶裝置的陣列共通源極結構以及其形成方法
本公開係關於一種半導體技術領域，尤指三維(3D)記憶裝置的陣列共通源極結構以及其形成方法。
通過改進製程技術、電路設計、程式設計演算法和製造製程，將平面記憶單元縮放到更小的尺寸。然而，隨著記憶單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶單元的儲存密度接近上限。三維(3D)記憶架構可以解決平面記憶單元中的密度限制。
在一些現有的3D記憶裝置，例如3D NAND記憶裝置中，記憶單元陣列包括多個電晶體串。各個串一般包括彼此互相串接的至少一個列選擇電晶體、多個記憶單元電晶體以及一接地選擇電晶體。接地選擇電晶體的源極區電性連接至一共通源極線(common source line，CSL)。共通源極線連接結構一般是於一共通源極接觸孔中沉積金屬鎢而形成。由於金屬鎢的高應力，使得3D NAND記憶裝置的應力可能會不均勻，進而造成各種嚴重的製程問題，例如晶圓翹曲、微影製程失焦、鍍層偏移等，而這些問題是因為於製程中晶圓滑動所造成的。
本文公開了形成三維(3D)記憶裝置的方法的實施例。
本公開的一方向提供一種形成三維(3D)記憶裝置的方法，包括：於一基底上形成一交替導電/介電堆疊；形成一縫隙垂直地貫穿該交替導電/介電堆疊；於該縫隙的側壁上形成一隔離層；形成一第一導電層覆蓋該隔離層；對該第一導電層進行一電漿處理，並於該電漿處理之後進行一第一摻雜製程；形成一第二導電層覆蓋該第一導電層並填入該縫隙；對該第二導電層進行一第二摻雜製程，並於該第二摻雜製程之後進行一快速熱結晶製程；移除該第一導電層與該第二導電層的上部，以於該縫隙中形成一凹陷；以及於該凹陷中形成一第三導電層。
在一些實施例中，形成該交替導電/介電堆疊包括：形成至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一導電層以及一介電層。在一些實施例中，形成該交替導電/介電堆疊包括：形成至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一鎢層以及一氧化矽層。
在一些實施例中，該方法更包括：形成具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及形成複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
在一些實施例中，形成具有該等通道結構的該陣列包括：形成具有複數個通道孔的一陣列，各該通道孔垂直地貫穿該交替導電/介電堆疊；於各該通道孔的底部形成一磊晶層；於各該通道孔的側壁上形成一功能層；形成一通道層覆蓋該功能層的側壁，且該通道層接觸各該通道孔中的該磊晶層；以及形成一填充結構覆蓋該通道層的側壁並填入各該通道孔。
在一些實施例中，該方法更包括：於該縫隙的底部形成一摻雜區。
在一些實施例中，形成該第一導電層包括：以一低壓化學氣相沉積(LPCVD)製程形成一第一多晶矽層。
在一些實施例中，形成該第一導電層更包括：以被氬氣或氮氣稀釋的矽烷(silane)與氫氣的混合物當作該LPCVD製程的一前驅氣體；以及以一批次式爐管(batch funace)當作該LPCVD製程的加熱爐管，設定反應溫度大約介於攝氏400度至攝氏800度之間，並設定腔室壓力大約介於0.1托(Torr)至1托之間。
在一些實施例中，對該第一導電層進行該電漿處理，並於該電漿處理之後進行該第一摻雜製程包括：對該第一多晶矽層進行一NH3 電漿處理；以及以複數個砷離子或複數個硼離子對該第一多晶矽層進行一第一重摻雜製程。
在一些實施例中，對該第一多晶矽層進行該NH3 電漿處理包括：於溫度大約介於攝氏300度至攝氏600度下進行一低壓化學氣相沉積爐管製程。
在一些實施例中，形成該第二導電層包括：於對該第一導電層進行該摻雜製程之後，以一低壓化學氣相沉積(LPCVD)製程形成一第二多晶矽層以覆蓋該第一導電層且填入該縫隙。
在一些實施例中，對該第二導電層進行該第二摻雜製程，並於該第二摻雜製程之後進行該快速熱結晶製程包括：以複數個砷離子或複數個硼離子對該第二多晶矽層進行一第二重摻雜製程；以及對被摻雜的該第二導電層進行一尖峰式退火(spike annealing)製程或一快速退火(flash annealing)製程。
在一些實施例中，對被摻雜的該第二導電層進行一尖峰式退火製程或一快速退火製程包括：於溫度大約介於攝氏800度至攝氏1200度下進行一尖峰式退火製程或一快速退火製程，用以有效地活化該砷離子摻雜物或硼離子摻雜物且使該第二多晶矽層被部分結晶化。
在一些實施例中，對被摻雜的該第二導電層進行一尖峰式退火製程或一快速退火製程包括：先對被摻雜的該第二導電層進行一尖峰式退火製程，然後再對被摻雜的該第二導電層進行一快速退火製程；或先對被摻雜的該第二導電層進行一快速退火製程，然後再對被摻雜的該第二導電層進行一尖峰式退火製程。
在一些實施例中，該方法更包括：於移除該第一導電層與該第二導電層的該上部以於該縫隙中形成該凹陷之後，對該第一導電層與該第二導電層的一剩餘部進行一補償摻雜製程。
在一些實施例中，該補償摻雜製程包括：以複數個砷離子或複數個硼離子對該第一導電層與該第二導電層的該剩餘部進行一重摻雜製程。
在一些實施例中，於該凹陷中形成該第三導電層包括：於該凹陷中沉積一鎢層；以及進行一化學機械研磨製程，以平坦化該鎢層的上表面。
本公開的另一方向提供一種三維(3D)記憶裝置，包括：一基底上的一交替導電/介電堆疊；一縫隙垂直地貫穿該交替導電/介電堆疊；於該縫隙的側壁上的一隔離層；以及該縫隙中的一共通源極結構，共通源極結構包括：一下部，包括：一第一導電層覆蓋該隔離層，且該第一導電層被一電漿處理以及該電漿處理之後的一摻雜製程處理；以及一第二導電層覆蓋該第一導電層並填入該縫隙，且該第二導電層被一摻雜製程以及該摻雜製程之後的一快速熱結晶製程處理；以及一上部，包括一第三導電層。
在一些實施例中，該交替導電/介電堆疊包括：至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一導電層以及一介電層。在一些實施例中，該交替導電/介電堆疊包括：至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一鎢層以及一氧化矽層。
在一些實施例中，該裝置更包括：具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
在一些實施例中，各該通道結構包括：一通道孔垂直地貫穿該交替導電/介電堆疊；一磊晶層位於各通道孔的底部；一功能層位於各通道孔的側壁上；一通道層覆蓋該功能層的側壁，且該通道層接觸該磊晶層；以及一填充結構覆蓋該通道層的側壁並填入該通道孔。
在一些實施例中，該裝置更包括：一摻雜區位於該縫隙的底部。
在一些實施例中，該第一導電層為包括複數個砷離子或複數個硼離子的一第一多晶矽層。該第二導電層為包括複數個砷離子或複數個硼離子且至少部分被結晶化的一第二多晶矽層。該第三導電層為一鎢層。
相關領域的技術人員可根據本公開的敘述說明、申請專利範圍以及圖式了解本公開的其他方向。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“該”的術語可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被對應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直或/及沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成接觸、互連線或/及通孔觸點）和一個或複數個介電層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文所使用的，術語“3D記憶裝置”指的是在橫向取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為“記憶體串”，例如NAND串)使得記憶體串相對於基底在垂直方向上延伸的半導體裝置。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
依據本公開的多種實施例提供形成3D記憶裝置的陣列共通源極結構的方法。以被公開的方法形成的各共通源極結構可包括一多晶矽的下部以及一鎢的上部。該下部可被重摻雜且被快速熱退火結晶化。被公開的形成陣列共通源極結構的方法可顯著地減少晶圓應力且有效地改善多晶矽共通源極的導電率與裝置遷移率。
請參考第1圖。第1圖為根據本公開一些實施例的形成3D記憶裝置的陣列共通源極結構的示例性方法的流程圖。第2A圖至第2E圖繪示了示例性3D記憶裝置於第1圖中所示方法的一些製作階段的剖面圖。
如第1圖所示，該方法可開始於操作S110，其中一交替導電/介電堆疊可形成於一基底上。多個通道結構可形成於該交替導電/介電堆疊中且排列成一陣列。可形成多個縫隙垂直地貫穿該交替導電/介電堆疊且可水平地延伸且彼此平行。一摻雜區可形成於各該縫隙的底部，當作一共通源極區。多個隔離層可形成於該等縫隙的側壁上。
在一些實施例中，形成該交替導電/介電堆疊的一製程可包括下列程序。如第2A圖所示，包括有複數個介電層對的交替介電層堆疊可形成於該基底100上。該基底10可包括具有任何適合結構的任何適合的半導體基底，例如一單晶單層基底、一多晶矽單層基底、一多晶矽與金屬多層基底等。該交替介電堆疊的各介電層對可包括一第一介電層與一第二介電層的交替堆疊，且第二介電層不同於第一介電層。在一些實施例中，該等第一介電層可當作多個絕緣層，而該等第二介電層可當作多個犧牲層，用以於後續製程中被多個電層替換。於該等第二介電層被該等導電層替換之後，該交替介電層堆疊可被轉換成一交替導電/介電堆疊200，如第2A圖所示。在一些實施例中，該等第一介電層以及該等第二介電層沿一平行於基底表面的一側向方向延伸。該交替介電堆疊可由一個或多個薄膜沉積製程所形成，其包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合。
在一些實施例中，該交替介電堆疊可包括複數個氧化物/氮化物層對。各介電層對包括一層的氧化矽以及一層的氮化矽。該複數個氧化物/氮化物層對在本文亦可被歸屬為一“交替氧化物/氮化物堆疊”。也就是說，於交替介電堆疊中，多個氧化物曾與多個氮化物層於一垂直方向上交替。換句話說，除了一給定的交替氧化物/氮化物堆疊中的一頂層與一底層，其他各氧化物層可被夾設於兩相鄰的氮化物層之間，且各該氮化物層可被夾設於兩相鄰的氧化物層之間。
多個氧化物層可分別具有相同的厚度或具有不同的厚度。舉例來說，各氧化物層的厚度可大約介於10奈米(nm)至150奈米之間。相似地，多個氮化物層可分別具有相同的厚度或不同的厚度。舉例來說，各氮化物層的厚度可大約介於10奈米至150奈米之間。在一些實施例中，該交替介電堆疊的總厚度可大於1000奈米。
此外，該等氧化物層或/及該等氮化物層可包括任何適合的氧化物材料或/及氮化物材料。舉例來說，氧化物材料或/及氮化物材料的元素可包括但並不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、經摻雜的矽、矽化物或其任何組合。在一些實施例中，該等氧化物層可為多個氧化矽層，且該等氮化物層可為多個氮化矽層。
該交替介電堆疊可包括任何適合層數的該等氧化物層與該等氮化物層。在一些實施例中，於該交替介電堆疊中的該等氧化物層與該等氮化物層的總層數大於或等於64。也就是說，氧化物/氮化物層對的數量可大於或等於32。在一些實施例中，交替氧化物/氮化物堆疊包括與該氧化物/氮化物層對的材料或/及厚度不同的更多的氧化物層或更多的氮化物層。舉例來說，該交替介電堆疊中的一底層以及一頂層可為氧化物層。
如第2A圖所示，多個通道結構300可形成於該交替介電堆疊中。各通道結構可包括一通道孔垂直地延伸穿過該交替介電堆疊、一磊晶層位於該通道孔的該底部上、一功能層位於該通道孔的該側壁上以及一通道層位於該功能層與一填充結構之間。該多個通道結構可於該交替介電堆疊中排列成一陣列。
在一些實施例中，形成該通道結構的製程包括形成一通道孔垂直延伸而穿過該交替介電堆疊。該通道孔可具有一高深寬比，此深寬比為該通道孔的直徑與深度的比。可利用蝕刻該交替介電堆疊以及一後續清理製程來形成該通道孔。用以形成該通道孔的蝕刻製程可為一濕式蝕刻、一乾式蝕刻或其組合。
在一些實施例中，形成該通道結構的製程包括於該通道孔的該底部上形成一磊晶層310。該磊晶層310可形成於該通道孔的底部上以及被通道孔暴露出的基底100上。在一些實施例中，該磊晶層310可為以選擇性磊晶成長(SEG)製程形成的一多晶矽層。在一些實施例中，該磊晶層310可未直接形成於基底100的表面上。一個或多個層可形成於該磊晶層與基底100之間。也就是說，該磊晶層覆蓋基底100。該磊晶層310的一上表面可高於該底部第一介電層的一底表面。
在一些實施例中，形成該通道結構的製程包括於該通道孔的側壁上形成一功能層。該功能層可為一複合介電層，例如一阻障層、一儲存層以及一穿隧層的一組合。包括以該阻障層、該儲存層以及該穿隧層的該功能層可由一個或多個薄膜沉積製程所形成，例如ALD、CVD、PVD、任何其他適合製程或其任何組合。
該阻障層可形成於該儲存層與該通道孔的該側壁之間。該阻障層可用以阻擋電荷流出。在一些實施例中，該阻障層可為一氧化矽層或一氧化矽/氮化矽/氧化矽(ONO)層的組合。在一些實施例中，該阻障層包括高介電常數(high-k)介電材料(例如氧化鋁)。在一些實施例中，該阻障層的厚度可大約介於3奈米至20奈米之間。
該儲存層可形成於該穿隧層與該阻障層之間。來自於該通道層的電子或電洞可穿過該穿隧層而隧穿至該儲存層。該儲存層可用以儲存電荷(墊子或電洞)以進行記憶操作。該儲存層中的電荷儲存或移除可影響該半導體通道的開/關狀態或/及電導。該儲存層可包括一個或多個材料膜，材料膜包括但並不限於氮化矽、氮氧化矽、氧化矽與氮化矽的組合或其任何組合。在一些實施例中，該儲存層可包括利用一個或多個沉積製程所形成的一氮化物層。在一些實施例中，該儲存層的厚度可大約介於3奈米至20奈米之間。
該穿隧層可形成於該儲存層的該側壁上。該穿隧層可用以使電荷(電子或電洞)隧穿。該穿隧層可包括介電材料，介電材料包括但並不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，該穿隧層可為利用一沉積製程所形成的一氧化物層。在一些實施例中，該穿隧層的厚度可大約介於3奈米至20奈米之間。
在一些實施例中，形成該通道結構的製程更包括形成一通道層覆蓋該功能層的該側壁。在一些實施例中，該通道層可為利用一薄膜沉積製程所形成的一非晶矽層或一多晶矽層，例如ALD、CVD、PVD或其他適合的製程。在一些實施例中，該通道層的厚度可大約介於5奈米至20奈米之間。
在一些實施例中，形成該通道結構的製程更包括形成一填充結構覆蓋該通道層且填入該通道孔。在一些實施例中，該填充結構可為利用任何適合的沉積製程所形成的氧化物層，例如ALD、CVD、PVD等。在一些實施例中，該填充結構可包括一個或多個空氣間隔。
如第2A圖所示，多個縫隙(在此可視為閘極線縫隙)400可形成於該交替介電堆疊中。各閘極線縫隙400可垂直地貫穿該交替介電堆疊且大體上沿兩個通道結構鎮列之間之間的一直線延伸。該多個閘極線縫隙400可藉由在該交替介電堆疊上方形成一遮罩層且利用例如微影製程對該遮罩進行圖案化以於該圖案化遮罩層中形成對應該多個閘極線縫隙的多個開孔而形成。可進行一適合的蝕刻製程例如乾式蝕刻或/及濕式蝕刻來移除被該等開孔暴露出的該交替介電堆疊的部分，直到該多個開孔暴露出該基底100為止。可於形成該多個閘極線縫隙後移除該遮罩層。
在一些實施例中，可進行一閘極取代製程(亦被視為“字元線取代”製程)，以導電層(例如W)取代該交替介電堆疊的第二介電層(例如氮化矽)。結果，於該閘極取代製程之後，該交替介電堆疊可成為如第2A圖中所示的一交替導電/介電堆疊200。
如上所述，該交替介電堆疊中的該等第二介電層可當作複數個犧牲層，且可利用適合的蝕刻製程(例如等向性乾式蝕刻或一濕式蝕刻)來移除該等第二介電層。相對於該第一介電層的材料，該蝕刻製程可對於該第二介電層的材料具有所需的高蝕刻選擇比，而該蝕刻製程可因此對於該第一介電層有最小的影響。該等向性乾式蝕刻或/及該濕式蝕刻可自不同方向移除第二介電層而暴露出各第一介電層的上表面與底表面。因此，可於多個第一介電層之間形成多個水平溝槽。在一些實施例中，該等第二介電層包括氮化矽，而該等向性乾式蝕刻的蝕刻劑包括CF4 、CHF3 、C4 F8 、C4 F6 以及CH2 F2 中的一個或多個。該等向性乾式蝕刻的射頻(RF)功率可大約低於100W，且偏壓可大約低於10V。在一些實施例中，該等第二介電層包括氮化矽，且該濕式蝕刻的蝕刻劑包括磷酸。
接著，該多個導電層可利用適合的閘極金屬材料填入該等水平溝槽而形成。該閘極金屬材料可填入各水平溝槽以形成多個導電層來提供後續形成的多個字元線(即閘極)的基本材料。該閘極金屬材料可包括任何蝕刻的導電材料，例如鎢、鋁、銅、鈷或其任何組合，用以形成該等字元線(即閘極)。該閘極金屬材料可利用適合的沉積方法沉積進入多個水平溝槽中，例如CVD、物理氣相沉積(PVD)、電漿輔助CVD(PECVD)、濺鍍、金屬有機化學氣相沉積(MOCVD)或/及ALD。在一些實施例中，該等導電層包括以CVD形成的鎢。
在一些實施例中，於形成該多個導電層之後，該多個導電層接近該等縫隙400的部分可被移除。在一些實施例中，為了確保多個閘極之間的絕緣，可進行一凹陷蝕刻來移除該多個導電層接近該等縫隙400的該等部分。在這樣做時，可於各溝槽中形成該導電層的一凹陷。
如第2A圖所示，多個隔離層410可形成於該多個閘極線縫隙400的側壁上。該等隔離層410可覆蓋該等閘極線縫隙400的側壁且填入與該多個導電層對應的多個凹陷。該等隔離層410可當作隔離間隙子用以提供該交替導電/介電堆疊中的該等導電層與後續製程中形成的導電牆之間的電性隔離。
該等隔離層410可利用適合的沉積製程以及沉積製程之後的一蝕刻製程來形成。舉例來說，可進行一沉積製程例如濺鍍、PVD、MOCVD、低壓化學氣相沉積(LPCVD)或/及ALD等來形成該等隔離層410。該等隔離層410的材料可包括任何適合的絕緣材料，例如氧化矽等。在形成該等隔離層410之後，可進行一蝕刻製程來移除位於各閘極線縫隙400底部的該等隔離層的部分以暴露出該基底100。一摻雜區420可形成於各縫隙400的底部，當作一共通源極區。例如，可藉由通過該等閘極線縫隙400進行離子植入或/及熱擴散，以於在各閘極線縫隙400下方的該基底100中形成該摻雜區420。
要指出的是，在本公開中，一X-方向可被定義為與該基底100的該表面平行的一水平面中的一方向，且與第2A圖中所示的該剖面垂直。也就是說，X-方向為該等縫隙400延伸的方向。該Y-方向可被定義為與該基底100的該表面平行的該水平面中的一方向，且與第2A圖中所示的該剖面平行。在一些實施例中，於該操作S110中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於40奈米，且於Y-方向上的晶圓彎曲可大約小於50奈米。
請再參考第1圖。該方法進行到操作S120，其中一第一導電層可形成於該多個縫隙的該等側壁上與底部上。可於該第一導電層上進行一電漿處理製程以及一摻雜製程。
如第2B圖所示，該第一導電層510可形成於該多個縫隙400的該等側壁上以及底部，用以覆蓋該等磊晶層310以及該等隔離層410。在一些實施例中，該第一導電層510可為利用低壓化學氣相沉積(LPCVD)製程所形成的一多晶矽層。在一些實施例中，該第一導電層510可接著被一氣體電漿製程例如一氨(NH3 )電漿處理製程處理。進一步地，被該電漿處理製程處理後的該第一導電層510接著進行一重摻雜製程，用以將多個砷(As)離子或/及多個硼(B)離子以外部方式植入。
具體地說，被氬氣(Ar)或氮氣(N2 )稀釋的矽烷(SiH4 )與氫氣(H2 )可當作該LPCVD製程的一前驅氣體，用以沉積該多晶矽材料。一批次式爐管可當作該LPCVD製程的加熱爐管。該加熱爐管中的反應溫度可大約介於攝氏400度至攝氏800度之間。該加熱爐管的腔室壓力可大約介於0.1托至1托之間。該NH3 電漿處理製程可於溫度大約介於攝氏300度至攝氏600度之間的狀況下在該PECVD腔室中進行。利用NH3 電漿處理製程可終結多晶矽表面的懸浮鍵，進而改善裝置遷移率。
在一些實施例中，於該操作S120中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於50奈米，且於Y-方向上的晶圓彎曲可大約小於30奈米。
請再參考第1圖。該方法進行到操作S130，其中一第二導電層可形成以覆蓋該第一導電層且填入該多個縫隙。可於該第二導電層上進行一摻雜製程以及一退火製程。
如第2C圖所示，該第二導電層520可形成以覆蓋該第一導電層510且填入該等縫隙400。在一些實施例中，該第二導電層520可為利用一低壓化學氣相沉積(LPCVD)製程形成的一多晶矽層。在一些實施例中，形成該第二導電層520的該等製程參數可與上述形成該第一導電層510的該等製程參數相同。要指出的是，該第二導電層520以及該第一導電層510可由相同或不同的製作條件來形成。
在一些實施例中，該第二導電層520可為被複數個砷(As)離子或/及複數個硼(B)離子重摻雜的一多晶矽層。該退火製程可為一快速熱結晶製程，其包括於溫度大約介於攝氏800度至攝氏1200度下進行的一尖峰式退火(spike annealing)製程或/及一快速退火(flash annealing)製程。舉例來說，可進行一尖峰式退火製程並於其後進行一快速退火製程、只進行一快速退火製程或進行一快速退火製程或/及一尖峰式退火製程。該尖峰式退火可決定該化學分布的位置且藉由後續不易造成擴散的快速退火可在維持高程度摻雜物活化之外增加活化效果。因此，該多晶矽層可被部分結晶化，且可提升該多晶矽層的導電率。要指出的是，多晶矽的本質電阻率大約比由一化學氣相沉積(CVD)製程形成的鎢(W)的本質電阻率高10倍至100倍。因此，被多個As或B離子重摻雜的該多晶矽可具有一提升的導電率而比得上鎢(W)的導電率。
在一些實施例中，於該操作S130中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於15奈米，且於Y-方向上的晶圓彎曲可大約為0奈米。
請再參考第1圖。該方法進行至操作S140，其中該第一導電層以及該第二導電層的多個部分可被移除以於各該縫隙中形成一凹陷。可於該第一導電層與該第二導電層的該剩餘部上進行一補償摻雜製程。
在一些實施例中，位於該多個縫隙400之外的該第一導電層以及該第二導電層的該等部分可被移除。舉例來說，位於該晶圓的該背側與該前側上的該多晶矽層可被移除。可進行一回蝕刻製程來移除各縫隙中的該多晶矽層的一上部，因此，如第2D圖所示，一凹陷530可形成於各縫隙中。可用多個As或B離子對各縫隙中的該多晶矽層的該等剩餘部進行一補償摻雜製程。
在一些實施例中，於該操作S140中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於15奈米，且於Y-方向上的晶圓彎曲可大約為0奈米。
請再參考第1圖。該方法進行至操作S150，其中一第三導電層540可形成於各該縫隙的該凹陷中，如第2E圖所示。在一些實施例中，可利用一沉積製程以及一化學機械研磨(CMP)製程來形成該第三導電層540。舉例來說，可用一化學氣相沉積(CVD)製程形成一鎢層。然後進行一CMP製程以平坦化該鎢層的該上表面，如第2E圖所示。
在一些實施例中，於該操作S150中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於50奈米，且於Y-方向上的晶圓彎曲可大約為0奈米。
因此，通過上述揭露的製作方法可形成如第2E圖所示的該陣列共通源極結構。各共通源極結構可包括一下部以及一上部，該下部包括該第一導電層以及該第二導電層，而該上部包括該第三導電層。該下部可被重摻雜與快速退火。舉例來說，該共通源極結構的該下部可為被As/B重摻雜且被快速熱退火結晶化的LPCVD-多晶矽，且該共通源極結構的該上部可為CVD-鎢。
該共通源極填充結構可顯著地減少該晶圓應力且有效地改善該共通源極的該多晶矽的該導電率與該裝置遷移率。相比於用現有製作方法形成的傳統共通源極鎢填充結構，以上揭露的3D記憶裝置的陣列共通源極結構於控制晶圓應力上有特別清楚的優點。傳統共通源極鎢填充結構可造成同時在X方向與Y方向上的大量晶圓應力，其可高至數GPa。下列提供依據現有製作方法所製備的一比較例。比較了由該比較例中的各操作所造成的該晶圓應力以及由本公開的製作方法中的各操作所造成的該晶圓應力。該比較顯示本公開用以形成陣列共通源極結構的方法在減少晶圓應力上有顯著改善。
請參考第3圖。第3圖為形成3D記憶裝置的陣列共通源極結構的一示例性方法的流程圖。第4A圖至第4C圖繪示了3D記憶裝置於第3圖中所示該方法的一些製作階段的剖面圖。
如第3圖所示，該方法開始於操作S310，其中一交替導電/介電堆疊200可形成於一基底100上，如第4A圖所示。進一步地，多個通道結構300可形成於該交替導電/介電堆疊200中且排列成一陣列。垂直地貫穿該交替導電/介電堆疊200的多個縫隙400可形成且水平地延伸並彼此平行。一摻雜區420可形成於各縫隙400的該底部中，當作一共通源極區。多個氧化物層430可形成於該等閘極線縫隙的該等側壁上。該操作S310的詳細內容可參考以上結合第1圖對於操作S110的敘述。如上所述，於該操作S310中，該晶圓可經歷輕微應力，造成該基底100與該交替導電/介電堆疊200在可接受的範圍內彎曲。舉例來說，於X-方向上的晶圓彎曲可大約小於40奈米，且於Y-方向上的晶圓彎曲可大約小於50奈米。
請再參考第3圖。該方法進行製操作S320，其中多個Ti/TiN黏著層形成以覆蓋位於該等縫隙400的該等側壁上的該等氧化物層430，如第4B圖所示。一鎢層500可形成以填入各縫隙400。該等Ti/TiN黏著層440可用以改善該等鎢層500的黏著力。該等鎢層500可利用CVD製程形成。要指出的是，於該操作S320中，該晶圓可經歷重大應力，造成該基底100與該交替導電/介電堆疊200大幅度彎曲。舉例來說，於X-方向上的晶圓彎曲大於300奈米，且於Y-方向上的晶圓彎曲大於150奈米。如此的晶圓翹曲會造成微影製程失焦以及許多其他問題。
請再參考第3圖。該方法進行製操作S330，其中進行一化學機械研磨(CMP)製程以平坦化該形成的結構的該上表面，如第4C圖中所示。因此，該形成的陣列共通源極結構包括CVD-鎢。相似地，於該操作S330中，該晶圓可經歷重大應力，造成該基底100與該交替導電/介電堆疊200大幅度彎曲。舉例來說，於X-方向上的晶圓彎曲大於300奈米，且於Y-方向上的晶圓彎曲大於150奈米。如此的晶圓翹曲會造成微影製程失焦以及許多其他問題。
下列表1示出由與第1圖以及第2A圖至第2E圖相關之上述本申請所公開的方法中的該等操作造成的晶圓彎曲結果。下列表2示出由與第3圖以及第4A圖至第4C圖相關之上述比較例中的該等操作造成的晶圓彎曲結果。
Figure 107127826-A0304-0001
 表 1
Figure 107127826-A0304-0002
 表 2
如表1與表2的比較，所公開的形成該等陣列共通源極結構的方法對於減少晶圓應力有顯著的改善。因此，包括晶圓翹曲、晶圓滑動、微影製程失焦、鍍層偏移等由於晶圓的大應力所造成的許多問題可被消除。
因此，提供了三維(3D)記憶裝置的陣列共通源極結構以及其製作方法。
本公開的一方向提供一種形成三維(3D)記憶裝置的方法，包括：於一基底上形成一交替導電/介電堆疊；形成一縫隙垂直地貫穿該交替導電/介電堆疊；於該縫隙的側壁上形成一隔離層；形成一第一導電層覆蓋該隔離層；對該第一導電層進行一電漿處理，並於該電漿處理之後進行一第一摻雜製程；形成一第二導電層覆蓋該第一導電層並填入該縫隙；對該第二導電層進行一第二摻雜製程，並於該第二摻雜製程之後進行一快速熱結晶製程；移除該第一導電層與該第二導電層的上部，以於該縫隙中形成一凹陷；以及於該凹陷中形成一第三導電層。
在一些實施例中，形成該交替導電/介電堆疊包括：形成至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一導電層以及一介電層。在一些實施例中，形成該交替導電/介電堆疊包括：形成至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一鎢層以及一氧化矽層。
在一些實施例中，該方法更包括：形成具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及形成複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
在一些實施例中，形成具有該等通道結構的該陣列包括：形成具有複數個通道孔的一陣列，各該通道孔垂直地貫穿該交替導電/介電堆疊；於各該通道孔的底部形成一磊晶層；於各該通道孔的側壁上形成一功能層；形成一通道層覆蓋該功能層的側壁，且該通道層接觸各該通道孔中的該磊晶層；以及形成一填充結構覆蓋該通道層的側壁並填入各該通道孔。
在一些實施例中，該方法更包括：於該縫隙的底部形成一摻雜區。
在一些實施例中，形成該第一導電層包括：以一低壓化學氣相沉積(LPCVD)製程形成一第一多晶矽層。
在一些實施例中，形成該第一導電層更包括：以被氬氣或氮氣稀釋的矽烷與氫氣的混合物當作該LPCVD製程的一前驅氣體；以及以一批次式爐管當作該LPCVD製程的加熱爐管，設定反應溫度大約介於攝氏400度至攝氏800度之間，並設定腔室壓力大約介於0.1托至1托之間。
在一些實施例中，對該第一導電層進行該電漿處理，並於該電漿處理之後進行該第一摻雜製程包括：對該第一多晶矽層進行一NH3 電漿處理；以及以複數個砷離子或複數個硼離子對該第一多晶矽層進行一第一重摻雜製程。
在一些實施例中，對該第一多晶矽層進行該NH3 電漿處理包括：於溫度大約介於攝氏300度至攝氏600度下進行一低壓化學氣相沉積爐管製程。
在一些實施例中，形成該第二導電層包括：於對該第一導電層進行該摻雜製程之後，以一低壓化學氣相沉積(LPCVD)製程形成一第二多晶矽層以覆蓋該第一導電層且填入該縫隙。
在一些實施例中，對該第二導電層進行該第二摻雜製程，並於該第二摻雜製程之後進行該快速熱結晶製程包括：以複數個砷離子或複數個硼離子對該第二多晶矽層進行一第二重摻雜製程；以及對被摻雜的該第二導電層進行一尖峰式退火製程或一快速退火製程。
在一些實施例中，對被摻雜的該第二導電層進行一尖峰式退火製程或一快速退火製程包括：於溫度大約介於攝氏800度至攝氏1200度下進行一尖峰式退火製程或一快速退火製程，用以有效地活化該砷離子摻雜物或硼離子摻雜物且使該第二多晶矽層被部分結晶化。
在一些實施例中，對被摻雜的該第二導電層進行一尖峰式退火製程或一快速退火製程包括：先對被摻雜的該第二導電層進行一尖峰式退火製程，然後再對被摻雜的該第二導電層進行一快速退火製程；或先對被摻雜的該第二導電層進行一快速退火製程，然後再對被摻雜的該第二導電層進行一尖峰式退火製程。
在一些實施例中，該方法更包括：於移除該第一導電層與該第二導電層的該上部以於該縫隙中形成該凹陷之後，對該第一導電層與該第二導電層的一剩餘部進行一補償摻雜製程。
在一些實施例中，該補償摻雜製程包括：以複數個砷離子或複數個硼離子對該第一導電層與該第二導電層的該剩餘部進行一重摻雜製程。
在一些實施例中，於該凹陷中形成該第三導電層包括：於該凹陷中沉積一鎢層；以及進行一化學機械研磨製程，以平坦化該鎢層的上表面。
本公開的另一方向提供一種三維(3D)記憶裝置，包括：一基底上的一交替導電/介電堆疊；一縫隙垂直地貫穿該交替導電/介電堆疊；於該縫隙的側壁上的一隔離層；以及該縫隙中的一共通源極結構，共通源極結構包括：一下部，包括：一第一導電層覆蓋該隔離層，且該第一導電層被一電漿處理以及該電漿處理之後的一摻雜製程處理；以及一第二導電層覆蓋該第一導電層並填入該縫隙，且該第二導電層被一摻雜製程以及該摻雜製程之後的一快速熱結晶製程處理；以及一上部，包括一第三導電層。
在一些實施例中，該交替導電/介電堆疊包括：至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一導電層以及一介電層。在一些實施例中，該交替導電/介電堆疊包括：至少32個導電/介電層對於一垂直方向堆疊，其中各導電/介電層對包括一鎢層以及一氧化矽層。
在一些實施例中，該裝置更包括：具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
在一些實施例中，各該通道結構包括：一通道孔垂直地貫穿該交替導電/介電堆疊；一磊晶層位於各通道孔的底部；一功能層位於各通道孔的側壁上；一通道層覆蓋該功能層的側壁，且該通道層接觸該磊晶層；以及一填充結構覆蓋該通道層的側壁並填入該通道孔。
在一些實施例中，該裝置更包括：一摻雜區位於該縫隙的底部。
在一些實施例中，該第一導電層為包括複數個砷離子或複數個硼離子的一第一多晶矽層。該第二導電層為包括複數個砷離子或複數個硼離子且至少部分被結晶化的一第二多晶矽層。該第三導電層為一鎢層。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改或/及調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本公開和所附申請專利範圍。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附發明申請專利範圍及其等同物來進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基底200‧‧‧交替導電/介電堆疊300‧‧‧通道結構310‧‧‧磊晶層400‧‧‧縫隙410‧‧‧隔離層420‧‧‧摻雜區430‧‧‧氧化物層500‧‧‧鎢層510‧‧‧第一導電層520‧‧‧第二導電層530‧‧‧凹陷540‧‧‧第三導電層S110‧‧‧操作S120‧‧‧操作S130‧‧‧操作S140‧‧‧操作S150‧‧‧操作S310‧‧‧操作S320‧‧‧操作S330‧‧‧操作
併入本文中並且構成說明書的部分的附圖示出了本公開的實施例，並且與說明書一起進一步用來對本公開的原理進行解釋，並且使相關領域技術人員能夠實施和使用本公開。 第1圖繪示了根據本公開一些實施例的形成3D記憶裝置的陣列共通源極結構的示例性方法的流程圖。 第2A圖至第2E圖繪示了示例性3D記憶裝置於第1圖中所示方法的一些製作階段的剖面圖。 第3圖繪示了形成3D記憶裝置的陣列共通源極結構的方法的流程圖。 第4A圖至第4C圖繪示了3D記憶裝置於第3圖中所示該方法的一些製作階段的剖面圖。 將參考附圖來描述本公開的實施例。
S110‧‧‧操作
S120‧‧‧操作
S130‧‧‧操作
S140‧‧‧操作
S150‧‧‧操作

Claims (20)

  1. 一種形成三維(3D)記憶裝置的方法，包括： 於一基底上形成一交替導電/介電堆疊； 形成一縫隙垂直地貫穿該交替導電/介電堆疊； 於該縫隙的側壁上形成一隔離層； 形成一第一導電層覆蓋該隔離層； 對該第一導電層進行一電漿處理，並於該電漿處理之後進行一第一摻雜製程； 形成一第二導電層覆蓋該第一導電層並填入該縫隙； 對該第二導電層進行一第二摻雜製程，並於該第二摻雜製程之後進行一快速熱結晶製程； 移除該第一導電層與該第二導電層的上部，以於該縫隙中形成一凹陷；以及 於該凹陷中形成一第三導電層。
  2. 如請求項1所述之方法，更包括： 形成具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及 形成複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
  3. 如請求項2所述之方法，其中形成具有該等通道結構的該陣列包括： 形成具有複數個通道孔的一陣列，各該通道孔垂直地貫穿該交替導電/介電堆疊； 於各該通道孔的底部形成一磊晶層； 於各該通道孔的側壁上形成一功能層； 形成一通道層覆蓋該功能層的側壁，且該通道層接觸各該通道孔中的該磊晶層；以及 形成一填充結構覆蓋該通道層的側壁並填入各該通道孔。
  4. 如請求項1所述之方法，更包括： 於該縫隙的底部形成一摻雜區。
  5. 如請求項1所述之方法，其中形成該第一導電層包括： 以一低壓化學氣相沉積(LPCVD)製程形成一第一多晶矽層。
  6. 如請求項5所述之方法，其中形成該第一導電層更包括： 以被氬氣或氮氣稀釋的矽烷(silane)與氫氣的混合物當作該LPCVD製程的一前驅氣體；以及 以一批次式爐管(batch funace)當作該LPCVD製程的加熱爐管，設定反應溫度大約介於攝氏400度至攝氏800度之間，並設定腔室壓力大約介於0.1托(Torr)至1托之間。
  7. 如請求項5所述之方法，其中對該第一導電層進行該電漿處理，並於該電漿處理之後進行該第一摻雜製程包括： 對該第一多晶矽層進行一NH3 電漿處理；以及 以複數個砷離子或複數個硼離子對該第一多晶矽層進行一第一重摻雜製程。
  8. 如請求項7所述之方法，其中對該第一多晶矽層進行該NH3 電漿處理包括： 於溫度大約介於攝氏300度至攝氏600度下進行一低壓化學氣相沉積爐管製程。
  9. 如請求項5所述之方法，其中形成該第二導電層包括： 於對該第一導電層進行該第一摻雜製程之後，以一低壓化學氣相沉積(LPCVD)製程形成一第二多晶矽層以覆蓋該第一導電層且填入該縫隙。
  10. 如請求項9所述之方法，其中對該第二導電層進行該第二摻雜製程，並於該第二摻雜製程之後進行該快速熱結晶製程包括： 以複數個砷離子或複數個硼離子對該第二多晶矽層進行一第二重摻雜製程；以及 對被摻雜的該第二導電層進行一尖峰式退火(spike annealing)製程或一快速退火(flash annealing)製程。
  11. 如請求項10所述之方法，其中對被摻雜的該第二導電層進行該尖峰式退火製程或該快速退火製程包括： 於溫度大約介於攝氏800度至攝氏1200度下進行該尖峰式退火製程或該快速退火製程，用以有效地活化砷離子摻雜物或硼離子摻雜物且使該第二多晶矽層被部分結晶化。
  12. 如請求項10所述之方法，其中對被摻雜的該第二導電層進行該尖峰式退火製程或該快速退火製程包括： 先對被摻雜的該第二導電層進行一尖峰式退火製程，然後再對被摻雜的該第二導電層進行一快速退火製程；或 先對被摻雜的該第二導電層進行一快速退火製程，然後再對被摻雜的該第二導電層進行一尖峰式退火製程。
  13. 如請求項1所述之方法，更包括： 於移除該第一導電層與該第二導電層的該上部以於該縫隙中形成該凹陷之後，對該第一導電層與該第二導電層的一剩餘部進行一補償摻雜製程。
  14. 如請求項13所述之方法，其中該補償摻雜製程包括： 以複數個砷離子或複數個硼離子對該第一導電層與該第二導電層的該剩餘部進行一重摻雜製程。
  15. 如請求項1所述之方法，其中於該凹陷中形成該第三導電層包括： 於該凹陷中沉積一鎢層；以及 進行一化學機械研磨製程，以平坦化該鎢層的上表面。
  16. 一種三維(3D)記憶裝置，包括： 一基底上的一交替導電/介電堆疊； 一縫隙垂直地貫穿該交替導電/介電堆疊； 於該縫隙的側壁上的一隔離層；以及 該縫隙中的一共通源極結構，包括： 一下部，包括： 一第一導電層覆蓋該隔離層，且該第一導電層被一電漿處理以及該電漿處理之後的一摻雜製程處理；以及 一第二導電層覆蓋該第一導電層並填入該縫隙，且該第二導電層被一摻雜製程以及該摻雜製程之後的一快速熱結晶製程處理；以及 一上部，包括一第三導電層。
  17. 如請求項16所述之裝置，更包括： 具有複數個通道結構的一陣列，各該通道結構垂直地貫穿該交替導電/介電堆疊；以及 複數個縫隙沿一水平方向延伸且彼此平行，用以將具有該等通道結構的該陣列分隔成複數個子集。
  18. 如請求項17所述之裝置，其中各該通道結構包括： 一通道孔垂直地貫穿該交替導電/介電堆疊； 一磊晶層位於該通道孔的底部； 一功能層位於該通道孔的側壁上； 一通道層覆蓋該功能層的側壁，且該通道層接觸該磊晶層；以及 一填充結構覆蓋該通道層的側壁並填入該通道孔。
  19. 如請求項16所述之裝置，更包括： 一摻雜區位於該縫隙的底部。
  20. 如請求項16所述之裝置，其中： 該第一導電層為包括複數個砷離子或複數個硼離子的一第一多晶矽層； 該第二導電層為包括複數個砷離子或複數個硼離子且至少部分被結晶化的一第二多晶矽層；以及 該第三導電層為一鎢層。
TW107127826A 2017-08-31 2018-08-09 三維記憶裝置的陣列共通源極結構以及其形成方法 TWI692841B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
??201710775892.6 2017-08-31
CN201710775892.6 2017-08-31
CN201710775892.6A CN107731833B (zh) 2017-08-31 2017-08-31 一种阵列共源极填充结构及其制备方法
WOPCT/CN2018/099297 2018-08-08
??PCT/CN2018/099297 2018-08-08
PCT/CN2018/099297 WO2019042098A1 (en) 2017-08-31 2018-08-08 COMMON NETWORK SOURCE STRUCTURES OF THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME

Publications (2)

Publication Number Publication Date
TW201913895A TW201913895A (zh) 2019-04-01
TWI692841B true TWI692841B (zh) 2020-05-01

Family

ID=61205729

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107127826A TWI692841B (zh) 2017-08-31 2018-08-09 三維記憶裝置的陣列共通源極結構以及其形成方法

Country Status (4)

Country Link
US (1) US10658379B2 (zh)
CN (3) CN107731833B (zh)
TW (1) TWI692841B (zh)
WO (1) WO2019042098A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI776230B (zh) * 2020-07-24 2022-09-01 大陸商長江存儲科技有限責任公司 兩步l形選擇性磊晶生長

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102380824B1 (ko) 2017-12-04 2022-03-31 삼성전자주식회사 반도체 소자
KR102641734B1 (ko) * 2018-05-31 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
CN109860037A (zh) * 2019-01-18 2019-06-07 长江存储科技有限责任公司 3d nand存储器的阵列共源极的形成方法
JP2020155610A (ja) * 2019-03-20 2020-09-24 キオクシア株式会社 半導体記憶装置
CN110071112A (zh) * 2019-03-29 2019-07-30 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110211966B (zh) * 2019-06-18 2020-11-20 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN110176458A (zh) * 2019-06-18 2019-08-27 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN115224108A (zh) * 2019-10-12 2022-10-21 长江存储科技有限责任公司 三维存储器结构
CN110649032B (zh) * 2019-10-23 2023-11-21 长江存储科技有限责任公司 3d存储器件及其制造方法
JP7313486B2 (ja) 2020-01-21 2023-07-24 長江存儲科技有限責任公司 隣接するソースコンタクト構造を有する三次元メモリデバイスおよびこれを形成するための方法
WO2021151219A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2021151221A1 (en) * 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
CN113178454B (zh) * 2020-04-30 2023-05-12 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN111668231B (zh) * 2020-05-28 2021-03-30 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN111599818B (zh) * 2020-05-29 2021-03-19 长江存储科技有限责任公司 三维存储器及其制作方法
CN113410245B (zh) * 2020-07-03 2022-07-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
WO2023028845A1 (zh) * 2021-08-31 2023-03-09 长江存储科技有限责任公司 三维存储器的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06260497A (ja) * 1993-03-05 1994-09-16 Nippon Steel Corp 半導体装置及びその製造方法
KR100691006B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
JP2009170571A (ja) * 2008-01-15 2009-07-30 Seiko Instruments Inc 半導体装置およびその製造方法
CN101924130A (zh) * 2009-06-09 2010-12-22 上海韦尔半导体股份有限公司 具有沟槽式接触孔的沟槽式mosfet及其制备方法
KR101584113B1 (ko) * 2009-09-29 2016-01-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8450801B2 (en) * 2010-08-27 2013-05-28 United Microelectronics Corp. Lateral-diffusion metal-oxide-semiconductor device
KR20130089076A (ko) * 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN103515223A (zh) * 2012-06-20 2014-01-15 中芯国际集成电路制造(上海)有限公司 FinFET制造方法
CN103839999A (zh) * 2012-11-27 2014-06-04 深圳市力振半导体有限公司 一种功率场效应晶体管的结构与制备方法
KR102078852B1 (ko) * 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102091729B1 (ko) * 2013-10-10 2020-03-20 삼성전자 주식회사 3차원 반도체 메모리 소자의 제조 방법 및 그 방법에 의해 제조된 3차원 반도체 메모리 소자
CN104576538B (zh) * 2013-10-22 2017-07-21 旺宏电子股份有限公司 存储器及其制造方法
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
KR102248419B1 (ko) * 2014-09-29 2021-05-07 삼성전자주식회사 반도체 소자 및 그 제조 방법
WO2016051970A1 (ja) * 2014-09-30 2016-04-07 富士電機株式会社 半導体装置および半導体装置の製造方法
KR102251366B1 (ko) * 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
TWI555066B (zh) * 2015-05-14 2016-10-21 力晶科技股份有限公司 半導體元件的製作方法
KR20170006978A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 반도체 장치의 제조방법
KR20170010626A (ko) * 2015-07-20 2017-02-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9455270B1 (en) * 2015-08-21 2016-09-27 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
KR102336739B1 (ko) * 2015-09-25 2021-12-06 삼성전자주식회사 비휘발성 메모리 장치
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN106206322B (zh) * 2016-08-30 2019-06-21 西安龙腾新能源科技发展有限公司 自对准低压超结mosfet的制造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160141294A1 (en) * 2014-11-13 2016-05-19 Sandisk Technologies Inc. Three-dimensional memory structure with multi-component contact via structure and method of making thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI776230B (zh) * 2020-07-24 2022-09-01 大陸商長江存儲科技有限責任公司 兩步l形選擇性磊晶生長

Also Published As

Publication number Publication date
US20190103415A1 (en) 2019-04-04
TW201913895A (zh) 2019-04-01
CN111430358A (zh) 2020-07-17
CN110419104A (zh) 2019-11-05
US10658379B2 (en) 2020-05-19
CN111430358B (zh) 2021-03-12
CN110419104B (zh) 2020-05-22
WO2019042098A1 (en) 2019-03-07
CN107731833B (zh) 2018-12-14
CN107731833A (zh) 2018-02-23

Similar Documents

Publication Publication Date Title
TWI692841B (zh) 三維記憶裝置的陣列共通源極結構以及其形成方法
TWI709231B (zh) 三維記憶體元件及其製造方法
TWI697106B (zh) 三維記憶體裝置及其製造方法
TWI683424B (zh) 具有沉積的半導體插塞的立體記憶體元件及其形成方法
TWI693700B (zh) 記憶裝置
KR102416028B1 (ko) 3차원 반도체 메모리 장치 및 그 제조 방법
TWI673856B (zh) 三維記憶體元件與其形成方法
TWI691060B (zh) 三維記憶體元件及其製作方法
TWI678767B (zh) 三維記憶體元件及其形成方法
TWI699877B (zh) 形成三維記憶體元件的閘極結構的方法
TWI698005B (zh) 具有氮氧化矽的閘極到閘極介電質層的記憶堆疊體及其形成方法
US9230983B1 (en) Metal word lines for three dimensional memory devices
US10950619B2 (en) Semiconductor memory device
TW201919208A (zh) 三維記憶體元件及其製作方法
TW202008565A (zh) 記憶體元件以及形成記憶體元件的方法
KR102531609B1 (ko) 반도체 장치의 제조 방법
US10242880B2 (en) Method of wet etching and method of fabricating semiconductor device using the same
TW201926651A (zh) 保護結構以及製作三維記憶體的周邊電路的方法
TWI816801B (zh) 半導體裝置與其形成方法
TW202114174A (zh) 三維記憶裝置及其製造方法
TW201916121A (zh) 半導體裝置的形成方法
TW202133402A (zh) 三維記憶體元件及其製造方法
TWI773086B (zh) 用於形成立體（３ｄ）記憶體元件的方法
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法
TWI746071B (zh) 3d記憶體裝置