JP2020155610A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体基板と、前記半導体基板の上方に設けられたシリコンを含む第１導電体層と、前記第１導電体層の上方に設けられ、第１方向に離れて積層された複数の第２導電体層と、前記複数の第２導電体層内を前記第１方向に延び且つ前記第２導電体層との交差部分がそれぞれメモリセルトランジスタとして機能する第１ピラーと、を備え、前記第１導電体層には、前記第１ピラーに接触する領域であって、ヒ素（Ａｓ）、リン（Ｐ）、炭素（Ｃ）、及びボロン（Ｂ）のうちの少なくとも１つの元素を有する第１領域が含まれる。【選択図】図４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
米国特許第８５８２３４１号明細書
高品質な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、半導体基板と、前記半導体基板の上方に設けられたシリコンを含む第１導電体層と、前記第１導電体層の上方に設けられ、第１方向に離れて積層された複数の第２導電体層と、前記複数の第２導電体層内を前記第１方向に延び且つ前記第２導電体層との交差部分がそれぞれメモリセルトランジスタとして機能する第１ピラーと、を備え、前記第１導電体層には、前記第１ピラーに接触する領域であって、ヒ素（Ａｓ）、リン（Ｐ）、炭素（Ｃ）、及びボロン（Ｂ）のうちの少なくとも１つの元素を有する第１領域が含まれる。
図１は、実施形態に係る半導体記憶装置１の構成を示すブロック図である。 図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構成を示す回路図である。 図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のレイアウトを示す平面図である。 図４は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造を示す断面図である。 図５は、図４におけるメモリピラーＭＰ下部付近Ａの構造を示す拡大断面図である。 図６は、図４におけるメモリピラーＭＰ下部付近Ａの構造の変形例を示す拡大断面図である。 図７は、図４のＶ−Ｖ線に沿った断面図であり、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの構造を示す断面図である。 図８は、実施形態に係る半導体記憶装置１の製造工程を示すフローチャートである。 図９は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１０は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１１は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１２は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１３は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１４は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１５は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１６は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１７は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１８は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図１９は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２０は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２１は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２２は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２３は、実施形態に係る半導体記憶装置１の製造工程を説明するためのメモリセルアレイ１０の断面図である。 図２４は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の変形例についての構造を示す断面図である。 図２５は、図２４におけるメモリピラーＭＰの下端付近Ｆの構造を示す断面図である。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
＜１＞実施形態
図１は、実施形態に係る半導体記憶装置１の構成を示すブロック図である。図１を参照して、以下に、実施形態に係る半導体記憶装置１について説明する。
＜１−１＞半導体記憶装置１の構成
＜１−１−１＞半導体記憶装置１の全体構成
半導体記憶装置１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
＜１−１−２＞メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構成を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうちの１つのブロックＢＬＫを示す。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、例えばｍ個（ｍは１以上の整数）のＮＡＮＤストリングＮＳを含む。
ｍ個のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍに関連付けられている。各ＮＡＮＤストリングＮＳは、例えば選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
各ＮＡＮＤストリングＮＳを構成する複数の選択トランジスタＳＴ２のソースは、１つのソース線ＳＬに共通接続される。ストリングユニットＳＵｉ（０≦ｉ≦３）を構成する複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤｉに共通接続される。各ストリングユニットＳＵを構成する複数のメモリセルトランジスタＭＴｊ（０≦ｊ≦７）の制御ゲートは、１つのワード線ＷＬｊに共通接続される。各ＮＡＮＤストリングＮＳを構成する複数の選択トランジスタＳＴ２のゲートは、１つの選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、複数のブロックＢＬＫ内の各ビット線ＢＬに共通接続される複数のＮＡＮＤストリングＮＳに対して、同じ１つのカラムアドレスＣＡが割り当てられる。複数のブロックＢＬＫ内の複数の選択トランジスタＳＴ２は、一つのソース線ＳＬに共通接続される。
１つのストリングユニットＳＵ内で同じワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合、そのメモリセルトランジスタＭＴで構成されるセルユニットＣＵの記憶容量は、「１ページデータ」と称される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ、選択トランジスタＳＴ１、及び選択トランジスタＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意の個数に設計され得る。
＜１−１−３＞メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造について説明する。
尚、以下で参照する図面において、Ｘ方向及びＹ方向は、半導体記憶装置１の形成される半導体基板２０の表面に平行な互いに直交する方向である。例えば、Ｘ方向はワード線ＷＬの延伸方向であり、Ｙ方向はビット線ＢＬの延伸方向である。Ｚ方向は、半導体基板２０の表面に直交する方向である。上記Ｘ方向及びＹ方向は、Ｚ方向に直交する。
図３は、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のレイアウトを示す平面図である。図３では、メモリセルアレイ１０の構造をストリングユニットＳＵ０及びＳＵ１の付近を拡大して示している。
図３に示すように、メモリセルアレイ１０には、例えば複数のスリットＳＬＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが含まれる。
複数のスリットＳＬＴは、それぞれＸ方向に延伸し、Ｙ方向に配列する。Ｙ方向に隣り合うスリットＳＬＴ間には、例えば１つのストリングユニットＳＵが配置される。
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含む。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰとＺ方向において重なるように配置される。具体的には、例えば、図３に示すように、各メモリピラーＭＰには、２本のビット線ＢＬが重なっている。
メモリピラーＭＰに重なっている複数のビット線ＢＬのうちの１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。このコンタクトＣＰは、各メモリピラーＭＰの後述する半導体層３１を、そのビット線ＢＬに電気的に接続する。
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示したメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰとＺ方向で重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造を示す断面図である。
図４に示すように、メモリセルアレイ１０には、例えば導電体層２１〜２５、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴが含まれる。
半導体基板２０の上の表面には、例えばセンスアンプモジュール１６等の論理回路ＵＡが形成される。論理回路ＵＡは、例えば、ＣＭＯＳトランジスタを構成するＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰを含む。ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの詳細については、後述する。
論理回路ＵＡの上方に、絶縁体層４０を介して導電体層２１が設けられる。例えば導電体層２１は、Ｘ方向及びＹ方向に延びる板状に形成され、ソース線ＳＬとして機能する。そこで、以下、適宜、導電体層２１をソース線ＳＬと称する。導電体層２１は、例えばＰ（リン）をドープしたポリシリコンを含む。
導電体層２１の上方に、絶縁体層４１を介して導電体層２２が設けられる。導電体層２２は、例えばＸ方向及びＹ方向に延びる板状に形成され、選択ゲート線ＳＧＳとして使用される。そこで、以下、適宜、導電体層２２を選択ゲート線ＳＧＳと称する。導電体層２２は、例えばＰ（リン）をドープしたポリシリコンを含む。
導電体層２２上に、絶縁体層４２が設けられ、その上に導電体層２３と絶縁体層４３とが交互に積層される。例えば導電体層２３は、Ｘ方向及びＹ方向に延びる板状に形成される。複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。そこで、それらを、以下、適宜、ワード線ＷＬ０〜ＷＬ７と称する。導電体層２３は、例えばタングステン（Ｗ）を含む。
最上層の導電体層２３の上方に、絶縁体層４４を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。そこで、以下、適宜、導電体層２４を選択ゲート線ＳＧＤと称する。導電体層２４は、例えばタングステン（Ｗ）を含む。
導電体層２４の上方に、絶縁体層４５を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ方向に沿って延伸し、Ｘ方向に沿って配列した複数のラインとして形成され、それぞれビット線ＢＬとして機能する。そこで、以下、適宜、導電体層２５の個々のライン又はそれらをまとめてビット線ＢＬと称する。導電体層２５は、例えば銅（Ｃｕ）を含む。
なお、絶縁体層４０〜４５は、それぞれ酸化シリコン（ＳｉＯ２）を含む。
ここで、図５を参照して、各層の膜厚について説明する。図５に示すように、導電体層２２の膜厚ｄ２２は、導電体層２３の膜厚ｄ２３よりも大きい。これは、スリットＳＬＴを形成する際に、導電体層２２をエッチングストッパとして用いるためである。また、ポリシリコンを含む導電体層２２の電気抵抗を、より電気抵抗率の小さいタングステンを含む導電体層２３の電気抵抗に近づけるためでもある。
ソース線ＳＬと選択ゲート線ＳＧＳとの間の絶縁体層４１の膜厚ｄ４１は、隣り合うワード線ＷＬの間の絶縁体層４３の膜厚ｄ４３よりも大きい。これは、ソース線ＳＬと選択ゲート線ＳＧＳとの間の寄生容量を低減させるためである。選択ゲート線ＳＧＳとワード線ＷＬ０との間の絶縁体層４２の膜厚ｄ４２は、隣り合うワード線ＷＬの間の絶縁体層４３の膜厚ｄ４３よりも大きい。これは、選択ゲート線ＳＧＳとワード線ＷＬ０との間の寄生容量を低減させるためである。また、この絶縁体層４２の膜厚ｄ４２は、メモリピラーＭＰを構成する後述する半導体層３１中をソース線ＳＬから上向きに拡散するリンの拡散長を考慮して決められる。
次に、図４〜図６を用いて、導電体層２１（ソース線ＳＬ）におけるメモリピラーＭＰの下端に接するイオン注入領域への所定元素のドープについて説明をする。
図４及び図５に示すように、メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体層２２〜２４内を貫通する。メモリピラーＭＰの上端は、例えば絶縁体層４５が設けられた層に含まれる。メモリピラーＭＰの下端は、例えば導電体層２１（ソース線ＳＬ）が設けられた層に含まれる。
図５に示すように、導電体層２１にはメモリピラーＭＰの下端に接する領域であって、ヒ素（Ａｓ）又はリン（Ｐ）、炭素（Ｃ）、またはボロン（Ｂ）の少なくとも一元素をドープしたイオン注入領域ＩＲが設けられる。これにより、後述するメモリホールＭＨ内のウェットエッチング処理に伴って発生する導電体層２１の望ましくない侵食を抑制することができる。
また、例えば、イオン注入領域ＩＲにヒ素、及び／又はリン（Ｐ）がドープされた場合、コンタクト抵抗が低減され、メモリピラーＭＰに流れるセル電流が増加する。例えば、イオン注入領域ＩＲに炭素（Ｃ）、及び／又はボロン（Ｂ）がドープされた場合、導電体層２１にドープされたリン（Ｐ）又はヒ素（Ａｓ）の拡散が抑制され、選択ゲート線ＳＧＳのカットオフ特性が改善される。これらのヒ素（Ａｓ）及び／又はリン（Ｐ）と、炭素（Ｃ）及び／又はボロン（Ｂ）とを組み合わせることにより、それらの効果は組み合わされる。
そこで、例えば、図６に示すように、導電体層２１には、メモリピラーＭＰの下端に接する領域であって、ヒ素（Ａｓ）及び／またはリン（Ｐ）をドープしたイオン注入領域ＩＲ１と、そのイオン注入領域ＩＲ１を含む領域であって、炭素（Ｃ）、及び／又はボロン（Ｂ）をドープしたイオン注入領域ＩＲ２を設けることもできる。これにより、ヒ素（Ａｓ）及び／又はリン（Ｐ）の効果により、コンタクト抵抗が低減され、メモリピラーＭＰに流れるセル電流が増加するとともに、炭素（Ｃ）及び／又はボロン（Ｂ）の効果により、ドープしたヒ素（Ａｓ）及び／またはリン（Ｐ）の拡散を抑制することができる。また、イオン注入領域ＩＲ２がイオン注入領域ＩＲ２に含まれるようにすることで、ドープしたヒ素（Ａｓ）及び／またはリン（Ｐ）の拡散をより一層抑制することができる。
図４〜図７を参照して、メモリピラーＭＰの構造について説明する。図４〜図６に示すように、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、及び積層膜３２を含む。
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば絶縁体層４５が設けられた層に含まれる。コア部材３０の下端は、例えば導電体層２１が設けられた層に含まれる。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体層３１は、コア部材３０の側面及び底面を覆う。半導体層３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、半導体層３１の側面及び底面を覆う。半導体層３１は、積層膜３２の底面を貫通し、導電体層２１と接触する。
図７は、図４のＶ−Ｖ線に沿った断面図であり、図７に示すように、例えば、導電体層２３が設けられた層においてコア部材３０は、メモリピラーＭＰの中央に配置される。半導体層３１は、コア部材３０の側面を囲む。積層膜３２は、半導体層３１の側面を囲む。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含む。
トンネル絶縁膜３３は、半導体層３１の側面を囲む。絶縁膜３４は、トンネル絶縁膜３３の側面を囲む。ブロック絶縁膜３５は、絶縁膜３４の側面を囲む。導電体層２３は、ブロック絶縁膜３５の側面を囲む。
トンネル絶縁膜３３は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含む。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含む。
図４に戻り、半導体層３１上には、柱状のコンタクトＣＰが設けられる。図４の断面に示した２本のメモリピラーＭＰには、いずれもコンタクトＣＰが接続されているが、この断面では、右側のメモリピラーＭＰに接続されたコンタクトＣＰのみが示されている。
コンタクトＣＰの上面には、１本のビット線ＢＬが接触している。メモリピラーＭＰとビット線ＢＬとの間は、２つ以上のコンタクトを介して電気的に接続されても良いし、コンタクトと絶縁体層４５が設けられた層内に設けられた配線とを介して電気的に接続されても良い。
スリットＳＬＴは、Ｚ方向及びＸ方向に沿って延伸した板状に形成され、例えば導電体層２２〜２４をＹ方向に分断し絶縁する。具体的には、スリットＳＬＴの上端は、例えば絶縁体層４５が設けられた層に含まる。
スリットＳＬＴは、絶縁体を含む。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等を含む。尚、スリットＳＬＴは、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴを形成するための溝に酸化シリコンを埋め込む前に、窒化シリコン（ＳｉＮ）を形成してスリットＳＬＴの側壁としても良い。
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、及び選択トランジスタＳＴ２のそれぞれのチャネルとして機能する。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
尚、以上で説明したメモリセルアレイ１０の構造において、導電体層２３の数は、ワード線ＷＬの数に基づいて設計される。選択ゲート線ＳＧＤ（導電体層２４）の数は、複数（複数層）とすることができる。選択ゲート線ＳＧＳ（導電体層２２）の数は、複数（複数層）とすることができる。導電体層２２を複数層とする場合、最下層以外は、リン（Ｐ）ドープしたポリシリコンと異なる導電体、例えば、タングステン（Ｗ）などの金属が使用されても良い。
＜１−１−４＞ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの構造
以下において、ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのそれぞれの構造について説明する。
まず、引き続き図４を参照して、メモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの構造について説明する。
半導体基板２０の内部には、例えばＰ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩが形成される。
Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩの各々は、半導体基板２０の上面に接している。Ｎ型ウェル領域ＮＷとＰ型ウェル領域ＰＷとの間は、素子分離領域ＳＴＩによって絶縁される。
Ｐ型ウェル領域ＰＷには、それぞれｎ＋不純物を拡散して形成したソース／ドレイン領域ＮＰ１及びＮＰ２が含まれる。ソース／ドレイン領域ＮＰ１とソース／ドレイン領域ＮＰ２とは、互いに離れて配置される。ソース／ドレイン領域ＮＰ１及びＮＰ２の各々は、半導体基板２０の上面に接する。ソース／ドレイン領域ＮＰ１及びＮＰ２の各々には、例えばリン（Ｐ）がドープされる。
Ｎ型ウェル領域ＮＷには、それぞれｐ＋不純物を拡散して形成したソース／ドレイン領域ＰＰ１及びＰＰ２が含まれる。ソース／ドレイン領域ＰＰ１とソース／ドレイン領域ＰＰ２とは、互いに離れて配置される。ソース／ドレイン領域ＰＰ１及びＰＰ２の各々は、半導体基板２０の上面に接する。ソース／ドレイン領域ＰＰ１及びＰＰ２の各々には、例えばボロン（Ｂ）がドープされる。
ゲート電極ＧＣｎは、ソース／ドレイン領域ＮＰ１とソース／ドレイン領域ＮＰ２の間のＰ型ウェル領域ＰＷの上方に設けられる。ゲート電極ＧＣｎとＰ型ウェル領域ＰＷとの間には、ゲート絶縁膜ＧＩｎが配置される。ゲート電極ＧＣｐは、ソース／ドレイン領域ＰＰ１とソース／ドレイン領域ＰＰ２の間のＮ型ウェル領域ＮＷの上方に設けられる。ゲート電極ＧＣｐとＮ型ウェル領域ＮＷとの間には、ゲート絶縁膜ＧＩｐが配置される。
各導電体Ｄ０は、例えば、メモリセルアレイ１０等と電気的に接続された配線であり、 ゲート電極ＧＣｎ及びゲート電極ＧＣｐの上方に配置される。
各コンタクトＣＳは、ソース／ドレイン領域ＮＰ１、ソース／ドレイン領域ＮＰ２、ソース／ドレイン領域ＰＰ１、又はソース／ドレイン領域ＰＰ２と、導電体Ｄ０との間にＺ方向に沿って設けられる柱状の導電体である。各コンタクトＣＯは、ゲート電極ＧＣｎ又はゲート電極ＧＣｐと、導電体Ｄ０との間にＺ方向に沿って設けられる柱状の導電体である。
各コンタクトＣＳは、ソース／ドレイン領域ＮＰ１、ソース／ドレイン領域ＮＰ２、ソース／ドレイン領域ＰＰ１、又はソース／ドレイン領域ＰＰ２と、導電体Ｄ０とを電気的に接続する。各コンタクトＣＯは、ゲート電極ＧＣｎ又はゲート電極ＧＣｐと、導電体Ｄ０とを電気的に接続する。
＜１−２＞半導体記憶装置１の製造方法
以下に、図８を適宜参照して、実施形態に係る半導体記憶装置１における、ソース線ＳＬの形成からスリットＳＬＴの形成までの一連の製造工程について説明する。図８は、実施形態に係る半導体記憶装置１の製造方法を示すフローチャートである。図９〜図２３のそれぞれは、実施形態に係る半導体記憶装置１の製造工程における、メモリセルアレイ１０に対応する構造体を含む断面構造を示している。ここでは、論理回路ＵＡの上方に設けられたメモリセルアレイ１０に着目して説明する。そのため、論理回路ＵＡに関する詳細な説明については、省略する。
［ステップＳ１００１］
まず、半導体基板上に、センスアンプモジュール１６等に対応する回路を含む論理回路ＵＡを形成する。
［ステップＳ１００２］
論理回路ＵＡ上に、ソース線部とワード線部の犠牲部材を積層する。具体的には、図９に示すように、論理回路ＵＡ（不図示）上に、導電体層２１、絶縁体層４１、導電体層２２、絶縁体層４２を順に形成する。絶縁体層４２上に、犠牲部材４４及び絶縁体層４３を交互に積層する。最上層の犠牲部材４４上に、絶縁体層４５を形成する。
導電体層２１が、ソース線部である。導電体層２１は、例えばポリシリコン（Ｓｉ）を含む。絶縁体層４１、４２、４３及び４５のそれぞれは、例えば酸化シリコン（ＳｉＯ２）を含む。各犠牲部材４４を、後の工程にて置換することによりワード線部になる。例えば、犠牲部材４４を形成する層数が、積層するワード線ＷＬの本数に対応している。犠牲部材４４は、例えば窒化シリコン（ＳｉＮ）を含む。
［ステップＳ１００３］
次に、メモリホールＭＨを形成する。具体的には、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスク（不図示）を形成する。そして、図１０に示すように、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨを形成する。
本工程で形成するメモリホールＭＨは、絶縁体層４１、４２、４３及び４５、犠牲部材４４、並びに導電体層２２のそれぞれを貫通し、メモリホールＭＨの底部は、例えば導電体層２１内で停止する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
［ステップＳ１００４］
メモリホールＭＨ内に犠牲部材３６を形成する。具体的には、図１１に示すように、メモリホールＭＨの側面及び底面に、犠牲部材３６として窒化シリコン（ＳｉＮ）を形成する。
［ステップＳ１００５］
メモリホールＭＨ内にブロック絶縁膜３５を形成する。具体的には、図１２に示すように、メモリホールＭＨの側面及び底面に形成された犠牲部材３６を酸化することで、ブロック絶縁膜３５として酸化シリコン（ＳｉＯ２）を形成する。
［ステップＳ１００６］
メモリホールＭＨ内に絶縁膜３４を形成する。具体的には、図１３に示すように、メモリホールＭＨの側面及び底面に形成されたブロック絶縁膜３５上に、絶縁膜３４として窒化シリコンを形成する。
［ステップＳ１００７］
メモリホールＭＨ内にトンネル絶縁膜３３を形成する。具体的には、図１４に示すように、メモリホールＭＨの側面及び底面に形成された絶縁膜３４上に、トンネル絶縁膜３３として酸化シリコン（ＳｉＯ２）を形成する。
［ステップＳ１００８］
メモリホールＭＨ内に犠牲部材４８を形成する。具体的には、図１５に示すように、トンネル絶縁膜３３上に、犠牲部材４８を形成する。そして、メモリホールＭＨ外に形成された犠牲部材４８及び積層膜３２を、例えばＣＭＰ（Chemical Mechanical Polishing）によって除去する。犠牲部材４８は、例えばアモルファスシリコン（ａＳｉ）である。
［ステップＳ１００９］
続いて、メモリホールＭＨの底面の導電体層２１を露出させる（ボトム抜き等とも呼ぶ）。具体的には、図１６に示すように、まずフォトリソグラフィ等によって、メモリホールＭＨに対応する領域が開口したマスク（図示せず）を形成する。そして、形成されたマスクを用いた異方性エッチングによって、メモリホールＭＨの底面に形成された犠牲部材４８及び積層膜３２を除去する。これにより、メモリホールＭＨの底面において導電体層２１を露出する（図中のＤ参照）。
［ステップＳ１０１０］
続いて、導電体層２１内、且つメモリホールＭＨの底面にイオン注入領域ＩＲを形成する。具体的には、図１７に示すように、例えば、５０ｋｅＶ、２Ｅ１５程度のドーズ量の条件にて、所定のイオン種（例えば、ヒ素（Ａｓ）、リン（Ｐ）、炭素（Ｃ）、及びボロン（Ｂ）の少なくとも一つ）をメモリホールＭＨの底面において露出された導電体層２１に注入する。これにより、所定のイオン種が注入された導電体層２１の領域がアモルファス化し、イオン注入領域ＩＲとなる。アモルファス化された導電体層２１は、アモルファス化されていないほかの導電体層２１の領域と比較してエッチングレートが低下する。注入されるイオン種のドーズ量を多くすることにより、エッチングレートを更に低減することも可能である。
なお、ここでは詳細に記載しないが、この後、プラズマ酸化を行い、アモルファスシリコンを少し酸化させるようにしてもよい。
［ステップＳ１０１１］
続いて、メモリホールＭＨ内の犠牲部材４８を除去する。具体的には、例えばウェットエッチングによって、図１８に示すように、メモリホールＭＨ内の犠牲部材４８を除去する。なお、この前のステップＳ１０１０にて導電体層２１内、且つメモリホールＭＨの底面周辺にイオン注入領域ＩＲを形成した。このため、ここでウェットエッチングを行っても、イオン注入領域ＩＲが形成された導電体層２１の部分は、アモルファス化されたためにエッチングが抑制される。従って、導電体層２１が不必要にエッチングされてしまい、隣り合うメモリホールＨＭ同士が導電体層２１を介してつながり、不良をとなる事を抑制することができる（図中のＥを参照）。
［ステップＳ１０１２］
次に、半導体層３１を形成する。具体的には、図１９に示すように、半導体層３１をメモリホールＭＨ内に形成する。なお、導電体層２１に含まれるリン（Ｐ）が、半導体層３１を介して導電体層２２等に拡散されることがある。しかし、ステップＳ１０１０にて導電体層２１内、且つメモリホールＭＨの底面周辺に炭素（Ｃ）や、ボロン（Ｂ）をドープすることにより、リン（Ｐ）の拡散を抑制することができる。リン（Ｐ）が導電体層２２に拡散されることにより、選択ゲート線ＳＧＳのカットオフ特性が劣化することがある。しかし、リン（Ｐ）の拡散を抑制することにより、選択ゲート線ＳＧＳのカットオフ特性の劣化を抑制することができる。
［ステップＳ１０１３］
次に、コア部材３０を形成する。具体的には、図２０に示すように、メモリホールＭＨ内を絶縁体（コア部材３０）によって埋め込む。
［ステップＳ１０１４］
次に、スリットＳＬＴを形成する。具体的には、まずフォトリソグラフィ等によって、スリットＳＬＴに対応する領域が開口したマスク（不図示）を形成する。それから、図２１に示すように、形成されたマスクを用いた異方性エッチングによって、スリットＳＬＴを形成する。
本工程で形成するスリットＳＬＴは、絶縁体層４１、４２、４３及び４５、犠牲部材４４、並びに導電体層２２のそれぞれを分断し、スリットＳＬＴの底部は、例えば導電体層２１が設けられた層内で停止する。本工程における異方性エッチングは、例えばＲＩＥである。
なお、メモリピラーＭＰと、導電体層２１との間が電気的に接続される。導電体層２１は、ソース線ＳＬとして使用される。
［ステップＳ１０１５］
次に、ワード線部と選択ゲート線部の置換処理を実行する。具体的には、図２２に示すように、まずスリットＳＬＴ内で露出した導電体層２１の表面が酸化され、図示されない酸化保護膜を形成する。その後、例えば熱リン酸によるウェットエッチングによって、犠牲部材４４を選択的に除去する。犠牲部材４４が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
そして、例えばＣＶＤによって、犠牲部材４４が除去された空間に導電体を埋め込む。それから、エッチバック処理によって、スリットＳＬＴ内部に形成された当該導電体を除去する。これにより、ワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３と、選択ゲート線ＳＧＤになる導電体層２４とを形成する。本工程において形成する導電体層２３及び２４は、バリアメタルを含んでいても良い。この場合、犠牲部材４４の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）を形成する。
［ステップＳ１０１６］
次に、スリットＳＬＴ内に絶縁体５５を形成する。具体的には、図２３に示すように、まず絶縁体層４５上に絶縁体５５が形成され、スリットＳＬＴ内が絶縁体５５によって埋め込む。その後スリットＳＬＴ外に形成された絶縁体５５が、例えばＣＭＰによって除去する。その結果、スリットＳＬＴが絶縁体５５によって埋め込まれた構造を形成する。絶縁体５５は、例えば酸化シリコン（ＳｉＯ２）を含む。
以上で説明した実施形態に係る半導体記憶装置１の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとを形成する。尚、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、製造工程の順番は問題が生じない範囲で入れ替えられても良い。
＜１−３＞実施形態の効果
以下に、実施形態に係る半導体記憶装置１における効果の詳細について説明する。
メモリセルが三次元に積層された半導体記憶装置では、メモリホールＭＨの下部には、ポリシリコンからなる導電体層２１が設けられる。この導電体層２１は、エッチングレートが高く、ウェットエッチングなどにより、隣接するメモリホールＭＨをつなげてしまう可能性がある。その結果、メモリピラーＭＰの品質低下に繋がってしまう可能性がある。
しかしながら、上述した実施形態によれば、メモリホールＭＨにより露出された導電体層２１がウェットエッチングによりエッチングされる前に、導電体層２１に所定のイオン種がドープされる。ドープされた導電体層２１の領域は、アモルファス化されることとなる。その結果、導電体層２１において、アモルファス化された領域は、アモルファス化されていない領域に比べてエッチングレートが低下する。そのため、その後、導電体層２１がウェットエッチングに曝されても、不必要にエッチングされず、上述したような可能性を抑制することができる。
また、導電体層２１に含まれるリン（Ｐ）が、半導体層３１を介して導電体層２２等に拡散されることがある。そして、リン（Ｐ）が導電体層２２に拡散されることにより、選択ゲート線ＳＧＳのカットオフ特性が劣化することがある。しかし、導電体層２１内に炭素（Ｃ）や、ボロン（Ｂ）をドープすることにより、リン（Ｐ）の拡散を抑制することができる。リン（Ｐ）の拡散を抑制することにより、選択ゲート線ＳＧＳのカットオフ特性の劣化を抑制することができる。
また、導電体層２１に、例えば、イオン注入領域ＩＲにヒ素、またはリン（Ｐ）がドープされる場合、コンタクト抵抗が低減され、メモリピラーＭＰに流れるセル電流が増加する。
以上のように、ソース線の一部である導電体層２１内且つメモリホールＭＨの下部周辺に、所定のイオン種がドープされたイオン注入領域ＩＲを形成することにより、高品質な半導体記憶装置を提供することができる。
＜２＞その他の変形例等
上記実施形態及び変形例で説明された製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良いし、製造工程が適宜入れ替えられても良い。半導体記憶装置１の製造工程は、上記実施形態及び変形例で説明した構造を形成することが可能であれば、どのような製造工程が適用されても良い。
なお、上述した実施形態によれば、イオン注入領域ＩＲは、導電体層２１中かつ、メモリピラーＭＰの下端に設けられる。しかし、図２４及び図２５に示すように、イオン注入領域ＩＲは、導電体層２１中かつ、メモリピラーＭＰの下端及びその周辺に設けられてもよい。
また、図２４及び図２５に示すように、隣り合うイオン注入領域ＩＲは、互いに接していてもよい。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体層２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれ複数の導電体層２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合について例示したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体層３１とソース線ＳＬとが電気的に接続される。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本明細書において“導電型”とは、Ｎ型又はＰ型であることを示している。例えば、第１導電型がＰ型に対応し、第２導電型がＮ型に対応する。
本明細書において“Ｎ型不純物拡散領域”は、ｎ＋不純物拡散領域ＮＰに対応している。“Ｐ型不純物拡散領域”は、ｐ＋不純物拡散領域ＰＰに対応している。
本明細書において“ポリシリコン”は、多結晶の半導体と言い換えることが出来る。
本明細書において“柱状”とは、コンタクトホール内に形成される構造体であることを示している。このため、本明細書では、例えばエピタキシャル層ＥＰの高さに依らずに、当該エピタキシャル層ＥＰが柱状であるものと見なしている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２５…導電体層、３０…コア部材、３１…半導体層、３２…積層膜、３３…トンネル絶縁膜、３４…絶縁膜、３５…ブロック絶縁膜

Claims (2)

  1. 半導体基板と、
    前記半導体基板の上方に設けられたシリコンを含む第１導電体層と、
    前記第１導電体層の上方に設けられ、第１方向に離れて積層された複数の第２導電体層と、
    前記複数の第２導電体層内を前記第１方向に延び且つ前記第２導電体層との交差部分がそれぞれメモリセルトランジスタとして機能する第１ピラーと、
    を備え、
    前記第１導電体層には、前記第１ピラーに接触する領域であって、ヒ素（Ａｓ）、リン（Ｐ）、炭素（Ｃ）、及びボロン（Ｂ）のうちの少なくとも１つの元素を有する第１領域が含まれる、
    半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板の上方に設けられたシリコンを含む第１導電体層と、
    前記第１導電体層の上方に設けられ、第１方向に離れて積層された複数の第２導電体層と、
    前記複数の第２導電体層内を前記第１方向に延び且つ前記第２導電体層との交差部分がそれぞれメモリセルトランジスタとして機能する第１ピラーと、
    を備え、
    前記第１導電体層には、前記第１ピラーに接触する領域であって、ヒ素（Ａｓ）及び／又はリン（Ｐ）を有する第１領域と、前記第１領域を含む領域であって、炭素（Ｃ）、及びボロン（Ｂ）を有する第２領域とが含まれる、
    半導体記憶装置。
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