JP2021150501A - 半導体記憶装置 - Google Patents

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Abstract

【課題】歩留まり低下を抑制できる半導体記憶装置を提供する。【解決手段】一実施形態の半導体記憶装置は、基板の上方に設けられた層状の第１導電体と、第１導電体の上方に配置され、第１方向に互いに離間して積層された複数の第２導電体と、第１方向に延伸し、複数の第２導電体を通過し、第１導電体と電気的に接続される層状の半導体を含む複数のピラーと、第１導電体の外周を囲むように設けられ、第１導電体と基板とを電気的に接続する第１メタルプラグとを備える。【選択図】図４

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１８／０２４７９５１号明細書
歩留まり低下を抑制できる半導体記憶装置を提供する。
本実施形態の半導体記憶装置は、基板の上方に設けられた層状の第１導電体と、第１導電体の上方に配置され、第１方向に互いに離間して積層された複数の第２導電体と、第１方向に延伸し、複数の第２導電体を通過し、第１導電体と電気的に接続される層状の半導体を含む複数のピラーと、第１導電体の外周を囲むように設けられ、第１導電体と基板とを電気的に接続する第１メタルプラグとを備える。
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 図３のＡ１−Ａ２線に沿ったメモリセルアレイの断面構造の一例を示す断面図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるソース線の立体構造の一例を示す立体模式図。 第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第１実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 第２実施形態に係る半導体記憶装置の製造工程の一例を示すメモリセルアレイの一部の断面図。 図３のＡ１−Ａ２線に沿ったメモリセルアレイの断面構造の変形例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は文字のみを含んだ参照符号により参照される。
１．第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置が、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである場合について説明する。
１．１ 半導体記憶装置１の構成
１．１．１ 半導体記憶装置１の全体構成
半導体記憶装置１の全体構成について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置１の構成例を示している。
図１に示すように、半導体記憶装置１は、例えば外部のメモリコントローラ２によって制御される。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含んでいる。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。メモリセルアレイ１０には、複数のビット線、及び複数のワード線が設けられる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位として使用される。各メモリセルは、１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、アドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに、生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択ワード線に対応する信号線と非選択ワード線に対応する信号線とのそれぞれに印加された電圧を、選択されたブロックＢＬＫ内の選択ワード線及び非選択ワード線にそれぞれ転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。なお、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。
ＮＡＮＤストリングＮＳは、例えば４個のメモリセルトランジスタＭＴ０〜ＭＴ３並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。なお、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ３は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルトランジスタＭＴ０〜ＭＴ３の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ３に共通接続される。
同一のブロックＢＬＫ内のストリングユニットＳＵ０〜ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。複数のブロックＢＬＫ間で同一列に対応する選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに共通接続される。
同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。各ブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴは、例えばセルユニットＣＵと称される。各セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に基づいて変化する。
例えば、１つのセルユニットＣＵは、メモリセルトランジスタＭＴの各々が１ビットデータを記憶する場合に１ページデータを記憶することができ、メモリセルトランジスタＭＴの各々が２ビットデータを記憶する場合に２ページデータを記憶することができる。
このように、「１ページデータ」は、例えば１ビットデータを記憶するメモリセルトランジスタＭＴで構成されたセルユニットＣＵが記憶するデータの総量で定義される。
１．１．３ メモリセルアレイ１０の構造
以下に、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成されるｐ型半導体基板（以下、単に「半導体基板」と表記する）の表面に対する鉛直方向に対応している。図を見易くするために、平面図にはハッチングが各構成要素に適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、絶縁層（層間絶縁膜）、配線、コンタクトプラグ等の構成要素が適宜省略されている。
図３は、第１実施形態におけるメモリセルアレイ１０の平面レイアウトの一例を、複数のブロックＢＬＫのうちブロックＢＬＫ０に対応する構造体を抽出して示している。尚、ビット線ＢＬ及び層間絶縁膜は省略されている。
図３に示すように、例えば、ブロックＢＬＫ０のストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、各々がＸ方向に延伸して設けられ、Ｙ方向に配列している。また、ストリングユニットＳＵ０〜ＳＵ３のそれぞれに対応する構造体は、例えばスリットＳＬＴによってそれぞれ分離されている。つまり、Ｙ方向に隣り合うスリットＳＬＴ間には、Ｘ方向に延伸したストリングユニットＳＵが設けられている。言い換えると、Ｘ方向に延伸した複数のスリットＳＬＴが、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴによって分離された構造体が、１つのストリングユニットＳＵに対応している。例えば、ストリングユニットＳＵに対応する構造体は、後述するＣ４領域を挟んで２つの構造体に分離されている。
ストリングユニットＳＵに対応する構造体の下層には、ソース線ＳＬに対応する導電体が設けられている。そして、このソース線ＳＬに対応する導電体の側面に接触し、このソース線ＳＬに対応する導電体の外周を囲むように、メタルプラグ２２が設けられている。
メモリセルアレイ１０は、アレイ領域、階段領域、Ｃ４領域、及びプラグ領域を含む。まず、アレイ領域における詳細な構造について説明する。
アレイ領域は、実質的にデータを保持する領域である。アレイ領域には、複数のメモリピラーＭＰが設けられている。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。尚、図３に示されたメモリピラーＭＰの個数は模式的なものであり、メモリピラーＭＰの個数は図示された個数に限定されない。複数のメモリピラーＭＰは、千鳥状に設けられても良い。
次に、階段領域における詳細な構造について説明する。
階段領域は、アレイ領域に設けられたメモリピラーＭＰに接続されたワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとロウデコーダモジュール１５との間を電気的に接続するための領域である。
階段領域において、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＤにそれぞれ対応する複数の導電体は、例えば階段状に設けられている。
また、階段領域には、例えば選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＤのそれぞれに対応して、複数のコンタクトプラグＣＣが設けられている。選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＤのそれぞれに対応する複数の導電体は、それぞれ対応するコンタクトプラグＣＣを介して、ロウデコーダモジュール１５に電気的に接続される。
更に、階段領域には、導電体２３〜２８の少なくとも１つを貫通し、底面がソース線ＳＬに対応する導電体に達する複数のダミーピラーＨＲが設けられている。ダミーピラーＨＲの配置は、任意である。ダミーピラーＨＲは、他の配線とは電気的に接続されない。ダミーピラーＨＲは、製造工程において、空隙が形成された際に層間絶縁膜を支える柱として機能する。
続いて、Ｃ４領域における詳細な構造について説明する。
Ｃ４領域は、メモリセルアレイ１０の上方に設けられた電極（配線）と、下方に設けられた回路部分とを接続するための領域である。Ｃ４領域には、メモリセルアレイ１０の上方に設けられた電極と下方に設けられた回路部分とを接続する複数のコンタクトプラグＣ４が設けられている。Ｃ４領域において、ソース線ＳＬに対応する導電体には、コンタクトプラグＣ４が導電体を通過するための開口領域ＯＲが設けられている。コンタクトプラグＣ４は、開口領域ＯＲを通過することにより、ソース線ＳＬに対応する導電体と電気的に接続されない。開口領域ＯＲにおいて、ソース線ＳＬに対応する導電体とコンタクトプラグＣ４との間には、ソース線ＳＬに対応する導電体の側面に接触するように、メタルプラグ２２が設けられている。尚、図３に示されたコンタクトプラグＣ４の個数は模式的なものであり、コンタクトプラグＣ４の個数は図示された個数に限定されない。
次に、プラグ領域における詳細な構造について説明する。
プラグ領域は、ソース線ＳＬに対応する導電体の側面に接触し、ソース線ＳＬに対応する導電体の外周を囲むようにメタルプラグ２２が設けられている領域である。プラグ領域において、ソース線ＳＬに対応する導電体は、半導体基板に設けられた不純物拡散層領域と電気的に接続される。
図４は、図３のＡ１−Ａ２線に沿った断面図であり、第１実施形態におけるメモリセルアレイ１０の断面構造の一例を示している。尚、絶縁層の一部は省略されている。
図４に示すように、アレイ領域においてメモリセルアレイ１０は、例えば導電体２１、導電体２３〜２８、及び複数のメモリピラーＭＰを含んでいる。
半導体基板２０の上方には、図示せぬ絶縁層を介して導電体２１が設けられる。導電体２１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体２１は、ソース線ＳＬとして機能する。導電体２１は、例えばポリシリコン（ｐｏｌｙ−Ｓｉ）である。尚、半導体基板２０と導電体２１との間の領域には、例えばロウデコーダモジュール１５やセンスアンプモジュール１６等の回路が設けられ、これらの回路は複数の制御トランジスタ等を含む。制御トランジスタは、例えば上方に設けられたメモリセルアレイ１０を制御する。図４には、制御トランジスタの一例として、２つのＮチャネルＭＯＳトランジスタＴｒのみを示している。
半導体基板２０の上面（表面近傍）には、例えばＰ型ウェル領域及び素子分離領域ＳＴＩが設けられる。
Ｐ型ウェル領域及び素子分離領域ＳＴＩの各々は、半導体基板２０の上面に接している。素子分離領域ＳＴＩは、例えばＮ型ウェル領域とＰ型ウェル領域とを電気的に分離するために設けられる。素子分離領域ＳＴＩには、例えば酸化シリコンが用いられる。
ＮチャネルＭＯＳトランジスタＴｒは、２つのＮ＋不純物拡散層領域、絶縁層ＯＸ、ゲート電極ＧＣ、及び絶縁層ＳＷを含む。
２つのＮ＋不純物拡散層領域は、Ｐ型ウェル領域の上面（表面近傍）に形成され、例えばリン（Ｐ）がドープされている。一方のＮ＋不純物拡散層領域は、他方のＮ＋不純物拡散層領域とＸ方向に離れて配置される。２つのＮ＋不純物拡散層領域は、ＮチャネルＭＯＳトランジスタＴｒのソース（ソース拡散層）及びドレイン（ドレイン拡散層）として機能する。
絶縁層ＯＸは、２つのＮ＋不純物拡散層領域の間のＰ型ウェル領域上に設けられ、ＮチャネルＭＯＳトランジスタＴｒのゲート絶縁膜として機能する。絶縁層ＯＸは、絶縁材料を用いて形成され、絶縁材料には、例えば酸化シリコン及び窒化シリコンの積層構造を含む。
ゲート電極ＧＣは、絶縁層ＯＸ上に設けられる。
絶縁層ＳＷは、ＮチャネルＭＯＳトランジスタＴｒのゲート電極ＧＣの側面に設けられ、サイドウォールとして機能する。
ＮチャネルＭＯＳトランジスタＴｒよりも上層には、コンタクトプラグＣ１及びＣＳ、並びに配線層Ｄ１が設けられている。
コンタクトプラグＣ１は、ＮチャネルＭＯＳトランジスタＴｒのゲート電極ＧＣと配線層Ｄ１との間に設けられる導電体である。コンタクトプラグＣＳは、ＮチャネルＭＯＳトランジスタＴｒのソースまたはドレインと配線層Ｄ１との間に設けられる導電体である。２つのＮ＋不純物拡散層領域の各々は、コンタクトプラグＣＳを介して配線層Ｄ１に電気的に接続される。ゲート電極ＧＣは、コンタクトプラグＣ１を介して配線層Ｄ１に電気的に接続される。
導電体２１の上方には、図示せぬ絶縁層を介して、すなわちＺ方向に離間して、導電体２３〜２８が下層から順に設けられる。導電体２３〜２８は、例えばＸ方向に延伸する板状に形成される。導電体２３〜２８は、それぞれ選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＤとして使用される。導電体２３〜２８は、例えばタングステン（Ｗ）を含んでいる。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成されている。メモリピラーＭＰは、例えば導電体２３〜２８を貫通し、底面が導電体２１の内部に達している。言い換えると、メモリピラーＭＰは、導電体２１を貫通していない。
また、メモリピラーＭＰは、例えばコア部材２９、半導体３０、絶縁層３１〜３３、及び導電体３４を含んでいる。
コア部材２９は、メモリピラーＭＰの中央部に、Ｚ方向に沿って延伸した柱状に形成される。コア部材２９の下端は、例えば導電体２１内に含まれている。コア部材２９は、例えば二酸化シリコン（ＳｉＯ２）である。
コア部材２９の側面及び下面は、半導体３０によって覆われている。半導体３０は、側面の一部が導電体２１と接触し、導電体２１と電気的に接続される。半導体３０は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。半導体３０は、例えばｐｏｌｙ−Ｓｉである。
半導体３０の側面の一部と下面とは、絶縁層３１〜３３の積層膜によって覆われている。絶縁層３１は、半導体３０に接触し且つ半導体３０の側面及び底面を囲っている。絶縁層３１は、メモリセルトランジスタＭＴのトンネル絶縁膜として機能する。絶縁層３１は、例えばＳｉＯ２である。
絶縁層３２は、絶縁層３１に接触し且つ絶縁層３１の側面及び底面を囲っている。絶縁層３２は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３２は、例えば窒化シリコン（ＳｉＮ）である。
絶縁層３３は、絶縁層３２に接触し且つ絶縁層３２の側面及び底面を囲っている。尚、半導体３０と導電体２１とが接触している領域には、絶縁層３１〜３３の積層膜が設けられない。絶縁層３３は、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３３は、例えばＳｉＯ２である。
コア部材２９及び半導体３０の上部には、導電体３４が形成される。導電体３４は、半導体３０と電気的に接続されている。導電体３４の側面は、例えば絶縁層３１〜３３の積層膜によって覆われている。導電体３４は、例えばｐｏｌｙ−Ｓｉであり、半導体３０と一体で形成され得る。
以上で説明したメモリピラーＭＰの構成では、例えば、メモリピラーＭＰと導電体２３とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体２４〜２７のそれぞれとが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ３として機能する。メモリピラーＭＰと導電体２８とが交差する部分が、選択トランジスタＳＴ１として機能する。
尚、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体２３〜２５を貫通する下位ピラーと、導電体２６〜２８を貫通する上位ピラーとが連結された構造であっても良い。
階段領域においてメモリセルアレイ１０は、例えば導電体２１、２３〜２８、及び複数のコンタクトプラグＣＣを含んでいる。
例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ３、及び選択ゲート線ＳＧＤにそれぞれ対応する導電体２３、導電体２４〜２７、導電体２８のそれぞれの端部は、上述したように階段状に設けられる。これに限定されず、階段領域において、導電体２３〜２８のそれぞれの端部は、少なくとも上層に設けられた導電体２４〜２８と重ならない部分、すなわちコンタクトプラグＣＣとの接続領域を有していれば良い。
各コンタクトプラグＣＣは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体３５を含んでいる。導電体３５は、コンタクトプラグＣＣの上面から下面に亘って延伸した柱状に形成される。導電体３５は、例えばタングステン（Ｗ）を含んでいる。各コンタクトプラグＣＣの下面は、導電体２３〜２８にそれぞれ接続されている。
Ｃ４領域においてメモリセルアレイ１０は、例えば導電体２１、メタルプラグ２２、及び複数のコンタクトプラグＣ４を含んでいる。
導電体２１の開口領域ＯＲにおいて、導電体２１の側面に接触するようにメタルプラグ２２が設けられている。メタルプラグ２２は、例えばタングステン（Ｗ）を含んでいる。
各コンタクトプラグＣ４は、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体３６及びスペーサ３７を含んでいる。導電体３６は、コンタクトプラグＣ４の上面から下面に亘って延伸した柱状に形成される。スペーサ３７は、導電体３６の側面に形成され、例えば円筒状に形成される。言い換えると、導電体３６の側面は、スペーサ３７によって覆われている。導電体３６は、例えばタングステン（Ｗ）を含んでいる。スペーサ３７は、例えばＳｉＮである。コンタクトプラグＣ４の下面は、メモリセルアレイ１０の下方に設けられた配線層Ｄ２に接続されている。
プラグ領域は、上方に導電体２３〜２８が設けられていないメモリセルアレイ１０の外周領域である。プラグ領域においてメモリセルアレイ１０は、例えば導電体２１及びメタルプラグ２２を含んでいる。また、プラグ領域においてメモリセルアレイ１０の下方には、導電体２１と電気的に接続される配線層Ｄ２、コンタクトプラグＣ２、配線層Ｄ１、及びコンタクトプラグＣ１が設けられている。なお、導電体２１と電気的に接続される配線層Ｄ２、コンタクトプラグＣ２、配線層Ｄ１、及びコンタクトプラグＣ１は、他のトランジスタ等とは電気的に接続されない。
導電体２１の側面に接触するようにメタルプラグ２２が設けられている。メタルプラグ２２は、例えばタングステン（Ｗ）を含んでいる。メタルプラグ２２の下端は、メモリセルアレイ１０の下方に設けられた配線層Ｄ２に接続されている。
配線層Ｄ２は、コンタクトプラグＣ２を介して配線層Ｄ１に接続されている。なお、配線層Ｄ２の配線方向は、ワード線ＷＬの延伸方向でもビット線ＢＬの延伸方向でもどちらでもよい。配線層Ｄ１は、コンタクトプラグＣ１を介して半導体基板２０に設けられたＮ＋拡散層領域に接続されている。なお、メモリセルアレイ１０の下方に設けられた配線層の層数及びコンタクトプラグの個数は、任意に設計し得る。メタルプラグ２２が、半導体基板２０のＮ＋拡散層領域に電気的に接続されていればよい。
半導体基板２０の上面（表面近傍）には、例えば２つのＰ型ウェル領域が設けられる。一方のＰ型ウェル領域は、他方のＰ型ウェル領域とＸ方向に離れて配置される。Ｎ＋拡散層領域は、この２つのＰ型ウェル領域の間に設けられる。２つのＰ型ウェル領域の各々は、メタルプラグ２２と半導体基板２０の接続部に設けられたＮ＋拡散層領域との間で、ＰＮ接合を形成し、メタルプラグ２２と、半導体基板２０表面上の他の素子とを電気的に分離する。これにより、メモリ動作時に、ソース線ＳＬの電位や電荷によって、半導体基板２０表面上の他の素子が影響を受けないようにすることができる。
以上で説明したメモリセルアレイ１０の構造において、導電体２４〜２７は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体２３が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合、導電体２３と異なる導電体が使用されても良い。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体２８が割り当てられても良い。
図５は、第１実施形態における導電体２１及びメタルプラグ２２の立体構造の一例を、ブロックＢＬＫ０に対応する構造体を抽出して示している。なお、図５の例では、説明を簡略化するために開口領域ＯＲは省略されている。
メタルプラグ２２は、リング部とプラグ部とを含む。
リング部は、ソース線ＳＬ（導電体２１）の側面に接触し、ソース線ＳＬの外周を囲むように設けられている。プラグ部は、リング部と下方に設けられている配線層Ｄ２とを電気的に接続する。図５の例では、プラグ部は、Ｙ方向に延伸する配線層Ｄ２上に設けられている。そして、プラグ部の上面はリング部の下面に接続されている。尚、Ｘ方向に延伸するメタルプラグ２２のリング部の下面には、プラグ部が設けられていない。
１．２ 半導体記憶装置１の製造方法
図６及び図７は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図８〜図３１のそれぞれは、第１実施形態に係る半導体記憶装置１の製造工程において、図４の領域Ｒ１における構造体の断面構造の一例を示している。
以下に、図６及び図７と、図８〜図３１のうち何れかの図面とを参照して、半導体記憶装置１の製造方法の一例について、層間絶縁膜の形成から導電体２３〜２８にそれぞれ対応する置換部材と絶縁層との交互積層までの一連の工程を抽出して説明する。
まず、図８に示すように、コンタクトプラグＣ２及び配線層Ｄ２が形成された層間絶縁膜５０の上に、ソース線ＳＬの一部に用いられる導電体５１及び絶縁層５２を積層する（図６のステップＳ１０）。具体的には、配線層Ｄ２を形成した後、配線層Ｄ２の上面を被覆するように層間絶縁膜５０を形成する。層間絶縁膜５０上に導電体５１を形成する。そして、導電体５１上に絶縁層５２を形成する。導電体５１は、例えばｐｏｌｙ−Ｓｉである。絶縁層５２は、例えばＳｉＮである。尚、配線層Ｄ２は、コンタクトプラグＣ２を介して、半導体基板２０のＮ＋拡散層領域に電気的に接続されている。
次に、図９に示すように、フォトリソグラフィ等によって、ソース線ＳＬに対応する領域を形成するためのマスク５３を絶縁層５２上に形成する（図６のステップＳ１１）。
次に、図１０に示すように、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングにより絶縁層５２及び導電体５１を加工した後、マスク５３を除去する（図６のステップＳ１２）。
次に、図１１に示すように、層間絶縁膜５０及び絶縁層５２上に絶縁層５４を形成する（図６のステップＳ１３）。絶縁層５４は、例えばＳｉＯ２である。
次に、図１２に示すように、絶縁層５４上に絶縁層５５を形成する（図６のステップＳ１４）。絶縁層５５は、例えばＮＳＧ（non-silicate glass）である。
次に、図１３に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）によって表面を平坦化する（図６のステップＳ１５）。このとき、絶縁層５２は、ＣＭＰのストッパー層として機能し、ＣＭＰ後に表面が露出している。
次に、図１４に示すように、絶縁層５２を除去する（図６のステップＳ１６）。このとき、例えば、材料の選択性が低いエッチング条件を用いてエッチバックすることにより、絶縁層５４及び絶縁層５５の一部が、絶縁層５２と一緒に除去される。
次に、図１５に示すように、絶縁層５６を形成する（図６のステップＳ１７）。絶縁層５６は、例えばＳｉＯ２である。
次に、図１６に示すように、絶縁層５６上に犠牲部材５７を形成する（図６のステップＳ１８）。犠牲部材５７は、ソース線ＳＬとメモリピラーＭＰとの接続部を形成する際に除去される。犠牲部材５７は、例えばＳｉＮである。
次に、図１７に示すように、フォトリソグラフィ等によって、犠牲部材５７上にマスク５８を形成する（図６のステップＳ１９）。このとき、レジストマスク５８のマスク領域は、位置合わせによるばらつき等を考慮して導電体５１の領域よりも小さくする。
次に、図１８に示すように、ＲＩＥ等の異方性エッチングにより犠牲部材５７を加工した後、マスク５８を除去する（図６のステップＳ２０）。
次に、図１９に示すように、絶縁層５９を形成する（図６のステップＳ２１）。絶縁層５９は、例えばＳｉＯ２である。
次に、図２０に示すように、絶縁層５９上にソース線ＳＬの一部に用いられる導電体６７を形成する（図６のステップＳ２２）。導電体６７は、例えばｐｏｌｙ−Ｓｉである。
次に、図２１に示すように、導電体６７上に絶縁層６０を形成する（図６のステップＳ２３）。絶縁層６０は、例えばＳｉＮである。
次に、図２２に示すように、ＮＩＬ（nanoimprint lithography）によりマスク６１を形成する（図７のステップＳ２４）。マスク６１は、メタルプラグ２２のプラグ部に対応する領域が開口している。また、マスク６１は、ソース線ＳＬに対応する領域とソース線ＳＬの外側（メタルプラグ２２のプラグ部が設けられていない領域を含む）の領域とで、マスクの高さが異なる。より具体的には、マスク６１の高さは、ソース線ＳＬに対応する領域の方がソース線ＳＬの外側の領域よりも高い。
次に、図２３に示すように、ＲＩＥ等の異方性エッチングにより、メタルプラグ２２に対応する溝パターンを形成する。その後、マスク６１を除去する（図７のステップＳ２５）。具体的には、例えば、メタルプラグ２２のプラグ部に対応する領域では、底面が配線層Ｄ２に達する溝パターンが形成される。ソース線ＳＬに対応する領域では、絶縁層６０はエッチングされない。ソース線ＳＬの外側の領域では、絶縁層６０及び導電体６７が除去される。メタルプラグ２２のプラグ部が設けられていない領域では、絶縁層６０及び導電体６７が除去される。このため、メタルプラグ２２のプラグ部が設けられていない領域では、ソース線ＳＬに対応する領域の絶縁層６０及び導電体６７の側面と、絶縁層５９の上面とによる角部が形成される。
なお、ソース線ＳＬに対応する領域の絶縁層５６、犠牲部材５７、及び絶縁層５９は、メモリピラーＭＰの製造工程において、半導体３０と導電体２１との接続領域を形成する際に除去される。そして、絶縁層５６、犠牲部材５７、及び絶縁層５９を除去して形成された空隙は、導電材料により埋め込まれる。導電体２１、すなわち、ソース線ＳＬは、当該導電材料と導電体５１と導電体６７とを含む。
次に、図２４に示すように、メタルプラグ２２に用いられる導電体を形成し、溝パターンを埋め込む（図７のステップＳ２６）。このとき、メタルプラグ２２に用いられる導電体は、絶縁層５９及び絶縁層６０上にも形成される。
次に、図２５に示すように、メタルプラグ２２を形成する（図７のステップＳ２７）。具体的には、例えばエッチバックにより絶縁層５９及び絶縁層６０上のメタルプラグ２２に用いられる導電体を除去する。メタルプラグ２２は、プラグ部に対応する領域において、溝パターン内を埋め込み、導電体６７及び導電体５１の側面に接触し且つ導電体６７から絶縁層５５に向かって垂れた形状に加工される。また、メタルプラグ２２は、プラグ部が設けられていない領域において、ソース線ＳＬに対応する領域の導電体６７の側面と、絶縁層５９の上面とによる角部に残存している。すなわち、メタルプラグ２２は、ソース線ＳＬに対応する領域を囲むように形成される。
次に、図２６に示すように、絶縁層６２を形成する（図７のステップＳ２８）。絶縁層６２は、例えばＮＳＧである。
次に、図２７に示すように、例えばＣＭＰによって表面を平坦化する（図７のステップＳ２９）。このとき、絶縁層６０の表面の一部が露出する。
次に、図２８に示すように、例えばエッチバックにより、ソース線ＳＬに対応する領域において絶縁層６０の表面が露出するように絶縁層６２の一部を加工する（図７のステップＳ３０）。
次に、図２９に示すように、例えばＲＩＥ等の異方性エッチングによって、絶縁層６０を除去する（図７のステップＳ３１）。
次に、図３０に示すように、絶縁層６３を形成する（図７のステップＳ３２）。絶縁層６３は、例えばＳｉＯ２である。
次に、図３１に示すように、導電体２３〜２８にそれぞれ対応する６層の置換部材６４と６層の絶縁層６３とを交互に積層する（図７のステップＳ３３）。６層の置換部材６４は、後の製造工程において、導電体２３〜２８にそれぞれ置き換えられる。より具体的には、後の製造工程において、例えば、導電体２３〜２８に対応する構造を６層の置換部材６４でそれぞれ形成する。そして、各置換部材６４を除去して形成された空隙を導電材料により埋め込むことにより、導電体２３〜２８を形成できる。置換部材６４は、例えばＳｉＮである。
１．３ 本実施形態に係る効果
以上で説明した第１実施形態に係る半導体記憶装置１によれば、半導体記憶装置１の歩留まり低下を抑制できる。以下に、本効果の詳細について説明する。
半導体基板上にロウデコーダモジュールやセンスアンプモジュール等の回路が設けられ、その上にメモリセルアレイが設けられる構造では、ソース線が半導体基板に接続されていない場合がある。この場合、例えばＲＩＥによりメモリピラーに対応するホールを加工するときに、ソース線に対応する導電体に正の電荷がたまり、アーキング（異常放電）が発生する可能性がある。アーキングが発生すると、パターン異常が生じるため製品の歩留まりが低下する。
これに対し、本実施形態に係る半導体記憶装置１では、メタルプラグ２２を形成できる。メタルプラグ２２は、ソース線ＳＬの外周の側面に接触しており、且つ下方に設けられた配線層Ｄ２の上面に接続されている。配線層Ｄ２は、下層配線を通じて半導体基板２０のＮ＋拡散層領域に電気的に接続されている。この構造によれば、メモリピラーＭＰの加工時にソース線ＳＬにたまった正の電荷を、メタルプラグ２２、配線層Ｄ２、及び下層配線を通じて半導体基板２０に逃がすことができる。よって、ソース線ＳＬの除電効果を向上できる。これによって、アーキングによる半導体記憶装置１の歩留まり低下を抑制できる。
また、本実施形態に係る構成であれば、メタルプラグ２２は、ソース線ＳＬに対応する導電体２１の外周全面に接触している。この構造によれば、導電体２１とメタルプラグ２２との接触面積が増える。よって、半導体記憶装置１の除電効果が上がる。
また、本実施形態に係る構成であれば、メタルプラグ２２は、ｐ型半導体基板のＮ＋拡散層領域に電気的に接続されている。よって、書き込み動作等においてソース線ＳＬに電圧を印加した際に、半導体基板側に電流が流れにくい。
また、本実施形態に係る半導体記憶装置１の製造方法によれば、ＮＩＬを使ってメタルプラグ２２の溝パターンを加工するときのマスク６１を形成することで、メタルプラグ２２追加による製造工程数の増加を抑制できる。
２．第２実施形態
以下に、第２実施形態に係る半導体記憶装置１について説明する。第２実施形態は、第１実施形態で説明した半導体記憶装置１の製造工程の一部を変更したものである。以下では、第１実施形態と異なる点を中心に説明する。
２．１ 半導体記憶装置１の製造方法
図３２は、第２実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図３３〜図３５のそれぞれは、第２実施形態に係る半導体記憶装置１の製造工程において、図４の領域Ｒ１における構造体の断面構造の一例を示している。図３２のフローチャートは、第１実施形態の図６のフローチャートのステップＳ２３に続くフローを示している。
以下に、図３２と、図３３〜図３５のうち何れかの図面とを参照して、半導体記憶装置１の製造方法の一例について、第１実施形態と異なる工程を抽出して説明する。
まず、第１実施形態と同様に、図６のステップＳ１０〜ステップＳ２３が実施される。図６のステップＳ２３で絶縁層６０を形成した後、図３３に示すように、フォトリソグラフィ等によって、メタルプラグ２２に対応する領域が開口したマスク６５を絶縁層６０上に形成する（図３２のステップＳ３４）。
次に、図３４に示すように、例えばＲＩＥにより絶縁層６０、導電体６７、絶縁層５９及び５６を加工した後、マスク６５を除去する（図３２のステップＳ３５）。
次に、図３５に示すように、フォトリソグラフィ等によって、メタルプラグ２２のプラグ部に対応する領域及びソース線ＳＬの外側の領域が開口したマスク６６を形成する（図３２のステップＳ３６）。
次に、第１実施形態の図２３と同様に、メタルプラグ２２に対応する溝パターンを形成する。その後、マスク６６を除去する（図３２のステップＳ３７）。
以降のフローは、第１実施形態のステップＳ２６〜Ｓ３３と同様である。
２．２ 本実施形態に係る効果
以上で説明した第２実施形態に係る半導体記憶装置１によれば、第１実施形態と同様の効果が得られる。
３．変形例等
上記のように、実施形態に係る半導体記憶装置は、基板(20)の上方に設けられた層状の第１導電体(SL)と、第１導電体の上方に配置され、第１方向(Z方向)に互いに離間して積層された複数の第２導電体(23〜28)と、第１方向(Z方向)に延伸し、複数の第２導電体を通過し、第１導電体と電気的に接続される層状の半導体を含む複数のピラーと、第１導電体の外周を囲むように設けられ、第１導電体と基板とを電気的に接続する第１メタルプラグ(22)とを備える。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
上記実施形態では、メモリピラーＭＰの半導体３０の側面の一部がソース線ＳＬに対応する導電体２１に接触する構造を例に挙げて説明したが、これに限定されない。
また、図３６に示すように、Ｃ４領域内に設けられたソース線ＳＬの開口領域ＯＲにおいて、導電体２１の側面に接触するように設けられたメタルプラグ２２は、プラグ部を有し、下層の配線層Ｄ２に接続され、配線層Ｄ２及び下層配線を通じて半導体基板２０に電気的に接続されてもよい。この場合、導電体２１と半導体基板２０との間の電流経路が更に増えるため、ソース線ＳＬの除電効果が更に向上する。
本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１…導電体、２２…メタルプラグ、２３〜２８…導電体、２９…コア部材、３０…半導体、３１〜３３…絶縁層、３４〜３６…導電体、３７…スペーサ、５０…層間絶縁膜、５１…導電体、５２…絶縁層、５３…マスク、５４〜５６…絶縁層、５７…犠牲部材、５８…マスク、５９、６０…絶縁層、６１…マスク、６２、６３…絶縁層、６４…置換部材、６５、６６…マスク、導電体…６７

Claims (7)

  1. 基板の上方に設けられた層状の第１導電体と、
    前記第１導電体の上方に配置され、第１方向に互いに離間して積層された複数の第２導電体と、
    前記第１方向に延伸し、前記複数の第２導電体を通過し、前記第１導電体と電気的に接続される層状の半導体を含む複数のピラーと、
    前記第１導電体の外周を囲むように設けられ、前記第１導電体と前記基板とを電気的に接続する第１メタルプラグと
    を備える、
    半導体記憶装置。
  2. 前記基板と、前記第１導電体との間に設けられた第１配線層を更に備え、
    前記第１メタルプラグは、前記第１導電体の前記外周を囲み、前記第１導電体の側面に接する第１部分と、前記第１部分と前記第１配線層とを電気的に接続する第２部分とを含み、
    前記第１配線層は、前記基板に電気的に接続されている、
    請求項１記載の半導体記憶装置。
  3. 前記第１配線層は、前記基板と平行であり且つ前記第１方向と交差する第２方向に延伸して設けられ、
    前記第２部分は、前記第１配線層上に設けられている、
    請求項２記載の半導体記憶装置。
  4. 前記第１導電体及び前記複数の第２導電体を通過し、側面が前記第１導電体及び前記複数の第２導電体に接していない第１プラグと、
    前記第１導電体に設けられた前記第１プラグが通過する開口領域の側面に接する第２メタルプラグと
    を更に備える、
    請求項１乃至３のいずれか一項に記載の半導体記憶装置。
  5. 前記基板と、前記第１導電体との間に設けられた第２配線層を更に備え、
    前記第２メタルプラグは、前記第１導電体と前記第２配線層とを電気的に接続する第３部分を含み、
    前記第２配線層は、前記基板に電気的に接続されている、
    請求項４記載の半導体記憶装置。
  6. 前記複数のピラーの各々は、側面の一部が前記第１導電体に電気的に接続される前記半導体と、電荷蓄積層とを含む、
    請求項１乃至５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１メタルプラグはタングステンを少なくとも含む、
    請求項１乃至６のいずれか一項に記載の半導体記憶装置。
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