JP2021048188A - 半導体記憶装置 - Google Patents

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Abstract

【課題】製造コストの増加を抑制する。【解決手段】実施形態によれば、半導体記憶装置は、第１配線層１０２と、第１配線層の上方において、離間して積層された複数の第２配線層１０１と、複数の第２配線層を通過し、底面が第１配線層の第１面Ｓ４に接する第１絶縁層１２１と、複数の第２配線層を通過し、側面が第１絶縁層の第２面Ｓ１に接し、底面が第１配線層の第１面に接し、第１半導体層１２８を含む第１メモリピラーＭＰと、複数の第２配線層と第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセルＭＣとを含む。第１配線層は、第１面と対向する第３面において、第１メモリピラー及び第１絶縁層に対応する突出部ＴＳを有する。【選択図】図５

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許第９９２９１７９号明細書 特許第４０８４９３２号公報 特開２０１４−１５０１９５号公報 特開２０１０−１６１１３２号公報
Z. Huang, N. Geyer, P. Werner, J. de Boor, and U. Gosele, "Metal-Assisted Chemical Etching of Silicon: A Review" Advanced Materials 2011, 23, p.285-308
製造コストの増加を抑制できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、第１配線層と、第１配線層の上方において、互いが第１方向に離間して積層され、第１方向と交差する第２方向に延伸する複数の第２配線層と、複数の第２配線層を通過し、底面が第１配線層の第１面に接し、第２方向に延伸する第１絶縁層と、複数の第２配線層を通過し、側面が第２方向に延伸し且つ第１及び第２方向と交差する第３方向を向いた第１絶縁層の第２面に接し、底面が第１配線層の第１面に接し、第１方向に延伸する第１半導体層を含む第１メモリピラーと、複数の第２配線層と第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセルとを含む。第１配線層は、第１面と対向する第３面において、第１メモリピラー及び第１絶縁層に対応する突出部を有する。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図３は、第１実施形態に係る半導体記憶装置の平面図である。 図４は、第１実施形態に係る半導体記憶装置の断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図６は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の断面図である。 図７は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。 図８は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおける階段接続部の断面図である。 図９は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１０は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１１は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１２は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１３は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１４は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１５は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１６は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１７は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１８は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図１９は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図２０は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図２１は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２２は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２３は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２４は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２５は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２６は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２７は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２８は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図２９は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図３０は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイの階段接続部の断面図である。 図３１は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３２は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３３は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３４は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３５は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３６は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３７は、第１実施形態に係る半導体記憶装置の製造工程を示す半導体記憶装置の断面図である。 図３８は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図３９は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図４０は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図４１は、第１実施形態に係る半導体記憶装置の製造工程を示すメモリセルアレイのセル部の断面図である。 図４２は、第１実施形態に係る半導体記憶装置において触媒金属が残留しやすい場所の一例を示すメモリセルアレイにおけるセル部の断面図である。 図４３は、第１実施形態に係る半導体記憶装置において触媒金属が残留している一例を示すメモリセルアレイにおけるセル部の断面図である。 図４４は、ＲＩＥを用いて加工したホール及びラインの加工形状と、ＭａＣＥを用いて加工したホール及びラインの加工形状とを比較した例図である。 図４５は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図４６は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の断面である。 図４７は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。 図４８は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図４９は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の断面である。 図５０は、第４実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。 図５１は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の断面である。 図５２は、第５実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。 図５３は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の断面である。 図５４は、第６実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。 図５５は、第７実施形態に係る半導体記憶装置の備えるメモリセルアレイにおけるセル部の平面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。
図１に示すように、半導体記憶装置１は、アレイチップ１００と回路チップ２００とを含む。
アレイチップ１００は、メモリセルアレイ１１を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。ブロックＢＬＫの各々は、複数（本実施形態では４個）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を備えている。ストリングユニットＳＵは、メモリセルトランジスタが直列接続されたＮＡＮＤストリングＮＳの集合である。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
回路チップ２００は、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５を含む。
ロウドライバ２３は、例えば、図示せぬ外部コントローラから受信するアドレス信号（ページアドレス信号等）に基づいて、電圧発生回路２２から印加された電圧を、ロウデコーダ２４に供給する。
ロウデコーダ２４は、例えば、外部コントローラから受信したアドレス信号（ブロックアドレス信号等）に基づいて、ロウアドレスをデコードする。ロウデコーダ２４は、デコード結果に基づいて、ブロックＢＬＫのいずれかを選択して、選択したブロックＢＬＫとロウドライバ２３とを接続する。
センスアンプ２５は、データの読み出し時には、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵから読み出されたデータをセンスする。また、センスアンプ２５は、データの書き込み時には、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
シーケンサ２１は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作の際に、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５等を制御する。
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作に使用される電圧を発生させ、ロウドライバ２３、及びセンスアンプ２５等に供給する。
１．１．２ メモリセルアレイの回路構成
次に、メモリセルアレイ１１の回路構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫの構成も同じである。
図２に示すように、ブロックＢＬＫ０は、例えば、４つのストリングユニットＳＵ０〜ＳＵ３を含む。そして、各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば、８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。以下、メモリセルトランジスタＭＣ０〜ＭＣ７のいずれかを限定しない場合は、メモリセルトランジスタＭＣと表記する。
なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ（floating gate）型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、ＮＡＮＤストリングＮＳ内のメモリセルトランジスタＭＣの個数は８個に限らず、１６個や３２個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。また、ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ１個以上であればよい。
ＮＡＮＤストリングＮＳ内では、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０〜ＭＣ７、及び選択トランジスタＳＴ１の順に、それぞれの電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続される。また、選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
ブロックＢＬＫ内にある各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ０〜ＭＣ７の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ７に接続される。より具体的には、例えば、ブロックＢＬＫ０内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、ワード線ＷＬ０に共通に接続される。
ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに接続される。より具体的には、ストリングユニットＳＵ０内にある複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内にある複数の選択トランジスタＳＴ１（不図示）のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２及びＳＵ３も同様である。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３のいずれかを限定しない場合は、選択ゲート線ＳＧＤと表記する。
ブロックＢＬＫ内にある複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳに接続されてもよい。
ストリングユニットＳＵ内にある複数の選択トランジスタＳＴ１のドレインは、それぞれが異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、但し、Ｎは２以上の整数）に接続される。すなわち、ストリングユニットＳＵ内にある複数のＮＡＮＤストリングＮＳは、それぞれ異なるビット線ＢＬに接続される。また、ビット線ＢＬは、各ブロックＢＬＫにおいて、ストリングユニットＳＵ０内の１つのＮＡＮＤストリングＮＳ、ストリングユニットＳＵ１内の１つのＮＡＮＤストリングＮＳ、ストリングユニットＳＵ２内の１つのＮＡＮＤストリングＮＳ、及びストリングユニットＳＵ３内の１つのＮＡＮＤストリングＮＳを共通に接続する。
複数のブロックＢＬＫにある複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。
つまり、ストリングユニットＳＵは、それぞれが異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そして、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
１．１．３ 半導体記憶装置の平面構成
次に、半導体記憶装置１の平面構成の一例について、図３を用いて説明する。
図３に示すように、半導体記憶装置１は、アレイ領域、周辺領域、及び外周領域を含む。アレイ領域は、メモリセルアレイ１１を含む領域である。なお、アレイ領域は、ロウドライバ２３、ロウデコーダ２４、またはセンスアンプ２５等を含んでいてもよい。
周辺領域は、メモリセルアレイ１１を含まない領域であり、メモリセルアレイ１１以外の回路のいずれか、及び半導体記憶装置１と外部機器との接続に用いられる電極パッド等が設けられている領域である。
外周領域は、チップ端部を含む近傍領域である。外周領域は、例えば、スクライブ線、または、半導体記憶装置１の製造工程で使用されるリソグラフィ用の目合わせパターン、または特性チェックパターン等が設けられている領域である。
１．１．４ 半導体記憶装置の断面構成
次に、半導体記憶装置１の断面構成の一例について、図４を用いて説明する。図４は、図３のＸ方向に沿った断面を示している。なお、以下の説明において、Ｘ方向は、半導体基板２０１（例えば、半導体基板）に略平行であり、例えば、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、半導体基板２０１に略平行であり且つＸ方向に交差し、例えば、ビット線ＢＬの延伸方向に対応している。Ｚ１方向は、半導体基板２０１に略垂直であり、アレイチップ１００から回路チップ２００に向かう方向に対応している。Ｚ２方向は、半導体基板２０１に略垂直であり、回路チップ２００からアレイチップ１００に向かう方向に対応している。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
図４に示すように、半導体記憶装置１は、アレイチップ１００と回路チップ２００が貼り合された構成を有する。
アレイチップ１００は、メモリセルアレイ１１、及びメモリセルアレイ１１と回路チップ２００とを接続するための各種配線を含む。
より具体的には、アレイチップ１００は、アレイ領域において交互に積層された複数の配線層１０１及び絶縁層１２１、外周領域において交互に積層された複数の配線層１０１及び犠牲層１３１、配線層１０２、１０４、１０８、１１１、１１３、１１５、及び１１６、複数のコンタクトプラグＣＰ、１０７、１０９、１１０、１１２、１１４、及び１１７、複数の電極パッドＰＤ及び１１９、絶縁層１０３、１０５、１０６、及び１１８、並びにメモリピラーＭＰを含む。
図４の例では、アレイ領域において、１１層の絶縁層１２１と１０層の配線層１０１が交互に積層されている。すなわち、複数の配線層１０１は、Ｚ方向に離間して積層されており、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。複数のメモリピラーＭＰは、複数の絶縁層１２１及び複数の配線層１０１を貫通しＺ方向に延伸する。メモリピラーＭＰは、Ｚ２方向において絶縁層１２１の上面から突出した形状を有している。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰの詳細は後述する。
配線層１０２は、Ｚ２方向において最上層の絶縁層１２１上（配線層１０１の上方）に設けられており、ソース線ＳＬとして機能する。メモリピラーＭＰの一端が配線層１０２に接続される。配線層１０２は、複数のメモリピラーＭＰをコンフォーマルに被覆するように形成されている。このため、Ｚ２方向における配線層１０２の上面は、メモリピラーＭＰに起因する突出部を有する。メモリピラーＭＰの他端は、コンタクトプラグ１０９及び１１０を介して、ビット線ＢＬとして機能する配線層１１１に接続される。更に、配線層１１１は、例えば、配線層１１６及びコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。電極パッド１１９は、回路チップ２００との接続に用いられる。
Ｘ方向に延伸する複数の配線層１０１の端部は階段状に引き出されている。そして、各配線層１０１は、コンタクトプラグＣＰを介して、配線層１０８のいずれかに電気的に接続される。配線層１０８は、例えば、コンタクトプラグ１１４、配線層１１５及び１１６、並びにコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。コンタクトプラグＣＰの詳細については後述する。コンタクトプラグＣＰの上には、コンタクトプラグＣＰと配線層１０４とが電気的に接続されないように、絶縁層１０３が設けられている。
Ｚ２方向において、配線層１０２及び絶縁層１０３の上には、配線層１０２とコンタクトプラグ１０７とを電気的に接続する配線層１０４が設けられている。配線層１０４は、コンタクトプラグ１０７を介して、配線層１０８のいずれかに電気的に接続される。更に、配線層１０８は、例えば、コンタクトプラグ１１４、配線層１１５及び１１６、並びにコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。
アレイチップ１００のＺ２方向における上面には、複数の電極パッドＰＤが設けられている。電極パッドＰＤは、半導体記憶装置１と外部機器との接続に用いられる。電極パッドＰＤは、コンタクトプラグ１１２、配線層１１３、コンタクトプラグ１１４、配線層１１５及び１１６、並びにコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。
アレイチップ１００のＺ２方向における上面には、電極パッドＰＤの一部、配線層１０４、及び絶縁層１０６を覆うように、パッシベーション膜として機能する絶縁層１０５が形成されている。絶縁層１０５には、電極パッドＰＤに対応する開口部が設けられている。
Ｚ１方向において、絶縁層１０６上には絶縁層１１８が設けられている。絶縁層１１８内には、複数の電極パッド１１９が設けられており、回路チップ２００と接続されている。
外周領域及び図示せぬ周辺領域の少なくとも一部において、１１層の犠牲層１３１と１０層の配線層１０１が交互に積層されている。１１層の犠牲層１３１は、絶縁層１２１と同じレイヤに設けられている。本実施形態では、半導体記憶装置１の製造工程において、犠牲層１３１を絶縁層１２１に置き換える方法（以下、「リプレース」と呼ぶ）を用いている。従って、外周領域及び周辺領域の少なくとも一部には、リプレースされずに、犠牲層１３１と配線層１０１が積層されている領域が残存する。リプレースの詳細については、後述する。
配線層１０１、１０２、１０４、１０８、１１１、１１３、１１５、及び１１６は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。以下では、配線層１０１に、不純物（リン（Ｐ）またはボロン（Ｂ）等）を添加されたポリシリコンが用いられる場合について説明する。コンタクトプラグ１０７、１０９、１１０、１１２、１１４、及び１１７は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。電極パッドＰＤ及び１１９は、導電材料により構成され、例えば、金属材料であってもよい。以下では、電極パッド１１９に銅（Ｃｕ）が含まれる場合について説明する。絶縁層１０３、１０５、１０６、及び１１８は、例えば、酸化シリコン（ＳｉＯ２）であってもよい。
回路チップ２００は、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、センスアンプ２５、及びこれらの回路を接続するための各種配線を含む。
より具体的には、回路チップ２００は、半導体基板２０１、複数のトランジスタＴＲ、複数の配線層２０４及び２０５、複数のコンタクトプラグ２０３及び２０６、複数の電極パッド２０９、並びに絶縁層２０７及び２０８を含む。
複数のトランジスタＴＲは、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５等に用いられる。トランジスタＴＲは、半導体基板２０１上に設けられた図示せぬゲート絶縁膜、ゲート絶縁膜上に設けられたゲート電極２０２、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、コンタクトプラグ２０３を介して、配線層２０４に電気的にそれぞれ接続される。配線層２０４は、配線層２０５に電気に接続される。配線層２０５は、コンタクトプラグ２０６を介して、電極パッド２０９に電気的に接続される。
半導体基板２０１上には、絶縁層２０７が設けられている。絶縁層２０７上には絶縁層２０８が設けられている。絶縁層２０８内には、複数の電極パッド２０９が設けられており、アレイチップ１００の複数の電極パッド１１９とそれぞれ電気的に接続されている。
配線層２０４及び２０５、コンタクトプラグ２０３及び２０６、並びにゲート電極２０２は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。電極パッド２０９は、導電材料により構成され、例えば、金属材料であってもよい。以下では、電極パッド２０９に銅（Ｃｕ）が含まれる場合について説明する。絶縁層２０７及び２０８は、例えば、ＳｉＯ２であってもよい。
１．１．５ メモリセルアレイの平面構成
次に、メモリセルアレイ１１の平面構成の一例について、図５を用いて説明する。図５は、いずれかのブロックＢＬＫの一部を示しており、説明を簡略化するために絶縁層の一部が省略されている。
図５に示すように、本実施形態では、半導体基板に垂直なＺ１方向において、下層より選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する配線層１０１がＺ１方向に離間して積層されている。
複数の配線層１０１、すなわち、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤをブロックＢＬＫ毎に分離するように、Ｘ方向に延伸する領域ＡＲ１が設けられている。領域ＡＲ１は、絶縁層１２１により埋め込まれている。絶縁層１２１には、例えば、ＳｉＯ２が用いられる。
配線層１０１と領域ＡＲ１（絶縁層１２１）との間には、Ｘ方向に延伸する配線層１２４が設けられている。配線層１２４は、ワード線ＷＬ並びに選択ゲート線ＳＧＳ及びＳＧＤの配線抵抗を低減するための低抵抗層として機能する。配線層１２４は、導電材料により構成される。配線層１２４には、配線層１０１に用いられる導電材料よりも低抵抗な材料が用いられる。以下では、配線層１２４に、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層構造が用いられる場合について説明する。ＴｉＮは、例えば、ＣＶＤ（chemical vapor deposition）によりＷを成膜する際、Ｗと半導体層との反応を防止するためのバリア層及びＷの密着性を向上させるための密着層としての機能を有する。
メモリセルアレイ１１は、セル部と階段接続部とを含む。
セル部には、ＮＡＮＤストリングＮＳに対応する複数のメモリピラーＭＰが、例えば、千鳥配置に配列されている。メモリピラーＭＰは、複数の配線層１０１を貫通（通過）し、Ｚ１方向に延伸する。メモリピラーＭＰの上端は、例えば、Ｙ方向に延伸する図示せぬビット線ＢＬと電気的に接続される。
セル部には、複数の配線層１０１を貫通し、Ｘ方向に延伸する複数（図５の例では、４つ）の領域ＡＲ２が設けられている。領域ＡＲ２は、絶縁層１２１により埋め込まれている。１つの領域ＡＲ２に対して、複数のメモリピラーＭＰが、Ｘ方向に延伸し且つＹ方向を向いた領域ＡＲ２の２つの側面に交互に接するように配列されている。なお、メモリピラーＭＰの配列は任意に設定可能であり、メモリピラーＭＰが領域ＡＲ２に接していればよい。
より具体的には、例えば、領域ＡＲ２（絶縁層１２１）のＸ方向に延伸し且つＹ方向を向いた一方の側面Ｓ１に接するように、複数のメモリピラーＭＰがＸ方向に並んで設けられている。同様に、領域ＡＲ２のＸ方向に延伸し且つ側面Ｓ１に対向する他方の側面Ｓ２に接するように、複数のメモリピラーＭＰがＸ方向に並んで配置されている。そして、側面Ｓ１に接するメモリピラーＭＰと、側面Ｓ２に接するメモリピラーＭＰとは、Ｘ方向において、交互に配置される。
更に、隣り合う２つの領域ＡＲ２の間において、それぞれの対向する側面（例えば、側面Ｓ１と側面Ｓ３）に接する複数のメモリピラーＭＰは、Ｘ方向において、交互に配置されている。従って、隣り合う２つの領域ＡＲ２の間に設けられる配線層１０１は、複数のＹ方向に延伸する部分Ｐ１の端部と、複数のＸ方向に延伸する部分Ｐ２の端部とが交互に接続されたジグザグ形状を有する。換言すれば、配線層１０１は、側面Ｓ１と側面Ｓ３との間において、Ｘ方向に延伸する矩形波のような形状を有する。
階段接続部では、複数の配線層１０１がＸ方向に向かって階段状に引き出されている。そして、各配線層１０１の端部にはコンタクトプラグＣＰとの接続部が設けられている。以下、接続部を「テラス」と表記する。
階段接続部には、複数の配線層１０１（テラス）のいずれかと電気的に接続される複数のコンタクトプラグＣＰが設けられている。コンタクトプラグＣＰの上端は、配線層１０８に接続される。コンタクトプラグＣＰの側面には、絶縁層１２２が形成され、内部は、導電体１２３により埋め込まれている。絶縁層１２２には、例えば、ＳｉＯ２が用いられる。導電体１２３は、導電材料により構成される。以下では、導電体１２３に、ＴｉＮとＷとの積層構造が用いられる場合について説明する。
階段接続部には、セル部と同様に、複数の配線層１０１を貫通し、Ｘ方向に延伸する複数（図５の例では、２つ）の領域ＡＲ２ｂが設けられている。領域ＡＲ２ｂは、絶縁層１２１により埋め込まれている。セル部に設けられる領域ＡＲ２と、階段接続部に設けられる領域ＡＲ２ｂは、接していない。また、セル部に設けられる領域ＡＲ２と、階段接続部に設けられる領域ＡＲ２ｂの個数は、同じでもよく異なっていてもよい。
また、階段接続部には、複数の配線層１０１を貫通し、Ｘ方向に延伸する領域ＡＲ３が設けられている。領域ＡＲ３は、絶縁層１２２により埋め込まれている。Ｘ方向に延伸し且つＹ方向を向いた領域ＡＲ３（絶縁層１２２）の１つの側面に接するように、複数のコンタクトプラグＣＰがＸ方向に沿って配列されている。すなわち、領域ＡＲ３の絶縁層１２２とコンタクトプラグＣＰの絶縁層１２２は接している。例えば、コンタクトプラグＣＰは、領域ＡＲ３に接しているため、略円柱の形状を有している。なお、コンタクトプラグＣＰの配列は任意に設定可能であり、コンタクトプラグＣＰが領域ＡＲ３に接していればよい。
領域ＡＲ３のＸ方向に延伸する側面に接するように、複数のコンタクトプラグＣＰがＸ方向に並んで配置されている。なお、コンタクトプラグＣＰの配列は任意に設定可能であり、コンタクトプラグＣＰが領域ＡＲ３に接していればよい。更に、領域ＡＲ３が複数個設けられてもよい。
１．１．６ セル部の構成
次に、メモリセルアレイ１１のセル部の構成の一例について、図６及び図７を用いて説明する。図６は、図５のＡ１−Ａ２線に沿ったセル部の断面図である。図７は、図６のＣ１−Ｃ２線及びＤ１−Ｄ２に沿った平面図である。以下、Ｃ１−Ｃ２線に沿った平面をＣ１−Ｃ２平面と表記し、Ｄ１−Ｄ２線に沿った平面をＤ１−Ｄ２平面と表記する。
図６に示すように、Ｚ１方向において配線層１０４上にＸ方向及びＹ方向に延伸する配線層１０２が形成されている。配線層１０２は、ソース線ＳＬとして機能する。Ｚ１方向において、配線層１０２の底面Ｓ５は、突出部ＴＳを有する。すなわち、配線層１０２の面Ｓ５は、ＸＹ平面において凹凸した形状を有し、平坦ではない。より具体的には、配線層１０２は、Ｚ１方向において、後述する最下層の配線層１０１（選択ゲート線ＳＧＳ）の下に設けられた絶縁層１２１、領域ＡＲ１及びＡＲ２に設けられた絶縁層１２１、並びにメモリピラーＭＰの柱部分ＭＰ１（領域ＡＲ４）の各底面に接する面Ｓ４と、面Ｓ４に対向し、配線層１０４に接する面Ｓ５とを有する。例えば、配線層１０２は、最下層の配線層１０１の下に設けられた絶縁層１２１、領域ＡＲ１及びＡＲ２に設けられた絶縁層１２１、並びにメモリピラーＭＰの柱部分ＭＰ１（領域ＡＲ４）の各底面に対し、Ｚ１方向における膜厚がほぼ一様となるように形成されている。Ｚ１方向において最下層の配線層１０１の下に設けられた絶縁層１２１、領域ＡＲ１及びＡＲ２、並びに柱部分ＭＰ１（領域ＡＲ４）の底面の高さ位置は、それぞれ異なる。このため、配線層１０２は、領域ＡＲ１及びＡＲ２、並びに柱部分ＭＰ１（領域ＡＲ４）に対応して面Ｓ５側に突出した突出部ＴＳを有する。
Ｚ１方向において、配線層１０２の上方には、例えば、１０層の配線層１０１が離間して積層されている。１０層の配線層１０１は、下層から選択ゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。
Ｘ方向に延伸し、複数の配線層１０１を貫通（通過）して底面が配線層１０２に達する領域ＡＲ１及びＡＲ２が設けられている。領域ＡＲ１及びＡＲ２、複数の配線層１０１の間、配線層１０２と配線層１０１との間、並びに最上層の配線層１０１と絶縁層１０６との間は、絶縁層１２１により埋め込まれている。
領域ＡＲ２の側面に接し、Ｚ１方向に延伸するメモリピラーＭＰが設けられている。本実施形態のメモリピラーＭＰは、柱部分ＭＰ１と複数の枝部分ＭＰ２を含む。１つの枝部分ＭＰ２が１つのメモリセルトランジスタＭＣに対応する。柱部分ＭＰ１の一つの側面が領域ＡＲ２の絶縁層１２１に接する。柱部分ＭＰ１に相当する領域をＡＲ４と表記する。柱部分ＭＰ１は、複数の配線層１０１を貫通（通過）し、Ｚ１方向に延伸する。例えば、Ｚ１方向における柱部分ＭＰ１の上面及び底面の高さ位置は、領域ＡＲ２の高さ位置とほぼ等しい。柱部分ＭＰ１は、Ｚ１方向に延伸するトンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を含む。半導体層１２８は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。
枝部分ＭＰ２は、配線層１０１と同層に設けられる。枝部分ＭＰ２は、ブロック絶縁膜１２５及び電荷蓄積層１２６を含む。トンネル絶縁膜１２７と接していない電荷蓄積層１２６の側面並びに電荷蓄積層の上面及び底面を囲むように、ブロック絶縁膜１２５が設けられている。すなわち、配線層１０１と電荷蓄積層１２６との間、及び電荷蓄積層１２６と配線層１０１の層間に設けられた絶縁層１２１との間に、ブロック絶縁膜１２５が設けられている。
ブロック絶縁膜１２５、トンネル絶縁膜１２７、及びコア層１２９には、例えばＳｉＯ２が用いられる。電荷蓄積層１２６は、導電材料により構成され、例えば、ポリシリコンが用いられる。半導体層１２８には、例えばポリシリコンが用いられる。
絶縁層１２１上には、絶縁層１０６が形成されている。半導体層１２８上には、コンタクトプラグ１０９及び１１０が積層して設けられている。そして、コンタクトプラグ１１０は、例えば、Ｙ方向に延伸し、ビット線ＢＬとして機能する配線層１１１に電気的に接続されている。
Ｙ方向において、領域ＡＲ１の絶縁層１２１と配線層１０１との間には、Ｘ方向に延伸する配線層１２４が設けられている。
メモリピラーＭＰと、ワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する８層の配線層１０１とにより、メモリセルトランジスタＭＣ０〜ＭＣ７がそれぞれ構成される。従って、ワード線ＷＬ〜ＷＬ７の各々と、半導体層１２８との間において、メモリセルトランジスタＭＣ０〜ＭＣ７に対応するデータがそれぞれ保持される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤ及びＳＧＳとしてそれぞれ機能する配線層１０１とにより、選択トランジスタＳＴ１及びＳＴ２がそれぞれ構成される。
次に、メモリピラーＭＰの平面構成について説明する。
図７に示すように、Ｃ１−Ｃ２平面は、配線層１０１を含まない領域（Ｚ１方向における２つの配線層１０１の間の領域）の平面を示している。すなわち、Ｃ１−Ｃ２平面は、柱部分ＭＰ１の平面を示している。Ｄ１−Ｄ２平面は、配線層１０１を含む領域の平面を示している。すなわち、Ｄ１−Ｄ２平面は、柱部分ＭＰ１及び枝部分ＭＰ２の平面を示している。
柱部分ＭＰ１は、例えば、上面が略四角形をした四角柱の形状を有する。なお、柱部分ＭＰ１の上面の形状は、四角形に限定されない。例えば、柱部分ＭＰ１の上面の形状は、一辺が領域ＡＲ２に接していれば、多角形でもよく半円形であってもよい。また、例えば、柱部分ＭＰ１及び枝部分ＭＰ２は、領域ＡＲ２と対向する（領域ＡＲ２から離れた）角が丸みを帯びていることが好ましい。これにより、メモリセルトランジスタＭＣの特定の領域（角部）に電界が集中するのを抑制できる。領域ＡＲ２の絶縁層１２１に接していない柱部分ＭＰ１の３つの側面に、トンネル絶縁膜１２７が設けられている。柱部分ＭＰ１の内部において、側面がトンネル絶縁膜１２７の３つの側面に接し、底面が配線層１０２に接するように半導体層１２８が設けられている。
より具体的には、例えば、半導体層１２８は、Ｙ方向に延伸する第１部分１２８ａ及び第２部分１２８ｂと、Ｘ方向に延伸する第３部分１２８ｃとを含む。第１部分１２８ａ及び第２部分１２８ｂは、Ｙ方向における一端が領域ＡＲ２（絶縁層１２１）にそれぞれ接する。第３部分１２８ｃの両端は、第１部分１２８ａの他端と、第２部分１２８ｂの他端にそれぞれ接する。
柱部分ＭＰ１の内部において、半導体層１２８と領域ＡＲ２の絶縁層１２１とにより側面が囲まれた空間を埋め込むように、コア層１２９が設けられている。
枝部分ＭＰ２では、各配線層１０１の同層において、トンネル絶縁膜１２７の３つの面を囲むように、電荷蓄積層１２６が設けられている。すなわち、配線層１０１とトンネル絶縁膜１２７との間に、電荷蓄積層１２６が設けられている。更に、配線層１０１と電荷蓄積層１２６との間に、ブロック絶縁膜１２５が設けられている。
すなわち、ブロック絶縁膜１２５、電荷蓄積層１２６、及びトンネル絶縁膜１２７は、半導体層１２８と同様の形状を有する。コア層１２９は、例えば、１つの側面が領域ＡＲ２（絶縁層１２１）に接する四角柱の形状を有する。
本実施形態では、柱部分ＭＰ１のＸ方向における幅（長さ）をＬ１とし、領域ＡＲ２のＹ方向における幅（長さ）をＬ２とすると、Ｌ１＜Ｌ２の関係にある。この関係は、メモリセルアレイ１１の製造方法に起因する。メモリセルアレイ１１の製造方法については、後述する。
なお、メモリピラーＭＰのＸ方向を向いた側面と領域ＡＲ２のＹ方向を向いた側面の交差する角度θは、略９０°である方が好ましい。例えば、半導体層１２８等を領域ＡＲ２側から加工する際にエッチング量がばらつくと、メモリピラーＭＰの側面が領域ＡＲ２と領域ＡＲ４とが接する面から領域ＡＲ４の内側に縮退する場合がある。このとき、角度θが９０°よりも大きいと、縮退により長さＬ１は小さくなり、メモリセルトランジスタＭＣのサイズが小さくなる。また、角度θが９０°よりも小さい場合、メモリピラーに内部をコア層１２９で埋め込む際にＺ方向に延伸するスリットが形成されてしまい形状不良が発生する。
１．１．７ 階段接続部の構成
次に、階段接続部の構成について、図８を用いて説明する。図８は、図５のＢ１−Ｂ２線に沿った階段接続部の断面図である。
図８に示すように、階段接続部では、Ｘ方向における各配線層１０１の端部において、コンタクトプラグＣＰと電気的に接続するためのテラスが設けられている。
コンタクトプラグＣＰは、第１部分ＣＰ１と第２部分ＣＰ２とを含む。
第１部分ＣＰ１は、テラス上に設けられ、Ｚ１方向に延伸する。第１部分ＣＰ１は、テラス(配線層１０１)と、テラスの上方に設けられた図示せぬ配線層１０８とを電気的に接続する。第１部分ＣＰ１は、例えば、テラス上に設けられた略円柱の形状を有する。第１部分ＣＰ１の側面には、絶縁層１２２が形成される。第１部分ＣＰ１の内部は、側面が絶縁層１２２に接し、底面が配線層１０１に接する導電体１２３により埋め込まれている。
第２部分ＣＰ２は、Ｚ１方向に延伸し、テラス及びテラスの下方に設けられた配線層１０１及び絶縁層１２１を貫通する。第２部分ＣＰ２の上面は、第１部分ＣＰ１に接し、底面は、絶縁層１０３に達する。第２部分ＣＰ２は、例えば、第１部分ＣＰ１よりも内径が小さい略円柱の形状を有する。第２部分ＣＰ２の側面には、絶縁層１２２が形成される。第２部分ＣＰ２の内部は、第１部分ＣＰ１と同様に、導電体１２３により埋め込まれている。なお、第２部分ＣＰ２内は、絶縁層１２２により埋め込まれていてもよい。
１．２ 半導体記憶装置の製造方法
１．２．１ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法の一例について、図９〜図２０を用いて説明する。図９〜図２０は、メモリセルアレイ１１のセル部の平面及びＡ１−Ａ２線に沿った断面（Ａ１−Ａ２断面と表記する）をそれぞれ示している。
以下では、メモリピラーＭＰ、並びに領域ＡＲ１、ＡＲ２、及びＡＲ４の加工に、金属触媒を利用したウエットエッチング（ＭａＣＥ：metal-assisted chemical etching）を用いた場合について説明する。例えば、ＭａＣＥでは、半導体上に触媒となる金属を形成した状態で、半導体のウエットエッチングを行うと、半導体と金属触媒層との界面において、半導体が優先的にエッチングされる。エッチングされた半導体の中を触媒層が沈降していくことにより、異方性エッチングが可能である。
触媒層としては、例えば、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）等、酸化還元電位が比較的高い材料が用いられる。触媒金属は、例えば、スパッタリング、ＣＶＤ、メッキ等を用いて形成することができる。触媒金属は、単一組成あるいは単層に限らず、複数元素を含有した組成あるいは複数層であってもよい。触媒層として、グラフェン等の炭素材料を用いてもよく、またはグラフェン等が含まれている金属を用いてもよい。以下では、触媒層にＡｕを用いた場合について説明する。
本実施形態では、ＳｉやＧｅなどのＩＶ族半導体のＭａＣＥのウエットエッチング溶液として、フッ化水素酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）の混合液を用いる。このため、配線層１０１（ポリシリコン）の層間に用いられる絶縁層１２１に相当する構造を犠牲層で形成した後、犠牲層を絶縁層１２１に置き換える方法を用いる。
犠牲層及び配線層には、ＭａＣＥが可能な２種の半導体材料層が用いられる。半導体材料は、例えば、ＩＶ族元素のＳｉ、Ｇｅ、またはＣ等から選択できる。また、半導体材料は、ＢまたはＡｌ等のＩＩＩ族元素、あるいはＰまたはＡｓ等のＶ族元素を不純物として含むことにより、例えば不純物種や不純物濃度が異なる２種類のＳｉであってもよい。また、これら２種類の材料は、ＧａＡｓ、ＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｓ、ＩｎＮ、ＩｎＧａＮ、ＧａＡｌＮ、ＡｌＮ、ＢＮ、またはＡｌＢＮ等のＩＩＩ−Ｖ族半導体材料、あるいはＺｎＯまたはＺｎＳ等のＩＩ−ＶＩ族半導体、またはそれらの混合物であるＩｎＧａＺｎＯであってもよい。以下では、配線層にＳｉ、犠牲層としてＳｉＧｅが用いられる場合について説明する。ＳｉＧｅは、Ｇｅの濃度が低くなると、リプレースにおいて犠牲層（ＳｉＧｅ）を除去する際に、ポリシリコンを用いた配線層１０１とのエッチング選択比が得られなくなる。また、ＳｉＧｅは、Ｇｅ濃度が高くなると、ＭａＣＥの際にＳｉＧｅ層のサイドエッチング（ＸＹ平面への広がり）が発生しやすくなる。このため、ＳｉＧｅのＧｅ濃度は、１０〜２０％が好ましい。
図９に示すように、半導体基板１３０に、例えば、１１層の犠牲層１３１と１０層の配線層１０１とを交互に積層する。犠牲層１３１には、例えば、ＳｉＧｅが用いられる。
次に、最上層の犠牲層１３１上に、領域ＡＲ１に対応する触媒層１３２ａと、領域ＡＲ２及びメモリピラーＭＰの柱部分ＭＰ１（後述する領域ＡＲ４）に対応する触媒層１３２ｂを形成する。すなわち、触媒層１３２ｂは、領域ＡＲ２に対応しＸ方向に延伸するライン部と、柱部分ＭＰ１に対応しＹ方向に突出した突出部とを有する。触媒層１３２ａ及び１３２ｂには、ＭａＣＥの際に触媒として作用する材料が用いられ、例えば、Ａｕが用いられる。
なお、階段接続部では、領域ＡＲ２ｂに対応する触媒層（不図示）が形成される。
図１０に示すように、ＭａＣＥにより、配線層１０１及び犠牲層１３１を加工して、触媒層１３２ａに対応するスリットＳＬＴ１と、触媒層１３２ｂに対応するスリットＳＬＴ２とを形成する。スリットＳＬＴ１及びスリットＳＬＴ２の底部は、半導体基板１３０に達する。スリットＳＬＴ１及びＳＬＴ２の底面には、触媒層１３２ａ及び１３２ｂが残存している。スリットＳＬＴ１は、領域ＡＲ１に対応する。スリットＳＬＴ２は、領域ＡＲ２と、柱部分ＭＰ１に対応する領域ＡＲ４とを含む。なお、スリットＳＬＴ１及びＳＬＴ２の底部の高さ位置は、半導体基板１３０内にあれば、ばらついていてもよい。
より具体的には、ＭａＣＥ工程では、上記半導体材料（配線層１０１及び犠牲層１３１）の積層体と触媒層（１３２ａ及び１３２ｂ）とを形成したウェハを第１の薬液（エッチング液）に浸漬させる。第１の薬液としては、例えばフッ化水素酸及び過酸化水素水の混合液を用いることができる。ウェハを第１の薬液に浸漬させると、半導体層表面と触媒層と第１の薬液との界面において、半導体層表面（例えば、シリコン）がエッチング液中に溶解する。この反応が積層体の表面において繰り返されることにより複数積層された半導体層は垂直にエッチングされる。これにより、領域ＡＲ１、ＡＲ２、及びＡＲ４を形成することができる。領域ＡＲ１、ＡＲ２、及びＡＲ４の形状（例えば、溝の深さ）は、触媒層１３２ａ及び１３２ｂのサイズやエッチング時間等を調整することにより制御される。
図１１に示すように、触媒層除去工程では、上記ウェハを第２の薬液に含浸させることにより除去される。より具体的には、例えば、王水、ヨウ素系溶液、またはシアン系溶液等を含む第２の薬液を用いたウエットエッチングにより、触媒層１３２ａ及び１３２ｂを除去する。
図１２に示すように、スリットＳＬＴ１及びスリットＳＬＴ２の領域ＡＲ２を埋め込まず且つ領域ＡＲ４を埋め込む膜厚の絶縁層１３３を形成する。領域ＡＲ４（柱部分ＭＰ１）を埋め込んで、領域ＡＲ２を埋め込まないようにするために、領域ＡＲ４（柱部分ＭＰ１）と領域ＡＲ２とは、図７で説明したＬ１＜Ｌ２の関係とする。すなわち、絶縁層１３３の膜厚は、長さ（Ｌ１）／２よりも厚く、長さ（Ｌ２）／２よりも薄い膜厚とする。絶縁層１３３には、例えば、窒化シリコン（ＳｉＮ）が用いられる。
図１３に示すように、例えば、ウエットエッチングによる等方性エッチングにより、領域ＡＲ１及び領域ＡＲ２の絶縁層１３３を除去する。このとき、領域ＡＲ４は、絶縁層１３３により埋め込まれている。
図１４に示すように、領域ＡＲ１及び領域ＡＲ２を絶縁層１３４で埋め込んだ後、例えば、ＣＭＰ（chemical mechanical polishing）により、最上層の犠牲層１３１上の絶縁層１３４を除去する。絶縁層１３４には、例えば、ＳｉＯ２が用いられる。
図１５に示すように、例えば、ウエットエッチングにより、領域ＡＲ４の絶縁層１３３を除去し、ホールＨＬ１を形成する。
図１６に示すように、例えば、ウエットエッチングにより、ホールＨＬ１の側面から配線層１０１を加工し、領域ＡＲ５を形成する。領域ＡＲ５は、メモリピラーＭＰの枝部分ＭＰ２に対応する。
図１７に示すように、例えば、ウエットエッチングにより、領域ＡＲ１及びＡＲ２の絶縁層１３４を除去する。
図１８に示すように、領域ＡＲ５に、ブロック絶縁膜１２５及び電荷蓄積層１２６を形成する。より具体的には、まず、領域ＡＲ５を埋め込まない膜厚のブロック絶縁膜１２５を形成する。次に、領域ＡＲ５を埋め込む膜厚の電荷蓄積層１２６を形成する。次に、ウエットエッチングまたはＣＤＥ（chemical dry etching）等により、領域ＡＲ５以外に形成されたブロック絶縁膜１２５及び電荷蓄積層１２６を除去する。これにより、領域ＡＲ５に、ブロック絶縁膜１２５及び電荷蓄積層１２６が残存する。
図１９に示すように、領域ＡＲ４に、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を形成する。より具体的には、まず、領域ＡＲ４を埋め込まない膜厚のトンネル絶縁膜１２７及び半導体層１２８を積層する。次に、領域ＡＲ４を埋め込む膜厚のコア層１２９を形成する。次に、ウエットエッチングまたはＣＤＥ等により、最上層の犠牲層１３１の上、並びに領域ＡＲ１及びＡＲ２に形成されたトンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を除去する。これにより、領域ＡＲ４に、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９が残存する。これにより、メモリピラーＭＰが形成される。
図２０に示すように、領域ＡＲ１及びＡＲ２を埋め込むように、絶縁層１３５を形成する。絶縁層１３５には、例えば、ＳｉＮが用いられる。なお、領域ＡＲ１及びＡＲ２内に、空隙が形成されてもよい。また、階段接続部では、領域ＡＲ２ｂが絶縁層１３５により埋め込まれる。
１．２．２ コンタクトプラグＣＰの製造方法
次に、コンタクトプラグＣＰの製造方法の一例について、図２１〜図３０を用いて説明する。図２１〜図３０は、メモリセルアレイ１１の階段接続部の平面及びＢ１−Ｂ２線に沿った断面（Ｂ１−Ｂ２断面と表記する）をそれぞれ示している。
以下では、コンタクトプラグＣＰ及び領域ＡＲ３の加工に、ＭａＣＥを用いた場合について説明する。なお、コンタクトプラグＣＰの形成方法は、これに限定されない。例えば、ドライエッチングによりコンタクトプラグＣＰを形成してもよい。この場合、コンタクトプラグＣＰの第２部分ＣＰ２及び領域ＡＲ３は廃される。
図２１に示すように、メモリピラーＭＰ形成後、各配線層１０１に対応するテラスを形成する。より具体的には、例えば、各配線層１０１のテラスに対応する領域の絶縁層１３５及び最上層の犠牲層１３１を除去して、最上層の配線層１０１を露出させる。このとき、セル部、並びに領域ＡＲ１及びＡＲ２ｂの上に設けられた絶縁層１３５は、除去しない。次に、最下層の配線層１０１（選択ゲート線ＳＧＳ）のテラスに対応する領域が露出したマスクを形成する。なお、マスクには、レジストを用いてもよく、配線層１０１、犠牲層１３１、及び絶縁層１３５とエッチング選択比が得られる材料であればよい。次に、配線層１０１及び犠牲層１３１を１層ずつ除去する。次に、下から２層目の配線層１０１（ワード線ＷＬ０）のテラスに対応する領域が露出するように、マスクを加工する。これにより、最下層と下から２層目の配線層１０１のテラスに対応する領域が露出する。次に、配線層１０１及び犠牲層１３１を一層ずつ除去する。これにより、最下層の配線層１０１のテラスの上方では、配線層１０１及び犠牲層１３１が２層ずつ除去される。上記処理を繰り返すことにより、階段状に配置されたテラスが形成される。
図２２に示すように、テラスが形成された領域を、半導体層１３６により埋め込む。次に、例えば、ＣＭＰにより表面を平坦化する。半導体層１３６には、例えば、犠牲層１３１（ＳｉＧｅ）よりもＧｅ濃度が高いＳｉＧｅが用いられる。半導体層１３６（ＳｉＧｅ）のＧｅ濃度は、２０％以上である方が好ましい。Ｇｅ濃度の高いＳｉＧｅを用いると、ＭａＣＥにより半導体層１３６を加工する場合、触媒金属の面積に対して、横方向（ＸＹ平面）に少し広がるように、半導体層１３６が加工される。
図２３に示すように、半導体層１３６上に、領域ＡＲ３及びコンタクトプラグＣＰに対応する触媒層１３７を形成する。触媒層１３７は、領域ＡＲ３に対応するライン形状の部分１３７ａと、コンタクトプラグＣＰに対応する円形の部分１３７ｂとを含む。触媒層１３７には、ＭａＣＥの触媒として作用する金属が用いられ、例えば、Ａｕが用いられる。
図２４に示すように、ＭａＣＥにより、半導体層１３６、配線層１０１及び犠牲層１３１を加工する。これにより、領域ＡＲ３に対応するスリットＳＬＴ３と、コンタクトプラグＣＰに対応するホールＨＬ２が形成される。領域ＡＲ３に対応するスリットＳＬＴ３及びホールＨＬ２の底部は、半導体基板１３０に達する。そして、領域ＡＲ３に対応するスリットＳＬＴ３及びホールＨＬ２の底面には、触媒層１３７が残存している。半導体層１３６は、触媒層１３７に対して、横方向（ＸＹ平面）に広がるようにエッチングされる。このため、半導体層１３６内（すなわち、テラス上）のスリットＳＬＴ３とホールＨＬ２は一部が重なった形状であってもよい。また、半導体層１３６内（テラス上）におけるホールＨＬ２の内径は、テラスの下方の配線層１０１及び犠牲層１３１内におけるホールＨＬ２の内径よりも大きい。同様に、半導体層１３６内（テラス上）におけるＸ方向及びＹ方向におけるスリットＳＬＴ３の幅は、テラスの下方の配線層１０１及び犠牲層１３１内におけるスリットＳＬＴ３の幅よりも大きい。
図２５に示すように、例えば、王水、ヨウ素系溶液、またはシアン系溶液等を用いたウエットエッチングにより、触媒層１３７を除去する。
図２６に示すように、コンタクトプラグＣＰの第１部分ＣＰ１に対応する半導体層１３６内（テラス上）のホールＨＬ２は埋め込まず、スリットＳＬＴ３の領域ＡＲ３、コンタクトプラグＣＰの第２部分ＣＰ２に対応する配線層１０１及び犠牲層１３１内のホールＨＬ２を埋め込む膜厚の絶縁層１２２を形成する。半導体層１３６内（テラス上）のホールＨＬ２を埋め込まないようにするために、ホールＨＬ２（すなわち、コンタクトプラグＣＰ）の内径は、スリットＳＬＴ３（すなわち、領域ＡＲ３）のＹ方向の幅よりも、大きくする。
図２７に示すように、例えば、ＲＩＥ（reactive ion etching）により、半導体層１３６及びテラス上の絶縁層１２２は除去され、テラス上のホールＨＬ２の側面には、絶縁層１２２が残存するように、絶縁層１２２をエッチングする。
図２８に示すように、導電体１２３を形成して、コンタクトプラグＣＰの第１部分ＣＰ１を埋め込む。より具体的には、例えば、まず、ＣＶＤによりＴｉＮを形成する。次に、ＣＶＤよりＷを形成して、第１部分ＣＰ１を埋め込む。次に、ＣＭＰにより半導体層１３６上のＴｉＮ及びＷを除去する。
図２９に示すように、例えば、ＨＦと硝酸（ＨＮＯ３）とを用いたウエットエッチング、または、塩酸（ＨＣｌ）の高温ガスを用いたドライエッチングにより、半導体層１３６を除去する。次に、絶縁層１０６を形成し、半導体層１３６が除去された領域を埋め込む。次に、ＣＭＰにより、絶縁層１３５が露出するように、表面を平坦化する。
図３０に示すように、例えば、ウエットエッチングにより、絶縁層１３５を除去する。
１．２．３ 配線層１２４の製造方法及びリプレース方法
次に、配線層１２４の製造方法及びリプレース方法の一例について、図３１〜図３６を用いて説明する。図３１〜図３６は、メモリセルアレイ１１のセル部の平面及びＡ１−Ａ２断面をそれぞれ示している。
図３１に示すように、コンタクトプラグＣＰを形成後、絶縁層１３８を形成する。絶縁層１３８には、例えば、ＳｉＮが用いられる。次に、絶縁層１３８を除去して、領域ＡＲ１を露出させる。これにより、領域ＡＲ１は露出した状態で、領域ＡＲ２（及びＡＲ２ｂ）が絶縁層１３８により埋め込まれる。なお、領域ＡＲ２（及びＡＲ２ｂ）内には、空隙が形成されていてもよい。
図３２に示すように、例えば、ウエットエッチングにより、領域ＡＲ１の側面から配線層１０１を加工し、領域ＡＲ６を形成する。領域ＡＲ６は、配線層１２４に対応する。
図３３に示すように、領域ＡＲ６に配線層１２４を形成する。より具体的には、まず、ＣＶＤによりＴｉＮを形成する。次に、ＣＶＤよりＷを形成して、領域ＡＲ６を埋め込む。次に、ウエットエッチングまたはＣＤＥ（chemical dry etching）等により、領域ＡＲ６以外に形成されたＴｉＮ及びＷを除去する。これにより、領域ＡＲ６に、配線層１２４が形成される。
図３４に示すように、例えば、ウエットエッチングにより、絶縁層１３８を除去する。
図３５に示すように、ウエットエッチングにより、犠牲層１３１を除去する。これにより、配線層１０１の層間に、空隙ＡＧが形成される。
図３６に示すように、例えば、ＣＶＤにより、絶縁層１２１を形成し、空隙ＡＧ、領域ＡＲ１、ＡＲ２、ＡＲ２ｂ（階段接続部）を埋め込む。次に、ＣＭＰにより、表面を平坦化する。なお、空隙ＡＧは、完全に埋め込まれていなくてもよく、配線層１０１の間に、空隙が残存していてもよい。
１．２．４ アレイチップ１００と回路チップ２００との貼り合わせ
次に、アレイチップ１００と回路チップ２００との貼り合わせの一例について、図３７〜図４１を用いて説明する。
図３７に示すように、アレイチップ１００が搭載されたウェハと回路チップ２００が搭載されたウェハとを機械的圧力により貼り合わせる。これにより、絶縁層１１８と絶縁層２０８とが接着される。なお、絶縁層１１８及び絶縁層２０８の表面をプラズマ処理により活性化させ（ＯＨ基で終端させ）、ＯＨ基同士の水素結合により接着させてもよい。次に、張り合わせされたアレイチップ１００と回路チップ２００とを、例えば、４００℃でアニールする。これにより、電極パッド１１９（例えば、Ｃｕ）と電極パッド２０９（例えば、Ｃｕ）とが接合される。
図３８に示すように、アレイチップ１００と回路チップ２００とを貼り合わせた後、アレイチップ１００側の半導体基板１３０を、例えば、ウエットエッチングにより、除去する。このとき、半導体層１２８が露出しないようにする。次に、図示せぬ階段接続部において、コンタクトプラグＣＰを被覆するように、絶縁層１２１の上に絶縁層１０３を形成する。
図３９に示すように、Ｚ２方向において、半導体層１２８の表面が露出するように、絶縁層１２１及びトンネル絶縁膜１２７の表面を加工する。
図４０に示すように、Ｚ２方向において、セル部の絶縁層１２１及び半導体層１２８の上に、例えば、ＣＶＤにより配線層１０２を形成する。このとき、領域ＡＲ１、ＡＲ２、及びＡＲ４（メモリピラーＭＰの柱部分ＭＰ１）は、Ｚ２方向における最上層の配線層１０１（選択ゲート線ＳＧＳ）よりも、Ｚ２方向に突出している。このため、Ｚ２方向における配線層１０２の上面（Ｚ１方向における配線層１０２の底面）は、ＸＹ平面において、凹凸した形状を有する。
図４１に示すように、Ｚ２方向において、セル部の配線層１０２及び階段接続部の絶縁層１０３の上に配線層１０４を形成する。周辺領域において電極パッドＰＤ等を形成した後、絶縁層１０５を形成する。
１．３ 触媒金属の残留の一例について
次に、触媒金属の残留の一例について、図４２及び図４３を用いて説明する。図４２は、図６で説明したセル部の断面において、触媒金属が残留しやすい領域を示している。図４３は、図１１で説明したＭａＣＥ後に、触媒金属が残留している一例を示している。
図４２に示すように、ＭａＣＥを用いて、メモリセルアレイ１１を形成した場合、例えば、セル部においては、領域ＡＲ２に接する配線層１０１の端部近傍の領域３００、並びに領域ＡＲ１、ＡＲ２、及びＡＲ４の底部近傍の領域３０１に触媒金属が残留する場合がある。同様に、階段接続部においては、領域ＡＲ２ｂ及びＡＲ３並びにコンタクトプラグＣＰの側面に接する配線層１０１の端部近傍の領域、並びに領域ＡＲ２ｂ及びＡＲ３並びにコンタクトプラグＣＰの底部近傍の領域に触媒金属が残留する場合がある。なお、触媒金属が残留する領域は、上記領域に限定されない。
図４３に示すように、より具体的には、図１１で説明したＭａＣＥの第２の薬液によるウエットエッチング工程では、例えば、ウェハを第２の薬液に含浸させることによって、触媒金属（本例ではＡｕ）を、第２の薬液中に溶解させる。その後、第２の薬液を水などによるリンス処理及び乾燥処理によって排出する。このとき、第２の薬液中に溶解した金属３１０が再度ウェハ表面、例えば、最上層の犠牲層１３１の表面、並びに露出した犠牲層１３１及び配線層１０１の側面に付着することがある。
また、第２の薬液によるウエットエッチング工程前に、触媒層１３２ａまた１３２ｂが変質した金属３１１は、第２の薬液に溶解せずに、例えば、領域ＡＲ１、ＡＲ２、またはＡＲ４の底部に残留することがある。
更に、ＭａＣＥでは、積層された半導体層（配線層１０１及び犠牲層１３１）内の不純物に起因して、露出している半導体層の表面近傍に空孔を有する多孔質領域が生じる場合がある。残留した金属３１２は、露出している表面に残りやすく、特にエッチング底面（例えば、領域ＡＲ１、ＡＲ２、及びＡＲ４の底部）及び多孔質層に残りやすい。
残留した金属３１０、３１１、及び３１２は、非常に微量であるため、半導体素子への影響度は小さく、電子顕微鏡観察でも発見されることは難しい。しかし、半導体記憶装置１を第３の薬液に溶解させ、第３の薬液を蒸発させて残留した不揮発成分をＩＣＰ−ＭＳ（inductively coupled plasma mass spectrometry）などの高感度微量金属分析法により測定することによってその存在を確かめることができる。
第３の薬液処理は、分析対象とする金属を溶解させるものであり、複数組成であっても、複数の薬液処理であってもよい。ＨＮＯ３、ＨＣｌ、またはＨＦを含むものが好ましい。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、製造コストの増加を抑制できる半導体記憶装置を提供する。本効果につき詳述する。
三次元積層型ＮＡＮＤ型フラッシュメモリは、高集積化に伴い、ワード線ＷＬの多層化が進む傾向にある。例えば、ドライエッチングにより、メモリピラーＭＰに対応するメモリホールを加工する場合、ワード線ＷＬの多層化にともない、メモリホールを加工するためのエッチング時間が長くなり、装置のスループットが低下する。このため、１回のエッチングにおけるエッチングガスの使用量の増加、及びメモリホールの加工に必要な装置台数の増加等により、メモリホール加工の工程単価は増加する傾向にある。
これに対し、本実施形態に係る構成であれば、触媒金属を用いたウエットエッチング（ＭａＣＥ）によりメモリホールを加工できる。よって、ドライエッチングのような高価な真空装置よりも安価なウエットエッチング装置を用いることができる。これにより、メモリホール加工の工程単価を低減できる。よって、半導体記憶装置の製造コストの増加を抑制できる。
更に、本実施形態に係る構成であれば、ホール形状（領域ＡＲ４）とライン形状（領域ＡＲ１及びＡＲ２）を同時に加工できる。ドライエッチングの場合、エッチング特性の違いから、ホール形状とライン形状は別々に加工されるが、本実施形態では、ホール形状とライン形状を同時に加工できるため、エッチング工程の製造コストを低減できる。
更に、本実施形態に係る構成であれば、ＭａＣＥによりホールを開口する際に、ホールに対応する形状とラインに対応する形状とを有する触媒金属を用いることができる。これにより、ホールを開口する際に、Ｚ方向においてホールが曲がるのを抑制できる。
更に、本実施形態に係る構成であれば、ＭａＣＥによりホール（領域ＡＲ４）とライン（領域ＡＲ２）を一括して加工できる。このため、ホールとラインとの接触部分の角度を略９０°にすることができる。
更に、本実施形態に係る構成であれば、ＭａＣＥを用いることにより、加工形状の開口部近傍と底部近傍におけるホール及びラインの形状ばらつきを抑制できる。本効果について、図４４を用いて説明する。図４４は、レジストのマスクパターン及びＲＩＥを用いてホール（領域ＡＲ４）及びライン（領域ＡＲ２）を加工した場合と、ＭａＣＥを用いてホール（領域ＡＲ４）及びライン（領域ＡＲ２）を加工した場合とを比較した例図である。なお、図４４の例は、マスク表面、加工形状の開口部近傍における平面、及び加工形状の底部近傍における平面をそれぞれ示している。
図４４に示すように、例えば、レジストマスクの場合、加工しない領域にレジスト１６０によるマスクパターンが形成され、加工領域の積層体（配線層１０１及び犠牲層１３１）が露出している。レジスト１６０の角部は、エッチングにより後退する。また、ＲＩＥの場合、加工形状は、一般的にはテーパー形状（底部の方が形状が小さくなる）となる。このため、開口部から底部に向かって、ホール角部の角度θは、９０°以上に広がり、ホール及びラインのＹ方向の幅は小さくなる。このため、メモリピラーＭＰの上部と下部とでは、メモリセルトランジスタＭＣの形状が異なってくる。これに対し、ＭａＣＥを用いた場合、触媒層１３２ｂの形状が底部近傍においても転写されるため、深さ方向（Ｚ方向）におけるホール及びラインの加工形状のばらつきを抑制できる。すなわち、メモリセルトランジスタＭＣの形状及び特性のばらつきを抑制できる。
更に、本実施形態に係る構成であれば、アレイチップ１００と回路チップ２００とを張り合わせた後に、半導体基板１３０を削除して配線層１０２（ソース線ＳＬ）を形成できる。これにより、配線層１０２を、領域ＡＲ１及びＡＲ２、並びにメモリピラーＭＰによる突出している下地の形状に合わせて、これらを被覆するように形成できる。このため、膜厚がほぼ一様となるように配線層１０２を形成できるため、局所的に膜厚が薄くなることによる配線抵抗の増加を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは、異なるメモリピラーＭＰのレイアウトについて説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ メモリセルアレイの平面構成
本実施形態に係るメモリセルアレイ１１の平面構成の一例について、図４５を用いて説明する。図４５は、いずれかのブロックＢＬＫの一部を示しており、説明を簡略化するために絶縁層の一部が省略されている。
図４５に示すように、セル部において、１つの領域ＡＲ２に着目すると、例えば、領域ＡＲ２（絶縁層１２１）のＸ方向に延伸しＹ方向を向いた一方の側面Ｓ１に接するように、複数のメモリピラーＭＰがＸ方向に並んで設けられている。同様に、領域ＡＲ２のＸ方向に延伸し側面Ｓ１に対向する他方の側面Ｓ２に接するように、複数のメモリピラーＭＰがＸ方向に並んで配置されている。そして、側面Ｓ１に接するメモリピラーＭＰと、側面Ｓ２に接するメモリピラーＭＰとは、Ｘ方向において、同じ位置に配置される。
更に、隣り合う２つの領域ＡＲ２の間において、それぞれの対向する側面（例えば、側面Ｓ１と側面Ｓ３）に接する複数のメモリピラーＭＰは、Ｘ方向において、交互に配置されている。従って、隣り合う２つの領域ＡＲ２の間に設けられる配線層１０１は、第１実施形態と同様に、複数のＹ方向に延伸する部分Ｐ１の端部と、複数のＸ方向に延伸する部分Ｐ２の端部とが交互に接続されたジグザグ形状を有する。
２．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、メモリピラーＭＰ（柱部分ＭＰ１）内のトンネル絶縁膜１２７、半導体層１２８、及びコア層１２９の形状が第１実施形態と異なる場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ セル部の構成
メモリセルアレイ１１のセル部の構成の一例について、図４６及び図４７を用いて説明する。図４６は、セル部の断面図である。図４７は、図４６のＣ１−Ｃ２線、及びＤ１−Ｄ２線に沿った平面図である。
図４６に示すように、メモリピラーＭＰの柱部分ＭＰ１は、Ｚ１方向に延伸するトンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を含む。トンネル絶縁膜１２７は、側面（外周面）が領域ＡＲ４の側面に接する筒形形状を有する。半導体層１２８の側面（外周面）は、トンネル絶縁膜１２７に接し、底面は、配線層１０２に接する。半導体層１２８の内部は、コア層１２９により埋め込まれている。
次に、メモリピラーＭＰの平面構成について説明する。
図４７に示すように、柱部分ＭＰ１は、第１実施形態の図７と同様に、例えば、上面が略四角形をした四角柱の形状を有する。なお、柱部分ＭＰ１の上面の形状は、四角形に限定されない。例えば、柱部分ＭＰ１の上面の形状は、一辺が領域ＡＲ２に接していれば、多角形でもよく半円形であってもよい。トンネル絶縁膜１２７の側面は、柱部分ＭＰ１（領域ＡＲ４）の４つの側面に接する。半導体層１２８の側面（外周面）は、トンネル絶縁膜１２７に接する。そして、半導体層１２８の内部には、コア層１２９が設けられている。
枝部分ＭＰ２の構成は、第１実施形態の図７と同じである。
３．２ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法について、第１実施形態と異なる点を簡略に説明する。第１実施形態では、図１７において、領域ＡＲ２の絶縁層１３４を除去した後に、メモリピラーＭＰを形成している。これに対し、本実施形態では、絶縁層１３４を除去せずに、メモリピラーＭＰを形成している。
３．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第２実施形態と第３実施形態とを組み合わせてもよい。すなわち、セル部におけるメモリピラーＭＰの配列が、第２実施形態と同様であってもよい。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、電荷蓄積層１２６に絶縁層を用いたＭＯＮＯＳ型のメモリピラーＭＰを適用した場合について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
４．１ メモリセルアレイの平面構成
本実施形態に係るメモリセルアレイ１１の平面構成の一例について、図４８を用いて説明する。図４８は、いずれかのブロックＢＬＫの一部を示しており、説明を簡略化するために絶縁層の一部が省略されている。
図４８に示すように、メモリピラーＭＰの配置は、第１実施形態と同じであるが、メモリピラーＭＰの構造が、第１実施形態とは異なる。なお、階段接続部の構成は、第１実施形態と同じである。
４．２ セル部の構成
次に、メモリセルアレイ１１のセル部の構成の一例について、図４９及び図５０を用いて説明する。図４９は、図４８のＡ１−Ａ２線に沿ったセル部の断面図である。図５０は、図４９のＣ１−Ｃ２線、及びＤ１−Ｄ２線に沿った平面図である。
図４９に示すように、本実施形態のメモリピラーＭＰは、一つの面が領域ＡＲ２の絶縁層１２１に接する。メモリピラーＭＰは、複数の配線層１０１を貫通（通過）し、Ｚ１方向に延伸する。例えば、Ｚ１方向におけるメモリピラーＭＰの上面及び底面の高さ位置は、領域ＡＲ１の高さ位置とほぼ等しい。メモリピラーＭＰは、ブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を含む。電荷蓄積層１４０には、例えば、ＳｉＮが用いられる。
次に、メモリピラーＭＰの平面構成について説明する。
図５０に示すように、本実施形態のメモリピラーＭＰは、上面が略四角形をした四角柱形状を有する。なお、メモリピラーＭＰの上面の形状は、四角形に限定されない。例えば、メモリピラーＭＰの上面の形状は、一辺が領域ＡＲ２に接していれば、多角形でもよく半円形であってもよい。本実施形態のメモリピラーＭＰの形状は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において同じである。
より具体的には、領域ＡＲ２の絶縁層１２１に接していないメモリピラーＭＰの３つの側面には、ブロック絶縁膜１２５、電荷蓄積層１４０、及びトンネル絶縁膜１２７が積層されている。メモリピラーＭＰの内部において、側面がトンネル絶縁膜１２７の３つの側面に接し、底面が配線層１０２に接するように半導体層１２８が設けられている。そして、メモリピラーＭＰの内部において、半導体層１２８と領域ＡＲ２の絶縁層１２１とにより側面が囲まれた空間を埋め込むように、コア層１２９が設けられている。
本実施形態では、メモリピラーＭＰのＸ方向における幅（長さ）をＬ１とし、領域ＡＲ２のＹ方向における幅（長さ）をＬ２とすると、Ｌ１＜Ｌ２の関係にある。
４．３ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法について、第１実施形態と異なる点を簡略に説明する。第１実施形態では、図１６において、枝部分ＭＰ２に相当する領域ＡＲ５を形成している。これに対し、本実施形態では、領域ＡＲ５を形成せずに、ブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を形成する。そして、最上層の犠牲層１３１の上、並びに領域ＡＲ１及びＡＲ２に形成されたブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を除去する。これにより、領域ＡＲ４に、ブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９が残存し、メモリピラーＭＰが形成される。
４．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第２実施形態と第４実施形態とを組み合わせてもよい。すなわち、セル部におけるメモリピラーＭＰの配列が、第２実施形態と同様であってもよい。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、ＭＯＮＯＳ型のメモリピラーＭＰにおいて、メモリピラーＭＰの形状が第４実施形態と異なる場合について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
５．１ セル部の構成
メモリセルアレイ１１のセル部の構成の一例について、図５１及び図５２を用いて説明する。図５１は、セル部の断面図である。図５２は、図５１のＣ１−Ｃ２線、及びＤ１−Ｄ２線に沿った平面図である。
図５１に示すように、本実施形態のメモリピラーＭＰは、領域ＡＲ２内に設けられ、Ｚ１方向に延伸する絶縁層１５０を含む。その他の構成は、第４実施形態の図４９と同じである。
次に、メモリピラーＭＰの平面構成について説明する。
図５２に示すように、本実施形態のメモリピラーＭＰは、上面が略四角形をした四角柱形状を有する。なお、メモリピラーＭＰの上面の形状は、四角形に限定されない。例えば、メモリピラーＭＰの上面の形状は、一辺が領域ＡＲ２に接していれば、多角形でもよく半円形であってもよい。本実施形態のメモリピラーＭＰは、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面における形状は同じである。
ブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９の構造は、第４実施形態の図５０と同様である。絶縁層１５０は、Ｘ方向に延伸し、領域ＡＲ２内において、側面がブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９に接するように設けられている。
５．２ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法について、第４実施形態と異なる点を簡略に説明する。本実施形態では、領域ＡＲ２が埋め込まれておらず、領域ＡＲ４のブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９の側面が領域ＡＲ２に露出した状態で、選択ＣＶＤにより絶縁層１５０を形成する。例えば、電荷蓄積層１４０がＳｉＮである場合、選択ＡＬＤ（atomic layer deposition）によりＳｉＮを形成する。すると、領域ＡＲ２に露出したＳｉＮ（電荷蓄積層１４０）を起点として、メモリピラーＭＰの領域ＡＲ２に露出した側面にＳｉＮ（絶縁層１５０）が形成される。領域ＡＲ２に露出したブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９の表面が被覆されるまでＳｉＮ（絶縁層１５０）を形成する。
５．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第２実施形態と第５実施形態とを組み合わせてもよい。すなわち、セル部におけるメモリピラーＭＰの配列が、第２実施形態と同様であってもよい。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、ＭＯＮＯＳ型メモリピラーＭＰにおいて、ブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９の形状が第４実施形態と異なる場合について説明する。以下、第１乃至第５実施形態と異なる点を中心に説明する。
６．１ セル部の構成
メモリセルアレイ１１のセル部の構成の一例について、図５３及び図５４を用いて説明する。図５３は、セル部の断面図である。図５４は、図５３のＣ１−Ｃ２線、及びＤ１−Ｄ２線に沿った平面図である。
図５３に示すように、メモリピラーＭＰは、Ｚ１方向に延伸するブロック絶縁膜１２５、電荷蓄積層１４０、トンネル絶縁膜１２７、半導体層１２８、及びコア層１２９を含む。ブロック絶縁膜１２５、電荷蓄積層１４０、及びトンネル絶縁膜は、領域ＡＲ４の側面から順に積層され、それぞれが筒形形状を有する。半導体層１２８の側面（外周面）は、トンネル絶縁膜１２７に接し、底面は、配線層１０２に接する。半導体層１２８の内部は、コア層１２９により埋め込まれている。
次に、メモリピラーＭＰの平面構成について説明する。
図５４に示すように、メモリピラーＭＰは、例えば、上面が略四角形をした四角柱の形状を有する。なお、柱部分ＭＰ１の上面の形状は、四角形に限定されない。例えば、柱部分ＭＰ１の上面の形状は、一辺が領域ＡＲ２に接していれば、多角形でもよく半円形であってもよい。ブロック絶縁膜１２５の側面は、柱部分ＭＰ１（領域ＡＲ４）の４つの側面に接する。電荷蓄積層１４０の側面（外周面）は、ブロック絶縁膜１２５に接する。トンネル絶縁膜１２７の側面（外周面）は、電荷蓄積層１４０に接する。半導体層１２８の側面（外周面）は、トンネル絶縁膜１２７に接する。そして、半導体層１２８の内部には、コア層１２９が設けられている。
６．２ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法について、第４実施形態と異なる点を簡略に説明する。第４実施形態では、領域ＡＲ２の絶縁層１３４を除去した後に、メモリピラーＭＰを形成している。これに対し、本実施形態では、絶縁層１３４を除去せずに、メモリピラーＭＰを形成している。
６．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第２実施形態と第６実施形態とを組み合わせてもよい。すなわち、セル部におけるメモリピラーＭＰの配列が、第２実施形態と同様であってもよい。
７．第７実施形態
次に、第７実施形態について説明する。第７実施形態では、第１乃至第６実施形態とは異なるメモリピラーＭＰの形状について説明する。以下、第１乃至第６実施形態と異なる点を中心に説明する。
７．１ メモリピラーＭＰの平面構成
メモリピラーＭＰの平面構成について、図５５を用いて説明する。図５５は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面を示す平面図である。
図５５に示すように、メモリピラーＭＰは、領域ＡＲ２と対向する面が円弧形状を有する。換言すれば、メモリピラーＭＰは、Ｕ字型形状を有する。
７．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第６実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、メモリピラーＭＰがＵ字型形状を有しており、配線層１０１との接触部に角部を有していないため、メモリセルトランジスタＭＣの特定の領域にワード線ＷＬからの電界が集中するのを抑制できる。
８．変形例等
上記実施形態に係る半導体記憶装置は、第１配線層（１０２）と、第１配線層の上方において、互いが第１方向（Ｚ方向）に離間して積層され、第１方向と交差する第２方向（Ｘ方向）に延伸する複数の第２配線層（１０１）と、複数の第２配線層を通過し、底面が第１配線層の第１面（Ｓ４）に接し、第２方向に延伸する第１絶縁層（領域ＡＲ２の１２１）と、複数の第２配線層を通過し、側面が第２方向に延伸し且つ第１及び第２方向と交差する第３方向（Ｙ方向）を向いた第１絶縁層の第２面（Ｓ１）に接し、底面が第１配線層の第１面に接し、第１方向に延伸する第１半導体層（１２８）を含む第１メモリピラー（ＭＰ）と、複数の第２配線層と第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセル（ＭＣ）とを含む。第１配線層は、第１面と対向する第３面（Ｓ５）において、第１メモリピラー及び第１絶縁層に対応する突出部（ＴＳ）を有する。
上記実施形態を適用することにより、製造コストの増加を抑制できる半導体記憶装置を提供する。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１１…メモリセルアレイ、２１…シーケンサ、２２…電圧発生回路、２３…ロウドライバ、２４…ロウデコーダ、２５…センスアンプ、１００…アレイチップ、１０１、１０２、１０４、１０８、１１１、１１３、１１５、１１６、１２４、２０４、２０５…配線層、１０３、１０５、１０５、１１８、１２１、１２２、１３３〜１３５、１３８、１５０、２０７、２０８…絶縁層、１０７、１０９、１１０、１１２、１１４、１１７、２０３、２０６、ＣＰ…コンタクトプラグ、１１９、２０９、ＰＤ…電極パッド、１２３…導電体、１２５…ブロック絶縁膜、１２６、１４０…電荷蓄積層、１２７…トンネル絶縁膜、１２８、１３６…半導体層、１２９…コア層、１３０、２０１…半導体基板、１３１…犠牲層、１３２ａ、１３２ｂ、１３７、１３７ａ、１３７ｂ…触媒層、２００…回路チップ、２０２…ゲート電極、３１０、３１１、３１２…金属。

Claims (9)

  1. 第１配線層と、
    前記第１配線層の上方において、互いが第１方向に離間して積層され、前記第１方向と交差する第２方向に延伸する複数の第２配線層と、
    前記複数の第２配線層を通過し、底面が前記第１配線層の第１面に接し、前記第２方向に延伸する第１絶縁層と、
    前記複数の第２配線層を通過し、側面が前記第２方向に延伸し且つ前記第１及び第２方向と交差する第３方向を向いた前記第１絶縁層の第２面に接し、底面が前記第１配線層の前記第１面に接し、前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
    前記複数の第２配線層と前記第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセルと
    を備え、
    前記第１配線層は、前記第１面と対向する第３面において、前記第１メモリピラー及び前記第１絶縁層に対応する突出部を有する、
    半導体記憶装置。
  2. 前記第１メモリピラーは、前記第１半導体層を含む第１部分と、前記複数の第２配線層の各々と前記第１部分との間に設けられ、電荷蓄積層を含む複数の第２部分とを含む、
    請求項１に記載の半導体記憶装置。
  3. 前記第１部分の前記第２方向における長さは、前記第１絶縁層の前記第３方向における長さよりも短い、
    請求項２に記載の半導体記憶装置。
  4. 前記第１絶縁層と前記第３方向に隣り合って配置され、前記複数の第２配線層を通過し、前記第２方向に延伸する第２絶縁層と、
    前記複数の第２配線層を通過し、側面が前記第２方向に延伸し且つ前記第１面と向かい合う前記第２絶縁層の第４面に接し、底面が前記第１配線層の前記第２面に接し、前記第１方向に延伸する第２半導体層を含む第２メモリピラーと
    を更に備え、
    前記複数の第２配線層の各々は、前記第１絶縁層と前記第２絶縁層との間において、ジグザグ形状を有する、
    請求項１乃至３のいずれ一項に記載の半導体記憶装置。
  5. 前記第１半導体層は、一端が前記第１絶縁層に接する第１及び第２部分と、両端が前記第１及び第２部分の他端にそれぞれ接続された第３部分とを含む、
    請求項１に記載の半導体記憶装置。
  6. 前記第２方向における、前記第１メモリピラーＭＰの位置と前記第２メモリピラーＭＰの位置とは異なる、
    請求項４に記載の半導体記憶装置。
  7. 前記第１メモリピラーは、前記第１方向に延伸し且つ前記複数の第２配線層を通過する電荷蓄積層を更に含み、
    前記第１メモリピラーの前記第２方向における長さは、前記第１絶縁層の前記第３方向における長さよりも短い、
    請求項１に記載の半導体記憶装置。
  8. 第１配線層と、
    前記第１配線層の上方において、互いが第１方向に離間して積層され、前記第１方向と交差する第２方向に延伸する複数の第２配線層と、
    前記複数の第２配線層を通過し、底面が前記第１配線層に接し、前記第２方向に延伸する第１絶縁層と、
    前記複数の第２配線層を通過し、側面が前記第２方向に延伸し且つ前記第１及び第２方向と交差する第３方向を向いた前記第１絶縁層の第１面に接し、底面が前記第１配線層の第２面に接し、前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
    前記複数の第２配線層と前記第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセルと、
    チップの外周領域において、前記複数の第２配線層と交互に積層された複数の第３半導体層と
    を備える、半導体記憶装置。
  9. 第１配線層と、
    前記第１配線層の上方において、互いが第１方向に離間して積層され、前記第１方向と交差する第２方向に延伸する複数の第２配線層と、
    前記複数の第２配線層を通過し、底面が前記第１配線層に接し、前記第２方向に延伸する第１絶縁層と、
    前記複数の第２配線層を通過し、側面が前記第２方向に延伸し且つ前記第１及び第２方向と交差する第３方向を向いた前記第１絶縁層の第１面に接し、底面が前記第１配線層の第２面に接し、前記第１方向に延伸する第１半導体層を含む第１メモリピラーと、
    前記複数の第２配線層と前記第１半導体層との間にデータをそれぞれ記憶可能な複数のメモリセルと、
    前記複数の第２配線層とそれぞれ接続され、前記第１方向に延伸する複数のコンタクトプラグと、
    前記複数のコンタクトプラグの側面に設けられた複数の第２絶縁層と、
    前記複数の第２配線層の各々に設けられた前記複数のコンタクトプラグとの接続部を通過し、側面が前記複数の第２絶縁層と接し、前記第２方向に延伸する第３絶縁層と
    を備える、半導体記憶装置。
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