CN112530954B - 半导体存储装置 - Google Patents

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Abstract

实施方式提供一种可抑制制造成本增加的半导体存储装置。实施方式的半导体存储装置具备第1配线层、第2配线层、多个第3配线层、第1绝缘层、以及第1存储器柱。第2配线层与第1配线层电性连接。多个第3配线层在第1方向上的第1配线层与第2配线层之间相互在第1方向上隔开积层，且在与第1方向交叉的第2方向上延伸。第1绝缘层贯通多个第3配线层，第1配线层侧的端部与第1配线层的第1面相接，且在第2方向上延伸。第1存储器柱贯通多个第3配线层，侧面与在第2方向上延伸且朝向与第1及第2方向交叉的第3方向的第1绝缘层的第2面相接，第1配线层侧的端部与第1配线层的第1面相接，且包括：含有在第1方向上延伸的第1半导体层、以及设在多个第3配线层与第1半导体层之间且可存储数据的电荷蓄积层。第1配线层的作为第1面的相反面的第3面与第2配线层的第1方向上的距离在与第1绝缘层对应的位置及与第3配线层对应的位置不同。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案2019-168684号(申请日：2019年9月17日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种可抑制制造成本增加的半导体存储装置。
实施方式的半导体存储装置具备第1配线层、第2配线层、多个第3配线层、第1绝缘层、以及第1存储器柱。第2配线层与第1配线层电性连接。多个第3配线层在第1方向上的第1配线层与第2配线层之间彼此在第1方向上隔开积层，且在与第1方向交叉的第2方向上延伸。第1绝缘层贯通多个第3配线层，第1配线层侧的端部与第1配线层的第1面相接，且在第2方向上延伸。第1存储器柱贯通多个第3配线层，侧面与在第2方向上延伸且朝向与第1及第2方向交叉的第3方向的第1绝缘层的第2面相接，第1配线层侧的端部与第1配线层的第1面相接，且包括：在第1方向上延伸的第1半导体层、以及设在多个第3配线层与第1半导体层之间且可存储数据的电荷蓄积层。第1配线层的作为第1面的相反面的第3面与第2配线层的第1方向上的距离在与第1绝缘层对应的位置及与第3配线层对应的位置不同。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置的俯视图。
图4是第1实施方式的半导体存储装置的剖视图。
图5是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图6是第1实施方式的半导体存储装置所具备的存储单元阵列中的单元部的剖视图。
图7是第1实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
图8是第1实施方式的半导体存储装置所具备的存储单元阵列中的阶梯连接部的剖视图。
图9～图20、图31～图36及图38～图41是表示第1实施方式的半导体存储装置的制造步骤的存储单元阵列的单元部的剖视图。
图21～图30是表示第1实施方式的半导体存储装置的制造步骤的存储单元阵列的阶梯连接部的剖视图。
图37是表示第1实施方式的半导体存储装置的制造步骤的半导体存储装置的剖视图。
图42是表示第1实施方式的半导体存储装置中易残留触媒金属的部位的一例的存储单元阵列中的单元部的剖视图。
图43是表示第1实施方式的半导体存储装置中残留有触媒金属的一例的存储单元阵列中的单元部的剖视图。
图44是将使用RIE(Reactive-Ion Etching，反应性离子蚀刻)加工成的孔及线的加工形状与使用MaCE(metal-assisted chemical etching，金属辅助化学蚀刻)加工成的孔及线的加工形状进行比较的例图。
图45是第2实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图46是第3实施方式的半导体存储装置所具备的存储单元阵列中的单元部的截面。
图47是第3实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
图48是第4实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图49是第4实施方式的半导体存储装置所具备的存储单元阵列中的单元部的截面。
图50是第4实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
图51是第5实施方式的半导体存储装置所具备的存储单元阵列中的单元部的截面。
图52是第5实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
图53是第6实施方式的半导体存储装置所具备的存储单元阵列中的单元部的截面。
图54是第6实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
图55是第7实施方式的半导体存储装置所具备的存储单元阵列中的单元部的俯视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同的符号，只在必要情况下进行重复说明。此外，以下所示的各实施方式是例示用以将该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并非将构成零件的材质、形状、构造、配置等特定为下述内容。实施方式的技术思想可在权利要求书中添加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举存储单元晶体管在半导体衬底上三维积层而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是表示半导体存储装置的基本的整体构成的框图的一例。另外，图1中，利用箭头线表示各区块的连接的一部分，但区块间的连接并不限定于此。
如图1所示，半导体存储装置1包含阵列芯片100及电路芯片200。
阵列芯片100包含存储单元阵列11。
存储单元阵列11具备多个区块BLK(BLK0、BLK1、BLK2、…)。各区块BLK具备多个(本实施方式中为4个)串组件SU(SU0～SU3)。串组件SU是存储单元晶体管串联连接而成的NAND串NS的集合。另外，存储单元阵列11内的区块BLK的个数及区块BLK内的串组件SU的个数为任意。
电路芯片200包含定序器21、电压产生电路22、行驱动器23、行解码器24及感测放大器25。
行驱动器23例如基于从未图示的外部控制器接收的地址信号(页地址信号等)，将从电压产生电路22施加的电压供给至行解码器24。
行解码器24例如基于从外部控制器接收的地址信号(区块地址信号等)对列地址进行解码。行解码器24基于解码结果选择区块BLK的任一个，并将所选择的区块BLK与行驱动器23连接。
感测放大器25在数据读出时，感测从任一区块BLK的任一串组件SU读出的数据。此外，感测放大器25在数据写入时，将与写入数据对应的电压供给至存储单元阵列11。
定序器21控制半导体存储装置1整体的动作。更具体来说，定序器21在写入动作、读出动作及删除动作时控制电压产生电路22、行驱动器23、行解码器24及感测放大器25等。
电压产生电路22产生用于写入动作、读出动作及删除动作的电压，并将它供给至行驱动器23及感测放大器25等。
1.1.2存储单元阵列的电路构成
接下来，使用图2对存储单元阵列11的电路构成进行说明。图2的例中示出了区块BLK0，但其它区块BLK的构成也一样。
如图2所示，区块BLK0例如包含4个串组件SU0～SU3。并且，各串组件SU包含多个NAND串NS。各NAND串NS例如包含8个存储单元晶体管MC(MC0～MC7)、以及选择晶体管ST1及ST2。存储单元晶体管MC具备控制栅极及电荷蓄积层，非易失地保存数据。以下，在不限定存储单元晶体管MC0～MC7的任一个的情况下，记为存储单元晶体管MC。
另外，存储单元晶体管MC可为电荷蓄积层使用绝缘膜的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor，金属氧化物-氮化物-氧化物-半导体)型，也可为电荷蓄积层使用导电层的FG(floating gate，浮删)型。以下，在本实施方式中，以FG型为例进行说明。此外，NAND串NS内的存储单元晶体管MC的个数并不限定于8个，也可为16个或32个、64个、96个、128个等，其个数不受限定。此外，NAND串NS内的选择晶体管ST1及ST2的个数只要分别为1个以上即可。
在NAND串NS内，按照选择晶体管ST2、存储单元晶体管MC0～MC7及选择晶体管ST1的顺序将各自的电流路径串联连接。并且，选择晶体管ST1的漏极连接于对应的位线BL。此外，选择晶体管ST2的源极连接于源极线SL。
位于区块BLK内的各NAND串NS的存储单元晶体管MC0～MC7的控制栅极分别连接于不同的字线WL0～WL7。更具体来说，例如，区块BLK0内的多个存储单元晶体管MC0的控制栅极共通地连接于字线WL0。
位于串组件SU内的各NAND串NS的选择晶体管ST1的栅极连接于选择栅极线SGD。更具体来说，位于串组件SU0内的多个选择晶体管ST1的栅极共通地连接于选择栅极线SGD0。位于串组件SU1内的多个选择晶体管ST1(未图示)的栅极共通地连接于选择栅极线SGD1。串组件SU2及SU3也一样。以下，在不限定选择栅极线SGD0～SGD3的任一个的情况下，记为选择栅极线SGD。
位于区块BLK内的多个选择晶体管ST2的栅极共通地连接于选择栅极线SGS。另外，选择晶体管ST2的栅极也可针对各串组件SU而连接于不同的选择栅极线SGS。
位于串组件SU内的多个选择晶体管ST1的漏极分别连接于不同的位线BL(BL0～BL(N－1)，其中，N为2以上的整数)。也就是说，位于串组件SU内的多个NAND串NS分别连接于不同的位线BL。此外，位线BL在各区块BLK中将串组件SU0内的1个NAND串NS、串组件SU1内的1个NAND串NS、串组件SU2内的1个NAND串NS及串组件SU3内的1个NAND串NS共通地连接。
位于多个区块BLK的多个选择晶体管ST2的源极共通地连接于源极线SL。
也就是说，串组件SU是分别连接于不同的位线BL且连接于相同的选择栅极线SGD的NAND串NS的集合体。此外，区块BLK是使字线WL共通的多个串组件SU的集合体。并且，存储单元阵列11是使位线BL共通的多个区块BLK的集合体。
1.1.3半导体存储装置的平面构成
接下来，使用图3对半导体存储装置1的平面构成的一例进行说明。
如图3所示，半导体存储装置1包含阵列区域、周边区域及外周区域。阵列区域是包含存储单元阵列11的区域。另外，阵列区域也可包含行驱动器23、行解码器24或感测放大器25等。
周边区域是不包含存储单元阵列11的区域，且是设置有存储单元阵列11以外的电路的任一个及用于将半导体存储装置1与外部设备连接的电极垫等的区域。
外周区域是包含芯片端部的附近区域。外周区域例如是设置有划线、或用于半导体存储装置1的制造步骤中所使用的光刻法的校准图案、或特性检查图案等的区域。
1.1.4半导体存储装置的截面构成
接下来，使用图4对半导体存储装置1的截面构成的一例进行说明。图4表示沿着图3的X方向的截面。另外，在以下的说明中，X方向与半导体衬底201(例如半导体衬底)大致平行，例如对应于字线WL的延伸方向。Y方向与半导体衬底201大致平行且与X方向交叉，例如对应于位线BL的延伸方向。Z1方向与半导体衬底201大致垂直，对应于从阵列芯片100朝向电路芯片200的方向。Z2方向与半导体衬底201大致垂直，对应于从电路芯片200朝向阵列芯片100的方向。在不限定Z1方向及Z2方向的任一个的情况下，记为Z方向。
如图4所示，半导体存储装置1具有阵列芯片100与电路芯片200贴合而成的构成。
阵列芯片100包含存储单元阵列11及用于将存储单元阵列11与电路芯片200连接的各种配线。
更具体来说，阵列芯片100包含阵列区域内交替积层的多个配线层101及绝缘层121、外周区域内交替积层的多个配线层101及牺牲层131、配线层102、104、108、111、113、115及116、多个接触插塞CP、107、109、110、112、114及117、多个电极垫PD及119、绝缘层103、105、106及118、以及存储器柱MP。
图4的例中，在阵列区域内，11层绝缘层121与10层配线层101交替地积层。也就是说，多个配线层101在Z方向上隔开积层，作为字线WL以及选择栅极线SGD及SGS发挥功能。多个存储器柱MP贯通多个绝缘层121及多个配线层101并在Z方向上延伸。存储器柱MP具有在Z2方向上从绝缘层121的上表面突出的形状。1个存储器柱MP对应于1个NAND串NS。存储器柱MP的详情将在下文进行叙述。
配线层102设置于Z2方向上最上层的绝缘层121上(配线层101的上方)，作为源极线SL发挥功能。存储器柱MP的一端连接于配线层102。配线层102以共形地覆盖多个存储器柱MP的方式形成。因此，Z2方向上的配线层102的上表面具有起因于存储器柱MP的突出部。存储器柱MP的另一端经由接触插塞109及110连接于作为位线BL发挥功能的配线层111。进而，配线层111例如经由配线层116及接触插塞117电性连接于任一电极垫119。电极垫119用于与电路芯片200的连接。
在X方向上延伸的多个配线层101的端部呈阶梯状被引出。并且，各配线层101经由接触插塞CP电性连接于配线层108的任一个。配线层108例如经由接触插塞114、配线层115及116、以及接触插塞117电性连接于任一电极垫119。接触插塞CP的详情将在下文进行叙述。在接触插塞CP之上设置有绝缘层103，以使接触插塞CP与配线层104不电性连接。
在Z2方向上，在配线层102及绝缘层103之上设置有将配线层102与接触插塞107电性连接的配线层104。配线层104经由接触插塞107电性连接于配线层108的任一个。进而，配线层108例如经由接触插塞114、配线层115及116、以及接触插塞117电性连接于任一电极垫119。
在阵列芯片100的Z2方向上的上表面设置有多个电极垫PD。电极垫PD用于半导体存储装置1与外部设备的连接。电极垫PD经由接触插塞112、配线层113、接触插塞114、配线层115及116、以及接触插塞117电性连接于任一电极垫119。
在阵列芯片100的Z2方向上的上表面，以覆盖电极垫PD的一部分、配线层104及绝缘层106的方式形成有作为钝化膜发挥功能的绝缘层105。在绝缘层105设置有与电极垫PD对应的开口部。
在Z1方向上，在绝缘层106上设置有绝缘层118。绝缘层118内设置有多个电极垫119，且与电路芯片200连接。
在外周区域及未图示的周边区域的至少一部分，11层牺牲层131与10层配线层101交替地积层。11层牺牲层131设置于与绝缘层121相同的层。在本实施方式中，在半导体存储装置1的制造步骤中使用将牺牲层131置换成绝缘层121的方法(以下称为“替换(replace)”)。因此，在外周区域及周边区域的至少一部分，残存有未被替换而积层有牺牲层131及配线层101的区域。由于在外周区域残存包含牺牲层131及配线层101的积层体，故期待缓和对芯片施加的应力。关于替换的详情将在下文进行叙述。
配线层101、102、104、108、111、113、115及116由导电材料构成，例如可为金属材料、p型半导体或n型半导体。以下，对配线层101使用被添加有杂质(磷(P)或硼(B)等)的多晶硅的情况进行说明。接触插塞107、109、110、112、114及117由导电材料构成，例如可为金属材料、p型半导体或n型半导体。电极垫PD及119由导电材料构成，例如可为金属材料。以下，对电极垫119包含铜(Cu)的情况进行说明。绝缘层103、105、106及118例如可为氧化硅(SiO2)。
电路芯片200包含定序器21、电压产生电路22、行驱动器23、行解码器24、感测放大器25及用于将这些电路连接的各种配线。
更具体来说，电路芯片200包含半导体衬底201、多个晶体管TR、多个配线层204及205、多个接触插塞203及206、多个电极垫209、以及绝缘层207及208。
多个晶体管TR用于定序器21、电压产生电路22、行驱动器23、行解码器24及感测放大器25等。晶体管TR包含设置于半导体衬底201上的未图示的栅极绝缘膜、设置于栅极绝缘膜上的栅极电极202、形成于半导体衬底201的未图示的源极及漏极。源极及漏极经由接触插塞203分别电性连接于配线层204。配线层204电性连接于配线层205。配线层205经由接触插塞206电性连接于电极垫209。
在半导体衬底201上设置有绝缘层207。在绝缘层207上设置有绝缘层208。绝缘层208内设置有多个电极垫209，且与阵列芯片100的多个电极垫119分别电性连接。配线层204及205、接触插塞203及206、以及栅极电极202由导电材料构成，例如可为金属材料、p型半导体或n型半导体。电极垫209由导电材料构成，例如可为金属材料。以下，对电极垫209包含铜(Cu)的情况进行说明。绝缘层207及208例如可为SiO2。
1.1.5存储单元阵列的平面构成
接下来，使用图5对存储单元阵列11的平面构成的一例进行说明。图5表示任一区块BLK的一部分，为简化说明而省略了绝缘层的一部分。
如图5所示，在本实施方式中，在与半导体衬底垂直的Z1方向上，从下层起，作为选择栅极线SGS、字线WL0～WL7、及选择栅极线SGD发挥功能的配线层101在Z1方向上隔开积层。
以将多个配线层101、也就是字线WL以及选择栅极线SGS及SGD针对各区块BLK分离的方式设置有在X方向上延伸的区域AR1。区域AR1由绝缘层121嵌埋。绝缘层121例如使用SiO2。
在配线层101与区域AR1(绝缘层121)之间设置有在X方向上延伸的配线层124。配线层124作为用于降低字线WL以及选择栅极线SGS及SGD的配线电阻的低电阻层发挥功能。配线层124由导电材料构成。配线层124使用电阻比用于配线层101的导电材料低的材料。以下，对配线层124使用氮化钛(TiN)与钨(W)的积层构造的情况进行说明。TiN例如具有在通过CVD(chemical vapor deposition，化学气相沉积)使W成膜时，作为用于防止W与半导体层发生反应的障壁层及用于提高W的密接性的密接层的功能。
存储单元阵列11包含单元部及阶梯连接部。
在单元部，对应于NAND串NS的多个存储器柱MP例如呈错位配置排列。存储器柱MP贯通(通过)多个配线层101，且在Z1方向上延伸。存储器柱MP的上端例如与在Y方向上延伸的未图示的位线BL电性连接。
在单元部设置有贯通多个配线层101且在X方向上延伸的多个(图5的例中为4个)区域AR2。区域AR2由绝缘层121嵌埋。对于1个区域AR2，多个存储器柱MP以与在X方向上延伸且朝向Y方向的区域AR2的2个侧面交替相接的方式排列。另外，存储器柱MP的排列可任意设定，存储器柱MP只要与区域AR2相接即可。
更具体来说，例如，以与区域AR2(绝缘层121)的在X方向上延伸且朝向Y方向的一侧面S1相接的方式，将多个存储器柱MP在X方向上并排设置。同样地，以与区域AR2的在X方向上延伸且与侧面S1对向的另一侧面S2相接的方式，将多个存储器柱MP在X方向上并排配置。并且，与侧面S1相接的存储器柱MP和与侧面S2相接的存储器柱MP在X方向上交替配置。
进而，在相邻的2个区域AR2之间，与各自的对向的侧面(例如，侧面S1及侧面S3)相接的多个存储器柱MP在X方向上交替配置。因此，设置于相邻的2个区域AR2之间的配线层101具有多个在Y方向上延伸的部分P1的端部与多个在X方向上延伸的部分P2的端部交替连接成的锯齿形状。换句话说，配线层101在侧面S1与侧面S3之间具有例如在X方向上延伸的矩形波那样的形状。
在阶梯连接部，多个配线层101朝向X方向呈阶梯状被引出。并且，在各配线层101的端部设置有与接触插塞CP的连接部。以下，将连接部记为“阶台”。
在阶梯连接部设置有与多个配线层101(阶台)的任一个电性连接的多个接触插塞CP。接触插塞CP的上端连接于配线层108。在接触插塞CP的侧面形成绝缘层122，内部由导电体123嵌埋。绝缘层122例如使用SiO2。导电体123由导电材料构成。以下，对导电体123使用TiN与W的积层构造的情况进行说明。
在阶梯连接部，与单元部同样地设置有贯通多个配线层101且在X方向上延伸的多个(图5的例中为2个)区域AR2b。区域AR2b由绝缘层121嵌埋。设置于单元部的区域AR2与设置于阶梯连接部的区域AR2b不相接。此外，设置于单元部的区域AR2与设置于阶梯连接部的区域AR2b的个数可相同也可不同。
此外，在阶梯连接部，设置有贯通多个配线层101且在X方向上延伸的区域AR3。区域AR3由绝缘层122嵌埋。以与在X方向上延伸且朝向Y方向的区域AR3(绝缘层122)的1个侧面相接的方式，将多个接触插塞CP沿着X方向排列。也就是说，区域AR3的绝缘层122与接触插塞CP的绝缘层122相接。例如，接触插塞CP因与区域AR3相接而具有大致圆柱的形状。另外，接触插塞CP的排列可任意设定，接触插塞CP只要与区域AR3相接即可。
以与区域AR3的在X方向上延伸的侧面相接的方式，将多个接触插塞CP在X方向上并排配置。另外，接触插塞CP的排列可任意设定，接触插塞CP只要与区域AR3相接即可。进而，区域AR3也可设置多个。
1.1.6单元部的构成
接下来，使用图6及图7对存储单元阵列11的单元部的构成的一例进行说明。图6是沿着图5的A1-A2线的单元部的剖视图。图7是沿着图6的C1-C2线及D1-D2的俯视图。以下，将沿着C1-C2线的平面记为C1-C2平面，将沿着D1-D2线的平面记为D1-D2平面。
如图6所示，在Z1方向上，在配线层104上形成有在X方向及Y方向上延伸的配线层102。配线层102作为源极线SL发挥功能。在Z1方向上，配线层102的底面S5具有突出部TS。也就是说，配线层102的面S5具有在XY平面上凹凸的形状，并非平坦。更具体来说，配线层102在Z1方向上具有面S4及面S5，该面S4与设置于下述最下层的配线层101(选择栅极线SGS)之下的绝缘层121、设置于区域AR1及AR2的绝缘层121、以及存储器柱MP的柱部分MP1(区域AR4)的各底面相接，该面S5与面S4对向且与配线层104相接。例如，配线层102以相对于设置于最下层的配线层101之下的绝缘层121、设置于区域AR1及AR2的绝缘层121、以及存储器柱MP的柱部分MP1(区域AR4)的各底面，Z1方向上的膜厚大致一致的方式形成。设置于Z1方向上最下层的配线层101之下的绝缘层121、区域AR1及AR2、以及柱部分MP1(区域AR4)的底面的高度位置分别不同。因此，配线层102具有与区域AR1及AR2、以及柱部分MP1(区域AR4)对应地朝面S5侧突出的突出部TS。
在Z1方向上，在配线层102的上方，例如10层配线层101隔开积层。10层配线层101从下层起作为选择栅极线SGS、字线WL0～WL7及选择栅极线SGD发挥功能。
设置有在X方向上延伸，贯通(通过)多个配线层101且底面到达至配线层102的区域AR1及AR2。区域AR1及AR2、多个配线层101之间、配线层102与配线层101之间、以及最上层的配线层101与绝缘层106之间由绝缘层121嵌埋。
设置有与区域AR2的侧面相接且在Z1方向上延伸的存储器柱MP。本实施方式的存储器柱MP包含柱部分MP1及多个分支部分MP2。1个分支部分MP2对应于1个存储单元晶体管MC。柱部分MP1的一个侧面与区域AR2的绝缘层121相接。将相当于柱部分MP1的区域记为AR4。柱部分MP1贯通(通过)多个配线层101且在Z1方向上延伸。例如，Z1方向上的柱部分MP1的上表面及底面的高度位置与区域AR2的高度位置大致相等。柱部分MP1包含有在Z1方向上延伸的隧道绝缘膜127、半导体层128及核心层129。半导体层128是供存储单元晶体管MC以及选择晶体管ST1及ST2的通道形成的区域。
分支部分MP2设置于与配线层101同层。分支部分MP2包含阻挡绝缘膜125及电荷蓄积层126。以包围不与隧道绝缘膜127相接的电荷蓄积层126的侧面以及电荷蓄积层的上表面及底面的方式设置有阻挡绝缘膜125。也就是说，在配线层101与电荷蓄积层126之间、及电荷蓄积层126与设置于配线层101的层间的绝缘层121之间设置有阻挡绝缘膜125。
阻挡绝缘膜125、隧道绝缘膜127及核心层129例如使用SiO2。电荷蓄积层126由导电材料构成，例如使用多晶硅。半导体层128例如使用多晶硅。
在绝缘层121上形成有绝缘层106。在半导体层128上积层设置有接触插塞109及110。并且，接触插塞110例如与在Y方向上延伸且作为位线BL发挥功能的配线层111电性连接。
在Y方向上，在区域AR1的绝缘层121与配线层101之间设置有在X方向上延伸的配线层124。
通过存储器柱MP及分别作为字线WL0～WL7发挥功能的8层配线层101而分别构成存储单元晶体管MC0～MC7。因此，在各字线WL～WL7与半导体层128之间，分别保存与存储单元晶体管MC0～MC7对应的数据。同样地，通过存储器柱MP及分别作为选择栅极线SGD及SGS发挥功能的配线层101而分别构成选择晶体管ST1及ST2。
接下来，对存储器柱MP的平面构成进行说明。
如图7所示，C1-C2平面表示不包含配线层101的区域(Z1方向上的2个配线层101之间的区域)的平面。也就是说，C1-C2平面表示柱部分MP1的平面。D1-D2平面表示包含配线层101的区域的平面。也就是说，D1-D2平面表示柱部分MP1及分支部分MP2的平面。
柱部分MP1例如具有上表面呈大致四边形的四角柱形状。另外，柱部分MP1的上表面的形状并不限定于四边形。例如，柱部分MP1的上表面的形状只要为一边与区域AR2相接，则也可为多边形或半圆形。此外，例如，柱部分MP1及分支部分MP2优选与区域AR2对向(与区域AR2分离)的角带弧度。由此，可抑制电场集中在存储单元晶体管MC的特定区域(角部)。在不与区域AR2的绝缘层121相接的柱部分MP1的3个侧面设置有隧道绝缘膜127。在柱部分MP1的内部，以侧面与隧道绝缘膜127的3个侧面相接且底面与配线层102相接的方式设置有半导体层128。
更具体来说，例如，半导体层128包含有在Y方向上延伸的第1部分128a及第2部分128b、以及在X方向上延伸的第3部分128c。第1部分128a及第2部分128b的Y方向上的一端分别与区域AR2(绝缘层121)相接。第3部分128c的两端分别与第1部分128a的另一端及第2部分128b的另一端相接。
在柱部分MP1的内部，以嵌埋侧面由半导体层128及区域AR2的绝缘层121包围的空间的方式设置有核心层129。
在分支部分MP2，在各配线层101的同层，以包围隧道绝缘膜127的3个面的方式设置有电荷蓄积层126。也就是说，在配线层101与隧道绝缘膜127之间设置有电荷蓄积层126。进而，在配线层101与电荷蓄积层126之间设置有阻挡绝缘膜125。
也就是说，阻挡绝缘膜125、电荷蓄积层126及隧道绝缘膜127具有与半导体层128相同的形状。核心层129例如具有1个侧面与区域AR2(绝缘层121)相接的四角柱形状。
在本实施方式中，如果将柱部分MP1的X方向上的宽度(长度)设为L1，将区域AR2的Y方向上的宽度(长度)设为L2，则存在L1＜L2的关系。该关系起因于存储单元阵列11的制造方法。关于存储单元阵列11的制造方法将在下文进行叙述。
另外，存储器柱MP的朝向X方向的侧面与区域AR2的朝向Y方向的侧面的交叉角度θ优选为大致90°。例如，如果在从区域AR2侧加工半导体层128等时蚀刻量不均，则有存储器柱MP的侧面从区域AR2与区域AR4相接的面朝区域AR4的内侧缩退的情况。此时，如果角度θ大于90°，则长度L1因缩退而变小，存储单元晶体管MC的尺寸变小。此外，在角度θ小于90°的情况下，存储器柱产生如下形状不良，即，内部由核心层129嵌埋时形成有在Z方向上延伸的狭缝。
1.1.7阶梯连接部的构成
接下来，使用图8对阶梯连接部的构成进行说明。图8是沿着图5的B1-B2线的阶梯连接部的剖视图。
如图8所示，在阶梯连接部，在X方向上的各配线层101的端部，设置有用于与接触插塞CP电性连接的阶台。
接触插塞CP包含第1部分CP1及第2部分CP2。
第1部分CP1设置于阶台上且在Z1方向上延伸。第1部分CP1将阶台(配线层101)与设置于阶台上方的未图示的配线层108电性连接。第1部分CP1例如具有设置于阶台上的大致圆柱形状。在第1部分CP1的侧面形成绝缘层122。第1部分CP1的内部由侧面与绝缘层122相接且底面与配线层101相接的导电体123嵌埋。
第2部分CP2在Z1方向上延伸，且贯通阶台及设置于阶台下方的配线层101及绝缘层121。第2部分CP2的上表面与第1部分CP1相接，底面到达至绝缘层103。第2部分CP2例如具有内径比第1部分CP1小的大致圆柱形状。在第2部分CP2的侧面形成绝缘层122。第2部分CP2的内部与第1部分CP1同样由导电体123嵌埋。另外，第2部分CP2内也可由绝缘层122嵌埋。
1.2半导体存储装置的制造方法
1.2.1存储器柱的制造方法
接下来，使用图9～图20对存储器柱MP的制造方法的一例进行说明。图9～图20分别表示存储单元阵列11的单元部的平面及沿着A1-A2线的截面(记为A1-A2截面)。
以下，对存储器柱MP、以及区域AR1、AR2及AR4的加工使用利用有金属触媒的湿式蚀刻(MaCE：metal-assisted chemical etching)的情况进行说明。例如，在MaCE中，如果于在半导体上形成有成为触媒的金属的状态下进行半导体的湿式蚀刻，则在半导体与金属触媒层的界面，半导体优先被蚀刻。由于触媒层在已被蚀刻的半导体之中不断沈淀，因此能够实现各向异性蚀刻。
作为触媒层，例如使用金(Au)、铂(Pt)、银(Ag)、钯(Pd)等氧化还原电位相对高的材料。触媒金属例如可使用溅镀、CVD(Chemical Vapor Deposition，化学气相沉积)、镀覆等形成。触媒金属并不限定于单一组成或单层，也可为含有多个元素的组成或多层。作为触媒层，可使用石墨烯等碳材料，或者也可使用包含石墨烯等的金属。以下，对触媒层使用Au的情况进行说明。
在本实施方式中，作为Si或Ge等IV族半导体的MaCE的湿式蚀刻溶液，使用氢氟酸(HF)与过氧化氢水(H2O2)的混合液。因此，使用如下方法：在由牺牲层形成相当于用于配线层101(多晶硅)的层间的绝缘层121的构造之后，将牺牲层置换成绝缘层121。
牺牲层及配线层使用能够进行MaCE的2种半导体材料层。半导体材料例如可从IV族元素的Si、Ge或C等选择。此外，半导体材料也可为通过包含B或Al等III族元素、或者P或As等V族元素作为杂质而使例如杂质种类或杂质浓度不同的2种Si。此外，这2种材料也可为GaAs、AlAs、AlGaAs、InP、InAs、InGaAs、InGaAs、InN、InGaN、GaAlN、AlN、BN、或AlBN等III-V族半导体材料、或者ZnO或ZnS等II-VI族半导体、或作为它们的混合物的InGaZnO。以下，对配线层使用Si，牺牲层使用SiGe的情况进行说明。如果SiGe中Ge的浓度变低，则替换中去除牺牲层(SiGe)时，无法获得与使用多晶硅的配线层101的蚀刻选择比。此外，如果SiGe中Ge浓度变高，则在MaCE时易产生SiGe层的侧蚀(朝XY平面扩展)。因此，SiGe的Ge浓度优选为10～20％。
如图9所示，在半导体衬底130，例如将11层牺牲层131与10层配线层101交替积层。牺牲层131例如使用SiGe。
接下来，在最上层的牺牲层131上，形成与区域AR1对应的触媒层132a、及与区域AR2及存储器柱MP的柱部分MP1(下述区域AR4)对应的触媒层132b。也就是说，触媒层132b具有与区域AR2对应且在X方向上延伸的线部、及与柱部分MP1对应且在Y方向上突出的突出部。触媒层132a及132b使用MaCE时作为触媒发挥作用的材料，例如使用Au。
另外，在阶梯连接部，形成与区域AR2b对应的触媒层(未图示)。
如图10所示，通过MaCE对配线层101及牺牲层131进行加工，形成与触媒层132a对应的狭缝SLT1、及与触媒层132b对应的狭缝SLT2。狭缝SLT1及狭缝SLT2的底部到达至半导体衬底130。在狭缝SLT1及SLT2的底面残存有触媒层132a及132b。狭缝SLT1与区域AR1对应。狭缝SLT2包含区域AR2及与柱部分MP1对应的区域AR4。另外，狭缝SLT1及SLT2底部的高度位置只要处于半导体衬底130内，则也可不均。
更具体来说，在MaCE步骤中，使形成有所述半导体材料(配线层101及牺牲层131)的积层体与触媒层(132a及132b)的晶片浸渍于第1药液(蚀刻液)。作为第1药液，例如可使用氢氟酸及过氧化氢水的混合液。如果使晶片浸渍于第1药液，则在半导体层表面、触媒层及第1药液的界面，半导体层表面(例如硅)溶解于蚀刻液中。通过在积层体的表面反复进行该反应而多个积层的半导体层被垂直蚀刻。由此，可形成区域AR1、AR2及AR4。区域AR1、AR2及AR4的形状(例如沟槽的深度)是通过调整触媒层132a及132b的尺寸或蚀刻时间等而控制。
如图11所示，在触媒层去除步骤中，通过使所述晶片含浸于第2药液中而得以去除。更具体来说，例如，通过使用包含王水、碘系溶液、或氰系溶液等的第2药液的湿式蚀刻，去除触媒层132a及132b。
如图12所示，形成未嵌埋狭缝SLT1及狭缝SLT2的区域AR2且嵌埋区域AR4的膜厚的绝缘层133。由于嵌埋区域AR4(柱部分MP1)且未嵌埋区域AR2，因此，区域AR4(柱部分MP1)与区域AR2成为图7中所说明的L1＜L2的关系。也就是说，绝缘层133的膜厚成为比长度(L1)/2厚且比长度(L2)/2薄的膜厚。绝缘层133例如使用氮化硅(SiN)。
如图13所示，例如，通过基于湿式蚀刻的各向同性蚀刻而去除区域AR1及区域AR2的绝缘层133。此时，区域AR4由绝缘层133嵌埋。
如图14所示，由绝缘层134嵌埋区域AR1及区域AR2之后，例如通过CMP(chemicalmechanical polishing，化学机械抛光)去除最上层的牺牲层131上的绝缘层134。绝缘层134例如使用SiO2。
如图15所示，例如通过湿式蚀刻去除区域AR4的绝缘层133，形成孔HL1。
如图16所示，例如通过湿式蚀刻从孔HL1的侧面对配线层101进行加工，形成区域AR5。区域AR5与存储器柱MP的分支部分MP2对应。
如图17所示，例如通过湿式蚀刻去除区域AR1及AR2的绝缘层134。
如图18所示，在区域AR5形成阻挡绝缘膜125及电荷蓄积层126。更具体来说，首先，形成未嵌埋区域AR5的膜厚的阻挡绝缘膜125。接着，形成嵌埋区域AR5的膜厚的电荷蓄积层126。接着，通过湿式蚀刻或CDE(chemical dry etching，化学干式蚀刻)等，去除形成于区域AR5以外的阻挡绝缘膜125及电荷蓄积层126。由此，在区域AR5残存阻挡绝缘膜125及电荷蓄积层126。
如图19所示，在区域AR4形成隧道绝缘膜127、半导体层128及核心层129。更具体来说，首先，将未嵌埋区域AR4的膜厚的隧道绝缘膜127及半导体层128积层。接着，形成嵌埋区域AR4的膜厚的核心层129。接着，通过湿式蚀刻或CDE等去除形成于最上层的牺牲层131之上、以及区域AR1及AR2的隧道绝缘膜127、半导体层128及核心层129。由此，在区域AR4残存隧道绝缘膜127、半导体层128及核心层129。由此，形成存储器柱MP。
如图20所示，以嵌埋区域AR1及AR2的方式形成绝缘层135。绝缘层135例如使用SiN。另外，也可在区域AR1及AR2内形成空隙。此外，在阶梯连接部，区域AR2b由绝缘层135嵌埋。
1.2.2接触插塞CP的制造方法
接下来，使用图21～图30对接触插塞CP的制造方法的一例进行说明。图21～图30分别表示存储单元阵列11的阶梯连接部的平面及沿着B1-B2线的截面(记为B1-B2截面)。
以下，对接触插塞CP及区域AR3的加工使用MaCE的情况进行说明。另外，接触插塞CP的形成方法并不限定于此。例如，也可通过干式蚀刻形成接触插塞CP。在此情况下，接触插塞CP的第2部分CP2及区域AR3被废弃。
如图21所示，存储器柱MP形成之后，形成与各配线层101对应的阶台。更具体来说，例如，去除与各配线层101的阶台对应的区域的绝缘层135及最上层的牺牲层131，使最上层的配线层101露出。此时，设置于单元部、以及区域AR1及AR2b之上的绝缘层135未去除。接着，形成与最下层的配线层101(选择栅极线SGS)的阶台对应的区域露出的掩模。另外，掩模可使用抗蚀剂，只要为与配线层101、牺牲层131及绝缘层135可获得蚀刻选择比的材料即可。接着，逐层去除配线层101及牺牲层131。接着，以与从下方起第2层的配线层101(字线WL0)的阶台对应的区域露出的方式对掩模进行加工。由此，与最下层及从下方起第2层的配线层101的阶台对应的区域露出。接着，逐层去除配线层101及牺牲层131。由此，在最下层的配线层101的阶台的上方，以每次2层的方式去除配线层101及牺牲层131。通过反复进行所述处理，形成呈阶梯状配置的阶台。
如图22所示，由半导体层136嵌埋形成有阶台的区域。接着，例如通过CMP使表面平坦化。半导体层136例如使用Ge浓度比牺牲层131(SiGe)高的SiGe。半导体层136(SiGe)的Ge浓度优选为20％以上。如果使用Ge浓度高的SiGe，则在通过MaCE对半导体层136进行加工的情况下，以相对于触媒金属的面积在横向(XY平面)上稍微扩展的方式，对半导体层136进行加工。
如图23所示，在半导体层136上形成与区域AR3及接触插塞CP对应的触媒层137。触媒层137包含与区域AR3对应的线形状的部分137a、及与接触插塞CP对应的圆形的部分137b。触媒层137使用作为MaCE的触媒发挥作用的金属，例如使用Au。
如图24所示，通过MaCE对半导体层136、配线层101及牺牲层131进行加工。由此，形成与区域AR3对应的狭缝SLT3、及与接触插塞CP对应的孔HL2。与区域AR3对应的狭缝SLT3及孔HL2的底部到达至半导体衬底130。并且，在与区域AR3对应的狭缝SLT3及孔HL2的底面残存有触媒层137。半导体层136以相对于触媒层137在横向(XY平面)上扩展的方式被蚀刻。因此，半导体层136内(也就是阶台上)的狭缝SLT3与孔HL2可为一部分重叠的形状。此外，半导体层136内(阶台上)的孔HL2的内径比阶台下方的配线层101及牺牲层131内的孔HL2的内径大。同样地，半导体层136内(阶台上)的X方向及Y方向上的狭缝SLT3的宽度比阶台下方的配线层101及牺牲层131内的狭缝SLT3的宽度大。
如图25所示，例如通过使用王水、碘系溶液、或氰系溶液等的湿式蚀刻去除触媒层137。
如图26所示，形成与接触插塞CP的第1部分CP1对应的半导体层136内(阶台上)的孔HL2未被嵌埋而嵌埋与狭缝SLT3的区域AR3、接触插塞CP的第2部分CP2对应的配线层101及牺牲层131内的孔HL2的膜厚的绝缘层122。由于未嵌埋半导体层136内(阶台上)的孔HL2，因此，孔HL2(也就是接触插塞CP)的内径比狭缝SLT3(也就是区域AR3)的Y方向的宽度大。
如图27所示，例如，通过RIE(reactive ion etching)去除半导体层136及阶台上的绝缘层122，在阶台上的孔HL2的侧面，以残存绝缘层122的方式对绝缘层122进行蚀刻。
如图28所示，形成导电体123，嵌埋接触插塞CP的第1部分CP1。更具体来说，例如，首先通过CVD形成TiN。接着，通过CVD形成W，嵌埋第1部分CP1。接着，通过CMP去除半导体层136上的TiN及W。
如图29所示，例如，通过使用HF及硝酸(HNO3)的湿式蚀刻、或使用盐酸(HCl)的高温气体的干式蚀刻去除半导体层136。接着，形成绝缘层106，嵌埋去除了半导体层136的区域。接着，通过CMP，以绝缘层135露出的方式使表面平坦化。
如图30所示，例如通过湿式蚀刻去除绝缘层135。
1.2.3配线层124的制造方法及替换方法
接下来，使用图31～图36对配线层124的制造方法及替换方法的一例进行说明。图31～图36分别表示存储单元阵列11的单元部的平面及A1-A2截面。
如图31所示，形成接触插塞CP之后，形成绝缘层138。绝缘层138例如使用SiN。接着，去除绝缘层138，使区域AR1露出。由此，在区域AR1露出的状态下，由绝缘层138嵌埋区域AR2(及AR2b)。另外，也可在区域AR2(及AR2b)内形成空隙。
如图32所示，例如通过湿式蚀刻，从区域AR1的侧面对配线层101进行加工，形成区域AR6。区域AR6与配线层124对应。
如图33所示，在区域AR6形成配线层124。更具体来说，首先，通过CVD形成TiN。接着，通过CVD形成W，嵌埋区域AR6。接着，通过湿式蚀刻或CDE(chemical dry etching)等，去除形成于区域AR6以外的TiN及W。由此，在区域AR6形成配线层124。
如图34所示，例如通过湿式蚀刻去除绝缘层138。
如图35所示，通过湿式蚀刻去除牺牲层131。由此，在配线层101的层间形成空隙AG。
如图36所示，例如通过CVD形成绝缘层121，嵌埋空隙AG、区域AR1、AR2、AR2b(阶梯连接部)。接着，通过CMP使表面平坦化。另外，空隙AG可不完全被嵌埋，也可在配线层101之间残存有空隙。
1.2.4阵列芯片100与电路芯片200的贴合
接下来，使用图37～图41对阵列芯片100与电路芯片200贴合的一例进行说明。
如图37所示，通过机械压力将搭载有阵列芯片100的晶片与搭载有电路芯片200的晶片贴合。由此，绝缘层118与绝缘层208被粘接。另外，也可通过等离子体处理使绝缘层118及绝缘层208的表面活化(以OH基终止)，利用OH基彼此的氢键使它们粘接。接着，例如以400℃将所粘贴的阵列芯片100与电路芯片200退火。由此，将电极垫119(例如Cu)与电极垫209(例如Cu)接合。
如图38所示，在将阵列芯片100与电路芯片200贴合之后，通过例如湿式蚀刻去除阵列芯片100侧的半导体衬底130。此时，不使半导体层128露出。接着，在未图示的阶梯连接部，以覆盖接触插塞CP的方式在绝缘层121之上形成绝缘层103。
如图39所示，在Z2方向上，以半导体层128的表面露出的方式对绝缘层121及隧道绝缘膜127的表面进行加工。
如图40所示，在Z2方向上，在单元部的绝缘层121及半导体层128之上，通过例如CVD形成配线层102。此时，区域AR1、AR2及AR4(存储器柱MP的柱部分MP1)比Z2方向上的最上层的配线层101(选择栅极线SGS)朝Z2方向突出。因此，Z2方向上的配线层102的上表面(Z1方向上的配线层102的底面)在XY平面具有凹凸形状。
如图41所示，在Z2方向上，在单元部的配线层102及阶梯连接部的绝缘层103之上形成配线层104。在周边区域形成电极垫PD等之后，形成绝缘层105。
1.3关于触媒金属残留的一例
接下来，使用图42及图43对触媒金属残留的一例进行说明。图42示出了图6中所说明的单元部的截面中易残留触媒金属的区域。图43表示在图11中所说明的MaCE后残留有触媒金属的一例。
如图42所示，在使用MaCE形成有存储单元阵列11的情况下，例如在单元部，有在与区域AR2相接的配线层101的端部附近的区域300、以及区域AR1、AR2及AR4的底部附近的区域301残留触媒金属的情况。同样地，在阶梯连接部，有在与区域AR2b及AR3以及接触插塞CP的侧面相接的配线层101的端部附近的区域、以及区域AR2b及AR3以及接触插塞CP的底部附近的区域残留触媒金属的情况。另外，残留触媒金属的区域并不限定于所述区域。
如图43所示，更具体来说，在利用图11中所说明的MaCE的第2药液进行的湿式蚀刻步骤中，例如通过使晶片含浸于第2药液，使触媒金属(本例中为Au)溶解于第2药液中。之后，通过利用水等的冲洗处理及干燥处理将第2药液排出。此时，有溶解于第2药液中的金属310再次附着于晶片表面、例如最上层的牺牲层131的表面、以及露出的牺牲层131及配线层101的侧面的情况。
此外，早利用第2药液进行的湿式蚀刻步骤之前，有触媒层132a或132b变质产生的金属311未溶解于第2药液而残留于例如区域AR1、AR2或AR4的底部的情况。
进而，在MaCE中，有因所积层的半导体层(配线层101及牺牲层131)内的杂质而产生在露出的半导体层的表面附近具有孔隙的多孔质区域的情况。残留的金属312易残留于露出的表面，尤其易残留于蚀刻底面(例如区域AR1、AR2及AR4的底部)及多孔质层。
残留的金属310、311及312非常微量，所以对半导体元件的影响度小，即便利用电子显微镜观察也很难发现。但是，通过使半导体存储装置1溶解于第3药液，利用ICP-MS(inductively coupled plasma mass spectrometry，电感耦合等离子体质谱法)等高感度微量金属分析法测定使第3药液蒸发而残留的非易失成分而可确认其存在。
第3药液处理是使作为分析对象的金属溶解的处理，可为多个组成，也可为多个药液处理。优选包含HNO3、HCl或HF。
1.4本实施方式的效果
只要为本实施方式的构成，则提供一种可抑制制造成本增加的半导体存储装置。关于本效果进行详细叙述。
三维积层型NAND型闪速存储器存在伴随高集成化而字线WL的多层化进展的倾向。例如，于通过干式蚀刻对与存储器柱MP对应的存储器孔进行加工的情况下，伴随着字线WL的多层化，用以加工存储器孔的蚀刻时间变长，装置的产能降低。因此，存在因1次蚀刻的蚀刻气体的使用量的增加、及存储器孔的加工所需的装置台数的增加等而存储器孔加工的步骤单价增加的倾向。
相对于此，只要为本实施方式的构成，则可通过使用触媒金属的湿式蚀刻(MaCE)对存储器孔进行加工。由此，可使用比干式蚀刻这样高价的真空装置更廉价的湿式蚀刻装置。由此，可降低存储器孔加工的步骤单价。由此，可抑制半导体存储装置的制造成本增加。
进而，只要为本实施方式的构成，则可同时加工孔形状(区域AR4)及线形状(区域AR1及AR2)。在干式蚀刻的情况下，因蚀刻特性存在差异，孔形状与线形状被分开加工，但在本实施方式中，可同时加工孔形状及线形状，因此，可降低蚀刻步骤的制造成本。
进而，只要为本实施方式的构成，则在通过MaCE对孔进行开口时，可使用具有与孔对应的形状及与线对应的形状的触媒金属。由此，可抑制对孔进行开口时，孔在Z方向上弯曲。
进而，只要为本实施方式的构成，则可通过MaCE统一加工孔(区域AR4)及线(区域AR2)。因此，可使孔与线的接触部分的角度为大致90°。
进而，只要为本实施方式的构成，则可通过使用MaCE而抑制加工形状的开口部附近及底部附近的孔及线的形状不均。使用图44对本效果进行说明。图44是将使用抗蚀剂的掩模图案及RIE加工孔(区域AR4)及线(区域AR2)的情况与使用MaCE加工孔(区域AR4)及线(区域AR2)的情况进行比较的例图。另外，图44的例中分别示出了掩模表面、加工形状的开口部附近的平面、及加工形状的底部附近的平面。
如图44所示，例如，在抗蚀剂掩模的情况下，在未加工的区域形成由抗蚀剂160形成的掩模图案，加工区域的积层体(配线层101及牺牲层131)露出。抗蚀剂160的角部因蚀刻而后退。此外，在RIE的情况下，加工形状通常成为锥形形状(底部的形状变小)。因此，从开口部朝向底部，孔角部的角度θ扩大至90°以上，孔及线的Y方向的宽度变小。因此，在存储器柱MP的上部及下部，存储单元晶体管MC的形状不同。相对于此，在使用MaCE的情况下，触媒层132b的形状在底部附近也被转印，因此，可抑制深度方向(Z方向)上的孔及线的加工形状的不均。也就是说，可抑制存储单元晶体管MC的形状及特性的不均。
进而，只要为本实施方式的构成，则可在将阵列芯片100与电路芯片200粘贴之后，削除半导体衬底130而形成配线层102(源极线SL)。由此，可依照区域AR1及AR2、以及存储器柱MP所形成的突出的基底的形状，以覆盖它们的方式形成配线层102。因此，能以膜厚大致一致的方式形成配线层102，因此，可抑制因局部膜厚变薄引起的配线电阻的增加。
2.第2实施方式
接下来，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的存储器柱MP的布局进行说明。以下，以与第1实施方式的不同点为中心进行说明。
2.1存储单元阵列的平面构成
使用图45对本实施方式的存储单元阵列11的平面构成的一例进行说明。图45示出了任一区块BLK的一部分，为简化说明而省略了绝缘层的一部分。
如图45所示，在单元部，如果着眼于1个区域AR2，则例如以与区域AR2(绝缘层121)的在X方向上延伸且朝向Y方向的一个侧面S1相接的方式，将多个存储器柱MP在X方向上并排设置。同样地，以与区域AR2的在X方向上延伸且与侧面S1对向的另一侧面S2相接的方式，将多个存储器柱MP在X方向上并排配置。并且，与侧面S1相接的存储器柱MP和与侧面S2相接的存储器柱MP在X方向上配置于相同位置。
进而，在相邻的2个区域AR2之间，与各自的对向的侧面(例如，侧面S1及侧面S3)相接的多个存储器柱MP在X方向上交替地配置。因此，与第1实施方式同样地，设置于相邻的2个区域AR2之间的配线层101具有多个在Y方向上延伸的部分P1的端部与多个在X方向上延伸的部分P2的端部交替连接而成的锯齿形状。
2.2本实施方式的效果
只要为本实施方式的构成，则可获得与第1实施方式相同的效果。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对存储器柱MP(柱部分MP1)内的隧道绝缘膜127、半导体层128及核心层129的形状与第1实施方式不同的情况进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。
3.1单元部的构成
使用图46及图47对存储单元阵列11的单元部的构成的一例进行说明。图46是单元部的剖视图。图47是沿着图46的C1-C2线及D1-D2线的俯视图。
如图46所示，存储器柱MP的柱部分MP1包含有在Z1方向上延伸的隧道绝缘膜127、半导体层128及核心层129。隧道绝缘膜127具有侧面(外周面)与区域AR4的侧面相接的筒形形状。半导体层128的侧面(外周面)与隧道绝缘膜127相接，底面与配线层102相接。半导体层128的内部由核心层129嵌埋。
接下来，对存储器柱MP的平面构成进行说明。
如图47所示，柱部分MP1与第1实施方式的图7同样地具有例如上表面呈大致四边形的四角柱形状。另外，柱部分MP1的上表面的形状并不限定于四边形。例如，柱部分MP1的上表面的形状只要为一边与区域AR2相接，则也可为多边形或半圆形。隧道绝缘膜127的侧面与柱部分MP1(区域AR4)的4个侧面相接。半导体层128的侧面(外周面)与隧道绝缘膜127相接。并且，在半导体层128的内部设置有核心层129。
分支部分MP2的构成与第1实施方式的图7相同。
3.2存储器柱的制造方法
接下来，关于存储器柱MP的制造方法，简略说明与第1实施方式的不同点。在第1实施方式中，在图17中，去除区域AR2的绝缘层134之后，形成存储器柱MP。相对于此，在本实施方式中，不去除绝缘层134而形成有存储器柱MP。
3.3本实施方式的效果
只要为本实施方式的构成，则可获得与第1实施方式相同的效果。
另外，也可将第2实施方式与第3实施方式组合。也就是说，单元部中的存储器柱MP的排列也可与第2实施方式相同。
4.第4实施方式
接下来，对第4实施方式进行说明。在第4实施方式中，对应用电荷蓄积层126使用绝缘层的MONOS型存储器柱MP的情况进行说明。以下，以与第1及第2实施方式的不同点为中心进行说明。
4.1存储单元阵列的平面构成
使用图48对本实施方式的存储单元阵列11的平面构成的一例进行说明。图48示出了任一区块BLK的一部分，为简化说明而省略了绝缘层的一部分。
如图48所示，存储器柱MP的配置与第1实施方式相同，但存储器柱MP的构造与第1实施方式不同。另外，阶梯连接部的构成与第1实施方式相同。
4.2单元部的构成
接下来，使用图49及图50对存储单元阵列11的单元部的构成的一例进行说明。图49是沿着图48的A1-A2线的单元部的剖视图。图50是沿着图49的C1-C2线及D1-D2线的俯视图。
如图49所示，本实施方式的存储器柱MP的一面与区域AR2的绝缘层121相接。存储器柱MP贯通(通过)多个配线层101且在Z1方向上延伸。例如，Z1方向上的存储器柱MP的上表面及底面的高度位置与区域AR1的高度位置大致相等。存储器柱MP包含阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129。电荷蓄积层140例如使用SiN。
接下来，对存储器柱MP的平面构成进行说明。
如图50所示，本实施方式的存储器柱MP具有上表面呈大致四边形的四角柱形状。另外，存储器柱MP的上表面的形状并不限定于四边形。例如，存储器柱MP的上表面的形状只要为一边与区域AR2相接，则也可为多边形或半圆形。本实施方式的存储器柱MP的形状在C1-C2平面及D1-D2平面相同。
更具体来说，在不与区域AR2的绝缘层121相接的存储器柱MP的3个侧面，积层有阻挡绝缘膜125、电荷蓄积层140及隧道绝缘膜127。在存储器柱MP的内部，以侧面与隧道绝缘膜127的3个侧面相接且底面与配线层102相接的方式设置有半导体层128。并且，在存储器柱MP的内部，以嵌埋侧面由半导体层128及区域AR2的绝缘层121包围的空间的方式设置有核心层129。
在本实施方式中，如果将存储器柱MP的X方向上的宽度(长度)设为L1，将区域AR2的Y方向上的宽度(长度)设为L2，则存在L1＜L2的关系。
4.3存储器柱的制造方法
接下来，关于存储器柱MP的制造方法，简略说明与第1实施方式的不同点。在第1实施方式中，在图16中，形成有相当于分支部分MP2的区域AR5。相对于此，在本实施方式中，未形成区域AR5而形成阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129。并且，去除形成于最上层的牺牲层131之上、以及区域AR1及AR2的阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129。由此，在区域AR4残存阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129，形成存储器柱MP。
4.4本实施方式的效果
只要为本实施方式的构成，则可获得与第1实施方式相同的效果。
另外，也可将第2实施方式与第4实施方式组合。也就是说，单元部中的存储器柱MP的排列也可与第2实施方式相同。
5.第5实施方式
接下来，对第5实施方式进行说明。在第5实施方式中，对MONOS型存储器柱MP中，存储器柱MP的形状与第4实施方式不同的情况进行说明。以下，以与第1至第4实施方式的不同点为中心进行说明。
5.1单元部的构成
使用图51及图52对存储单元阵列11的单元部的构成的一例进行说明。图51是单元部的剖视图。图52是沿着图51的C1-C2线及D1-D2线的俯视图。
如图51所示，本实施方式的存储器柱MP包含设置于区域AR2内且在Z1方向上延伸的绝缘层150。其它构成与第4实施方式的图49相同。
接下来，对存储器柱MP的平面构成进行说明。
如图52所示，本实施方式的存储器柱MP具有上表面呈大致四边形的四角柱形状。另外，存储器柱MP的上表面的形状并不限定于四边形。例如，存储器柱MP的上表面的形状只要为一边与区域AR2相接，则也可为多边形或半圆形。本实施方式的存储器柱MP的C1-C2平面及D1-D2平面中的形状相同。
阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129的构造与第4实施方式的图50相同。绝缘层150以在X方向上延伸，且在区域AR2内，侧面与阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129相接的方式设置。
5.2存储器柱的制造方法
接下来，关于存储器柱MP的制造方法，简略说明与第4实施方式的不同点。在本实施方式中，在区域AR2未被嵌埋，区域AR4的阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129的侧面露出于区域AR2的状态下，通过选择CVD形成绝缘层150。例如，在电荷蓄积层140为SiN的情况下，通过选择ALD(atomic layer deposition，原子层沉积)形成SiN。于是，以露出于区域AR2的SiN(电荷蓄积层140)为起点，在存储器柱MP的露出于区域AR2的侧面形成SiN(绝缘层150)。形成SiN(绝缘层150)直至露出于区域AR2的阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129的表面被覆盖为止。
5.3本实施方式的效果
只要为本实施方式的构成，则可获得与第1实施方式相同的效果。
另外，也可将第2实施方式与第5实施方式组合。也就是说，单元部中的存储器柱MP的排列也可与第2实施方式相同。
6.第6实施方式
接下来，对第6实施方式进行说明。在第6实施方式中，对MONOS型存储器柱MP中，阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129的形状与第4实施方式不同的情况进行说明。以下，以与第1至第5实施方式的不同点为中心进行说明。
6.1单元部的构成
使用图53及图54对存储单元阵列11的单元部的构成的一例进行说明。图53是单元部的剖视图。图54是沿着图53的C1-C2线及D1-D2线的俯视图。
如图53所示，存储器柱MP包含有在Z1方向上延伸的阻挡绝缘膜125、电荷蓄积层140、隧道绝缘膜127、半导体层128及核心层129。阻挡绝缘膜125、电荷蓄积层140及隧道绝缘膜从区域AR4的侧面起依序积层，且分别具有筒形形状。半导体层128的侧面(外周面)与隧道绝缘膜127相接，底面与配线层102相接。半导体层128的内部由核心层129嵌埋。
接下来，对存储器柱MP的平面构成进行说明。
如图54所示，存储器柱MP具有例如上表面呈大致四边形的四角柱形状。另外，柱部分MP1的上表面的形状并不限定于四边形。例如，柱部分MP1的上表面的形状只要为一边与区域AR2相接，则也可为多边形或半圆形。阻挡绝缘膜125的侧面与柱部分MP1(区域AR4)的4个侧面相接。电荷蓄积层140的侧面(外周面)与阻挡绝缘膜125相接。隧道绝缘膜127的侧面(外周面)与电荷蓄积层140相接。半导体层128的侧面(外周面)与隧道绝缘膜127相接。并且，在半导体层128的内部设置有核心层129。
6.2存储器柱的制造方法
接下来，关于存储器柱MP的制造方法，简略说明与第4实施方式的不同点。在第4实施方式中，在去除区域AR2的绝缘层134之后，形成有存储器柱MP。相对于此，在本实施方式中，未去除绝缘层134而形成有存储器柱MP。
6.3本实施方式的效果
只要为本实施方式的构成，则可获得与第1实施方式相同的效果。
另外，也可将第2实施方式与第6实施方式组合。也就是说，单元部中的存储器柱MP的排列也可与第2实施方式相同。
7.第7实施方式
接下来，对第7实施方式进行说明。在第7实施方式中，对与第1至第6实施方式不同的存储器柱MP的形状进行说明。以下，以与第1至第6实施方式的不同点为中心进行说明。
7.1存储器柱MP的平面构成
使用图55对存储器柱MP的平面构成进行说明。图55是表示C1-C2平面及D1-D2平面的俯视图。
如图55所示，存储器柱MP的与区域AR2对向的面具有圆弧形状。换句话说，存储器柱MP具有U字型形状。
7.2本实施方式的效果
只要为本实施方式的构成，则可获得与第1至第6实施方式相同的效果。
进而，只要为本实施方式的构成，则存储器柱MP具有U字型形状，与配线层101的接触部不具有角部，因此，可抑制来自字线WL的电场集中于存储单元晶体管MC的特定区域。
8.变化例等
所述实施方式的半导体存储装置包含：第1配线层(102)；多个第2配线层(101)，在第1配线层的上方，彼此在第1方向(Z方向)上隔开积层，且在与第1方向交叉的第2方向(X方向)上延伸；第1绝缘层(区域AR2的121)，贯通多个第2配线层，底面与第1配线层的第1面(S4)相接，且在第2方向上延伸；第1存储器柱(MP)，贯通多个第2配线层，侧面与在第2方向上延伸且朝向与第1及第2方向交叉的第3方向(Y方向)的第1绝缘层的第2面(S1)相接，底面与第1配线层的第1面相接，且包含有在第1方向上延伸的第1半导体层(128)；以及多个存储单元(MC)，能够在多个第2配线层与第1半导体层之间分别存储数据。第1配线层在与第1面对向的第3面(S5)，具有与第1存储器柱及第1绝缘层对应的突出部(TS)。
通过应用所述实施方式，提供一种可抑制制造成本增加的半导体存储装置。
另外，实施方式并不限定于所述说明的方式，而能够进行各种变化。
此外，所述实施方式中所谓的“连接”还包含其间介存有例如晶体管或电阻等其它任一构件而间接连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号说明]
1 半导体存储装置
11 存储单元阵列
21 定序器
22 电压产生电路
23 行驱动器
24 行解码器
25 感测放大器
100 阵列芯片
101、102、104、108、111、113、115、116、124、204、205 配线层
103、105、105、118、121、122、133～135、138、150、207、208 绝缘层
107、109、110、112、114、117、203、206、CP 接触插塞
119、209、PD 电极垫
123 导电体
125 阻挡绝缘膜
126、140 电荷蓄积层
127 隧道绝缘膜
128、136 半导体层
129 核心层
130、201 半导体衬底
131 牺牲层
132a、132b、137、137a、137b 触媒层
200 电路芯片
202 栅极电极
310、311、312 金属

Claims (11)

1.一种半导体存储装置，其特征在于包括：
第1配线层；
第2配线层，与所述第1配线层电性连接；
多个第3配线层，在第1方向上的所述第1配线层与所述第2配线层之间，相互在所述第1方向上隔开积层，且在与所述第1方向交叉的第2方向上延伸；
第1绝缘层，贯通所述多个第3配线层，所述第1配线层侧的端部与所述第1配线层的第1面相接，且在所述第2方向上延伸；以及
第1存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且朝向与所述第1及第2方向交叉的第3方向的所述第1绝缘层的第2面相接，所述第1配线层侧的端部与所述第1配线层的所述第1面相接，且包括：在所述第1方向上延伸的第1半导体层、以及设在所述多个第3配线层与所述第1半导体层之间且可存储数据的电荷蓄积层；
所述第1配线层的作为所述第1面的相反面的第3面与所述第2配线层的所述第1方向上的距离在与所述第1绝缘层对应的位置的一部分及和在所述第3配线层对应的位置的一部分为不同。
2.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1存储器柱包括第1部分及多个第2部分，所述第1部分包括所述第1半导体层，所述多个第2部分设置于所述多个第3配线层的每一个与所述第1部分之间，且包括所述电荷蓄积层。
3.根据权利要求2所述的半导体存储装置，其特征在于：
所述第1部分的所述第2方向上的长度比所述第1绝缘层的所述第3方向上的长度短。
4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于还包括：
第2绝缘层，与所述第1绝缘层在所述第3方向上相邻配置，贯通所述多个第3配线层，且在所述第2方向上延伸；以及
第2存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且和所述第2面相对的所述第2绝缘层的第4面相接，底面与所述第1配线层的所述第1面相接，且包括在所述第1方向上延伸的第2半导体层；
所述多个第3配线层的每一个在所述第1绝缘层与所述第2绝缘层之间具有锯齿形状。
5.根据权利要求1所述的半导体存储装置，其特征在于：
所述第1半导体层包括：一端与所述第1绝缘层相接的第1及第2部分、以及两端分别连接于所述第1及第2部分的另一端的第3部分。
6.根据权利要求4所述的半导体存储装置，其特征在于：
所述第2方向上，所述第1存储器柱的位置与所述第2存储器柱的位置不同。
7.根据权利要求1所述的半导体存储装置，其特征在于：
所述电荷蓄积层在所述第1方向上延伸且贯通所述多个第3配线层，
所述第1存储器柱的所述第2方向上的长度比所述第1绝缘层的所述第3方向上的长度短。
8.一种半导体存储装置，其特征在于：具有阵列区域及包围所述阵列区域的外周区域，所述阵列区域包括：
第1配线层；
第2配线层，与所述第1配线层电性连接；
多个第3配线层，在第1方向上的所述第1配线层与所述第2配线层之间，相互在所述第1方向上隔开积层，且在与所述第1方向交叉的第2方向上延伸；
第1绝缘层，贯通所述多个第3配线层，所述第1配线层侧的端部与所述第1配线层的第1面相接，且在所述第2方向上延伸；以及
第1存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且朝向与所述第1及第2方向交叉的第3方向的所述第1绝缘层的第2面相接，所述第1配线层侧的端部与所述第1配线层的所述第1面相接，且包括：在所述第1方向上延伸的第1半导体层、以及设在所述多个第3配线层与所述第1半导体层之间且可存储数据的电荷蓄积层；
所述外周区域包括与多个第3半导体层交替积层的多个第4半导体层。
9.根据权利要求8所述的半导体存储装置，其特征在于：
所述第3半导体层含有与所述第3配线层相同的材料。
10.一种半导体存储装置，其特征在于包括：
第1配线层；
第2配线层，与所述第1配线层电性连接；
多个第3配线层，在第1方向上于所述第1配线层与所述第2配线层之间积层，且在与所述第1方向交叉的第2方向上延伸；
多个第1绝缘层，在所述第1方向上与所述第3配线层交替地积层，且在所述第2方向上延伸；
第2绝缘层，贯通所述多个第3配线层，所述第1配线层侧的端部与所述第1配线层的第1面相接，且在所述第2方向上延伸；以及
第1存储器柱，贯通所述多个第3配线层，侧面与在所述第2方向上延伸且朝向与所述第1及第2方向交叉的第3方向的所述第2绝缘层的第2面相接，所述第1配线层侧的端部与所述第1配线层的所述第1面相接，且包括：在所述第1方向上延伸的第1半导体层、以及设在所述多个第3配线层与所述第1半导体层之间且可存储数据的电荷蓄积层；
在所述第1方向上，所述第2绝缘层的所述第1配线层侧的端部与所述第2配线层的距离比所述多个第1绝缘层中位于最靠所述第2配线层侧的第1绝缘层与所述第2配线层的距离大。
11.根据权利要求1、8或10所述的半导体存储装置，其特征在于：包括多个所述电荷蓄积层。
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