JP2021048240A - 磁気メモリ - Google Patents

磁気メモリ Download PDF

Info

Publication number
JP2021048240A
JP2021048240A JP2019169536A JP2019169536A JP2021048240A JP 2021048240 A JP2021048240 A JP 2021048240A JP 2019169536 A JP2019169536 A JP 2019169536A JP 2019169536 A JP2019169536 A JP 2019169536A JP 2021048240 A JP2021048240 A JP 2021048240A
Authority
JP
Japan
Prior art keywords
insulating layer
memory
magnetic
layer
films
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019169536A
Other languages
English (en)
Inventor
康人 吉水
Yasuto Yoshimizu
康人 吉水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019169536A priority Critical patent/JP2021048240A/ja
Priority to CN202010447343.8A priority patent/CN112531105B/zh
Priority to TW109117495A priority patent/TWI743804B/zh
Priority to US17/005,438 priority patent/US11723216B2/en
Publication of JP2021048240A publication Critical patent/JP2021048240A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】高集積化する。【解決手段】実施形態によれば、磁気メモリは、第１方向に交互に積層された複数の第１膜１０１及び複数の第２膜１０２と、複数の第１膜及び複数の第２膜を通過し、第１方向と交差する第２方向に延伸する第１絶縁層１２０と、複数の第１膜及び複数の第２膜を通過し、第１絶縁層の第１及び第２方向に交差する第３方向を向いた面に接する第２絶縁層１２２と、第２絶縁層と複数の第１膜及び複数の第２膜との間に設けられた第１部分ＭＰ、及び第１部分の一端に接続され第２及び第３方向の少なくとも一方向に延伸する第２部分ＨＤを含む第１磁性体１２４と、第１磁性体の第１部分の他端に接続された第１配線層ＳＬと、第１磁性体の第２部分に接続された第１磁気抵抗効果素子ＭＴＪとを含む。【選択図】図３

Description

本発明の実施形態は、磁気メモリに関する。
磁気メモリとして、磁性体に電流を流すことにより磁性体の磁壁を移動させる磁壁メモリが知られている。
特開２００７−１０９８２１号公報 米国特許第７，７５５，９２１号明細書 米国特許第９，１５３，３４０号明細書 特開２００７−３２４１７２号公報 特許第６２７１３５０号公報 特許第５５９２９０９号公報 特許第６１８４６８０号公報
Z. Huang, N. Geyer, P. Werner, J. de Boor, and U. Gosele, "Metal-Assisted Chemical Etching of Silicon: A Review" Advanced Materials 2011, 23, p.285-308
高集積化が可能な磁気メモリを提供する。
実施形態に係る磁気メモリは、第１方向に交互に積層された複数の第１膜及び複数の第２膜と、複数の第１膜及び複数の第２膜を通過し、第１方向と交差する第２方向に延伸する第１絶縁層と、複数の第１膜及び複数の第２膜を通過し、第１絶縁層の第１及び第２方向に交差する第３方向を向いた面に接する第２絶縁層と、第２絶縁層と複数の第１膜及び複数の第２膜との間に設けられた第１部分、及び第１部分の一端に接続され第２及び第３方向の少なくとも一方向に延伸する第２部分を含む第１磁性体と、第１磁性体の第１部分の他端に接続された第１配線層と、第１磁性体の第２部分に接続された第１磁気抵抗効果素子とを含む。
図１は、第１実施形態に係る磁気メモリのブロック図である。 図２は、第１実施形態に係る磁気メモリの断面図である。 図３は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの斜視図である。 図４は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの平面図である。 図５は、図４のＡ１−Ａ２線に沿った断面図である。 図６は、図４のＢ１−Ｂ２線に沿った断面図である。 図７は、図５及び図６のＣ１−Ｃ２線及びＤ１−Ｄ２線に沿った平面図である。 図８は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図９は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１０は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１１は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１２は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１３は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１４は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１５は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１６は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１７は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１８は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図１９は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図２０は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図２１は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図２２は、第１実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図２３は、第１実施形態に係る磁気メモリの製造工程を示す磁気メモリの断面図である。 図２４は、第１実施形態に係る磁気メモリの製造工程を示すメモリセルアレイの断面図である。 図２５は、第１実施形態に係る磁気メモリの製造工程を示すメモリセルアレイの断面図である。 図２６は、ＲＩＥを用いて加工したホール及びラインの加工形状と、ＭａＣＥを用いて加工したホール及びラインの加工形状とを比較した例図である。 図２７は、第２実施形態の第１例に係る磁気メモリの備えるメモリセルアレイの平面図である。 図２８は、第２実施形態の第１例に係る磁気メモリの備えるメモリセルアレイの断面図である。 図２９は、第２実施形態の第２例に係る磁気メモリの備えるメモリセルアレイの平面図である。 図３０は、第２実施形態の第２例に係る磁気メモリの備えるメモリセルアレイの断面図である。 図３１は、第２実施形態の第３例に係る磁気メモリの備えるメモリセルアレイの平面図である。 図３２は、第２実施形態の第３例に係る磁気メモリの備えるメモリセルアレイの断面図である。 図３３は、第３実施形態に係る磁気メモリの備えるメモリセルアレイの平面図である。 図３４は、第３実施形態に係る磁気メモリの備えるメモリセルアレイのＣ１−Ｃ２平面及びＤ１−Ｄ２平面を示す図である。 図３５は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの平面図である。 図３６は、図３５のＥ１−Ｅ２線に沿った断面図である。 図３７は、図３６のＣ１−Ｃ２線及びＤ１−Ｄ２線に沿った平面図である。 図３８は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図３９は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４０は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４１は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４２は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４３は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４４は、第４実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４５は、第５実施形態に係る磁気メモリの備えるメモリセルアレイの平面図である。 図４６は、図４５のＥ１−Ｅ２線に沿った断面図である。 図４７は、図４６のＣ１−Ｃ２線及びＤ１−Ｄ２線に沿った平面図である。 図４８は、第５実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図４９は、第５実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図５０は、第５実施形態に係る磁気メモリの備えるメモリセルアレイの製造工程を示す図である。 図５１は、第６実施形態に係る磁気メモリの備えるメモリセルアレイの平面図である。 図５２は、図５１のＥ１−Ｅ２線に沿った断面図である。 図５３は、図５２のＣ１−Ｃ２線及びＤ１−Ｄ２線に沿った平面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る磁気メモリについて説明する。以下では、磁壁により区切られた複数の磁区（記憶部）を含む磁壁メモリについて説明する。
１．１ 構成
１．１．１ 磁気メモリの全体構成
まず、磁気メモリの全体構成について、図１を用いて説明する。図１は、磁気メモリの基本的な全体構成を示すブロック図の一例である。
図１に示すように、磁気メモリ１は、メモリセルアレイ１０、ＢＬ選択回路１１、ＳＬ選択回路１２、及びＦＬ選択回路１３を含む。
メモリセルアレイ１０は、複数のメモリユニットＭＵ、複数のビット線ＢＬ、複数のソース線ＳＬ、及び複数のフィールドラインＦＬを含む。メモリユニットＭＵの一端は、複数のビット線ＢＬのいずれか一本に接続され、メモリユニットＭＵの他端は、複数のソース線ＳＬのいずれか一本に接続される。複数のビット線ＢＬ及び複数のソース線ＳＬは、行（row）または列(column)に対応してそれぞれ設けられている。ビット線ＢＬ及びソース線ＳＬを選択することにより、いずれかのメモリユニットＭＵが選択される。また、メモリユニットＭＵの近傍には、書き込み動作に用いられるフィールドラインＦＬが設けられる。
メモリユニットＭＵは、直列に接続されたスイッチング素子ＳＷ、磁気抵抗効果素子（以下、ＭＴＪ素子と表記する）（ＭＴＪ：magnetic tunnel junction）、及び複数のメモリセルＭＣ（磁区）が直列に接続されたメモリストリングＭＳを含む。
スイッチング素子ＳＷの一端は、ビット線ＢＬに接続され、スイッチング素子ＳＷの他端は、ＭＴＪ素子に接続される。スイッチング素子ＳＷは、ビット線ＢＬとＭＴＪ素子とを電気的に接続する２端子間のスイッチング素子として機能する。スイッチング素子ＳＷは、例えば、閾値電圧（Ｖｔｈ）以上の電圧が印加されると、オフ状態からオン状態に変化し、ビット線ＢＬとＭＴＪ素子とを電気的に接続する。スイッチング素子ＳＷは、オン状態において、保持電流値以上の電流が流れ続ける場合、オン状態を維持する。
スイッチング素子ＳＷは、どちらの極性の電圧でもこの機能を有していてもよい。スイッチング素子ＳＷは、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）からなる群より選択された少なくとも１種以上のカルコゲン元素を含んでもよい。または、スイッチング素子ＳＷは、カルコゲン元素を含む化合物であるカルコゲナイドを含んでいてもよい。スイッチング素子ＳＷは、他にも、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）からなる群より選択された少なくとも１種以上の元素を含んでもよい。
ＭＴＪ素子は、メモリストリングＭＳのデータを読み出す際に用いられる。メモリストリングＭＳから読み出されたデータ（磁化方向、すなわち、スピンの向き）に応じて、ＭＴＪ素子の抵抗値が変化する。ＭＴＪ素子が高抵抗状態にある場合と、低抵抗状態ある場合とで、それぞれデータが割り振られる。
メモリストリングＭＳは、例えば、磁壁ＤＷにより区切られた複数の磁区がビット線ＢＬとソース線との間に一列に配置された磁性体を含む。複数の磁区の各々が１つのメモリセルＭＣとして機能する。メモリストリングＭＳ内では、ビット線ＢＬとソース線ＳＬとの間に流れる電流の方向に応じて、メモリセルＭＣ（磁区）間でデータが移動（シフト）する。
ＢＬ選択回路１１は、例えば、カラムアドレスに基づいて、ビット線ＢＬの１つまたは複数を選択する。
ＳＬ選択回路１２は、例えば、ロウアドレスに基づいて、ソース線ＳＬの１つまたは複数を選択する。
ＦＬ選択回路１３は、例えば、ロウアドレスに基づいて、フィールドラインＦＬの１つまたは複数を選択する。
１．１．２ 磁気メモリの断面構成
次に、磁気メモリ１の断面構成の一例について、図２を用いて説明する。なお、以下の説明において、Ｘ方向は、半導体基板２０１（例えば、半導体基板）に略平行であり、例えば、ソース線ＳＬの延伸する方向に対応している。Ｙ方向は、半導体基板２０１に略平行であり且つＸ方向に交差し、例えば、ビット線ＢＬの延伸する方向に対応している。Ｚ１方向は、半導体基板２０１に略垂直であり、アレイチップ１００から回路チップ２００に向かう方向に対応している。Ｚ２方向は、半導体基板２０１に略垂直であり、回路チップ２００からアレイチップ１００に向かう方向に対応している。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
図２に示すように、磁気メモリ１は、アレイ領域、周辺領域、及び外周領域を含む。
アレイ領域は、メモリセルアレイ１０を含む領域である。周辺領域は、メモリセルアレイ１０を含まない領域であり、例えば、メモリセルアレイ１０以外の回路のいずれか、及び磁気メモリ１と外部機器との接続に用いられる電極パッドＰＤ等が設けられている領域である。外周領域は、チップ端部の近傍を含む領域である。外周領域は、例えば、スクライブ線、または、磁気メモリ１の製造工程で使用されるフォトリソグラフィ用の目合わせパターン、または特性チェックパターン等が設けられている領域である。
磁気メモリ１は、アレイチップ１００と回路チップ２００とが貼り合された構成を有する。
アレイチップ１００は、メモリセルアレイ１０、電極パッドＰＤ、及びメモリセルアレイ１０と回路チップ２００とを接続するための各種配線を含む。
アレイチップ１００は、半導体層１０１及び１０２と、絶縁層１０３、１０６、及び１１８と、配線層１０４、１０８、１１１、１１３、１１５、及び１１６と、パッシベーション層１０５と、コンタクトプラグ１０７、１１２、１１４、及び１１７と、電極パッド１１９及びＰＤと、メモリピラーＭＰと、フィールドラインＦＬと、ＭＴＪ素子と、スイッチング素子ＳＷとを含む。
より具体的には、図２の例では、アレイ領域、外周領域、及び周辺領域の少なくとも一部において、７層の半導体層１０２と６層の半導体層１０１とが交互に積層されている。そして、アレイ領域では、複数の半導体層１０１及び１０２を貫通しＺ方向に延伸する複数のメモリピラーＭＰが設けられている。１つのメモリピラーＭＰが１つのメモリストリングＭＳに対応する。メモリピラーＭＰの詳細は後述する。
メモリピラーＭＰの近傍には、例えば、Ｘ方向に延伸する複数のフィールドラインＦＬが設けられている。一端が各メモリピラーＭＰに接続される複数のＭＴＪ素子が設けられている。各ＭＴＪ素子の他端に接するように、複数のスイッチング素子ＳＷが設けられている。スイッチング素子ＳＷは、ビット線ＢＬとして機能する複数の配線層１１１のいずれかに接続される。更に、配線層１１１は、例えば、配線層１１６及びコンタクトプラグ１１７を介して、複数の電極パッド１１９のいずれかに電気的に接続される。電極パッド１１９は、回路チップ２００との接続に用いられる。
Ｚ２方向におけるメモリピラーＭＰの上端に接し、例えば、Ｘ方向に延伸する複数のソース線ＳＬが設けられている。ソース線ＳＬは、Ｚ２方向において、最上層の半導体層１０２の上面から突出するように配置されている。最上層の半導体層１０２の上面及び複数のソース線ＳＬをコンフォーマルに被覆するように、絶縁層１０３が設けられている。このため、Ｚ２方向における絶縁層１０３の上面は、ソース線ＳＬに起因する突出部（凹凸）を有する。
Ｚ２方向において、絶縁層１０３の上には、ソース線ＳＬとコンタクトプラグ１０７とを電気的に接続する複数の配線層１０４が設けられている。Ｚ２方向における配線層１０４の上面は、ソース線ＳＬに起因する突出部（凹凸）を有する。複数の配線層１０４の各々は、複数のソース線ＳＬのいずれかに電気的に接続される。配線層１０４は、コンタクトプラグ１０７を介して、配線層１０８に電気的に接続される。更に、配線層１０８は、配線層１１６及びコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。
周辺領域では、アレイチップ１００のＺ２方向における上面に、複数の電極パッドＰＤが設けられている。電極パッドＰＤは、磁気メモリ１と外部機器との接続に用いられる。電極パッドＰＤは、コンタクトプラグ１１２、配線層１１３、コンタクトプラグ１１４、配線層１１５及び１１６、並びにコンタクトプラグ１１７を介して、いずれかの電極パッド１１９に電気的に接続される。
アレイチップ１００のＺ２方向における上面には、配線層１０４及び絶縁層１０６を覆うように、パッシベーション層１０５が設けられている。パッシベーション層１０５には、電極パッドＰＤに対応する開口部が設けられている。
Ｚ１方向において、絶縁層１０６上には絶縁層１１８が設けられている。絶縁層１１８内には、複数の電極パッド１１９が設けられており、回路チップ２００と接続されている。
半導体層１０１及び１０２には、例えば、Ｓｉ及びＳｉＧｅがそれぞれ用いられる。絶縁層１０３、１０６、及び１１８には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。配線層１０４、１０８、１１１、１１３、１１５、及び１１６、並びにコンタクトプラグ１０７、１１２、１１４、及び１１７は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。電極パッドＰＤ及び１１９は、導電材料により構成され、例えば、金属材料であってもよい。以下では、電極パッド１１９に銅（Ｃｕ）が含まれる場合について説明する。パッシベーション層１０５には、例えば、窒化シリコン（ＳｉＮ）が用いられる。
回路チップ２００は、ＢＬ選択回路１１、ＳＬ選択回路１２、ＦＬ選択回路１３、及びこれらの回路を接続するための各種配線を含む。
より具体的には、回路チップ２００は、半導体基板２０１、複数のトランジスタＴＲ、複数の配線層２０４及び２０５、複数のコンタクトプラグ２０３及び２０６、複数の電極パッド２０９、並びに絶縁層２０７及び２０８を含む。
複数のトランジスタＴＲは、ＢＬ選択回路１１、ＳＬ選択回路１２、及びＦＬ選択回路１３等に用いられる。トランジスタＴＲは、半導体基板２０１上に設けられた図示せぬゲート絶縁膜、ゲート絶縁膜上に設けられたゲート電極２０２、並びに半導体基板２０１に形成された図示せぬソース及びドレインを含む。ソース及びドレインは、コンタクトプラグ２０３を介して、配線層２０４にそれぞれ接続される。配線層２０４は、配線層２０５に接続される。配線層２０５は、コンタクトプラグ２０６を介して、電極パッド２０９に接続される。
半導体基板２０１上には、絶縁層２０７が設けられている。絶縁層２０７上には絶縁層２０８が設けられている。絶縁層２０８内には、複数の電極パッド２０９が設けられており、アレイチップ１００の複数の電極パッド１１９とそれぞれ電気的に接続されている。
配線層２０４及び２０５、コンタクトプラグ２０３及び２０６、並びにゲート電極２０２は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。絶縁層２０７及び２０８は、例えば、ＳｉＯ２であってもよい。電極パッド２０９は、導電材料により構成され、例えば、金属材料であってもよい。以下では、電極パッド２０９にＣｕが含まれる場合について説明する。
１．１．３ メモリセルアレイの全体構成
次に、メモリセルアレイ１０の全体構成の一例について、図３を用いて説明する。図３は、メモリセルアレイ１０の斜視図である。なお、図３の例では、絶縁層が省略されている。
図３に示すように、ソース線ＳＬは、Ｘ方向に延伸している電極部と、電極部のＹ方向を向いた２つの側面に設けられた複数の突出部とを含む。例えば、複数の突出部は、Ｘ方向に向かって千鳥配置となるように配置されている。ソース線ＳＬの突出部の上には、磁性体の柱が設けられている。磁性体の柱は、ソース線ＳＬの突出部の上に設けられた底面部（以下、「ボトム」と表記する）と、ボトムに接しＺ１方向に延伸する側面部（以下、「メモリピラーＭＰ」とも表記する）と、側面部に接しＸＹ平面に引き出された上面部（以下、「テラスＨＤ」と表記する）とを含む。メモリピラーＭＰが１つのメモリストリングＭＳに対応する。
より具体的には、メモリピラーＭＰは、例えば、ソース線ＳＬの電極部と接していないソース線ＳＬの突出部の３つの辺の上に設けられている。メモリピラーＭＰには、ＸＹ平面に突出した複数の突出部（凹凸）が設けられている。メモリピラーＭＰの１つの突出部が１つの磁区、すなわちメモリセルＭＣに対応する。換言すれば、メモリピラーＭＰには、複数の縊れ部が設けられている。メモリピラーＭＰの１つの縊れ部が１つの磁壁ＤＷに対応する。ビット線ＢＬとソース線ＳＬとの間に駆動電流（シフト電流）を供給すると、スピントランスファートルク（spin transfer torque）により、磁壁ＤＷが移動し、駆動電流が供給されていない状態では、縊れ部に磁壁ＤＷが停止する。
磁性体の上端、すなわち、テラスＨＤは、ＸＹ平面においてメモリピラーＭＰの外側に向かって引き出されている。
テラスＨＤの上には、ＭＴＪ素子が設けられている。ＭＴＪ素子の上には、スイッチング素子ＳＷが設けられている。更に、スイッチング素子ＳＷの上には、Ｙ方向に延伸するビット線ＢＬが設けられている。
Ｘ方向に延伸するソース線ＳＬの上方において、メモリピラーＭＰの上部及びテラスＨＤの近傍に、Ｘ方向に延伸するフィールドラインＦＬが設けられている。
１．１．４ メモリセルアレイの平面構成
次に、メモリセルアレイ１０の平面構成の一例について、図４を用いて説明する。なお、図４の例では、磁性体のボトム、絶縁層、及び半導体層１０１及び１０２が省略されている。
図４に示すように、ソース線ＳＬは、Ｘ方向に延伸する電極部ＳＬａと、電極部ＳＬａのＹ方向を向いた２つの側面に設けられた複数の矩形状の突出部ＳＬｂとを含む。２つの側面に設けられた複数の突出部ＳＬｂは、例えば、Ｘ方向に向かって千鳥配置となるように配置される。
突出部ＳＬｂの上には、磁性体のボトム（不図示）が設けられている。メモリピラーＭＰは、突出部ＳＬｂのＸ方向を向いた２つの辺及び電極部ＳＬａに対向するＹ方向を向いた辺の上に設けられている。メモリピラーＭＰの上には、テラスＨＤが設けられている。テラスＨＤは、磁性体がＹ方向に引き出された第１部分ＨＤａと、磁性体がＸ方向に引き出された第２部分ＨＤｂ及び第３部分ＨＤｃとを含む。テラスＨＤの第１部分ＨＤａの両端に第２部分ＨＤｂ及び第３部分ＨＤｃの一端が接続される。換言すれば、テラスＨＤは、ソース線ＳＬの電極部ＳＬａに向かってＵ字型の形状を有している。
ソース線の電極部ＳＬａの上方には、Ｘ方向に延伸するフィールドラインＦＬが設けられている。
テラスＨＤの上には、ＭＴＪ素子が設けられている。１つのソース線ＳＬに対応する複数のＭＴＪ素子は、図示せぬスイッチング素子ＳＷを介して、異なるビット線ＢＬにそれぞれ接続される。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、１つのビット線ＢＬに共通に接続される。ビット線ＢＬは、Ｙ方向に延伸し、フィールドラインＦＬの上方に設けられる。
１．１．５ メモリピラーの構成
次に、メモリピラーＭＰの構成の詳細について、図５〜図７を用いて説明する。図５は、図４のＡ１−Ａ２に沿った断面図である。図６は、図４のＢ１−Ｂ２線に沿った断面図である。図７は、図５のＣ１−Ｃ２線及びＤ１−Ｄ２に沿った平面図である。以下、Ｃ１−Ｃ２線に沿った平面をＣ１−Ｃ２平面と表記し、Ｄ１−Ｄ２線に沿った平面をＤ１−Ｄ２平面と表記する。
図５に示すように、絶縁層１０３上にＸ方向に延伸する配線層１２１が設けられている。配線層１２１は、ソース線ＳＬとして機能する。配線層１２１は、例えば、触媒層１２１ａと導電体層１２１ｂとが積層された積層体である。絶縁層１０３は、配線層１２１の底面及び側面をコンフォーマルに被覆するように形成されている。このため、絶縁層１０３は、ソース線ＳＬの形状に対応して底部に突出した形状を有し、ＸＹ平面において平坦ではない。
触媒層１２１ａには、後述する金属触媒を利用したウエットエッチング（ＭａＣＥ：metal-assisted chemical etching）に対応する触媒材料が用いられる。触媒層１２１ａとしては、例えば、金（Ａｕ）、白金（Ｐｔ）、銀（Ａｇ）、パラジウム（Ｐｄ）等の酸化還元電位が比較的高い材料が用いられる。触媒材料は、例えば、スパッタリング、ＣＶＤ（chemical vapor deposition）、メッキ等を用いて形成することができる。触媒層１２１ａは、単一組成あるいは単層に限らず、複数元素を含有した組成あるいは複数層であってもよい。触媒材料として、グラフェン等の炭素材料が用いられてもよく、グラフェン等が含まれている金属材料が用いられてもよい。以下では、触媒層１２１ａにＡｕを用いた場合について説明する。
導電体層１２１ｂには、例えば、ＣＶＤあるいは無電解メッキ等を用いて形成したルテニウム（Ｒｕ）、Ｐｔ等が用いられる。
Ｚ１方向において、絶縁層１０３の上には、例えば、９層の半導体層１０２と、８層の半導体層１０１とが交互に積層されている。そして、最上層の半導体層１０２の上には、絶縁層１０６が設けられている。
配線層１２１（導電体層１２１ｂ）の上には、領域ＡＲ１及びＡＲ２が設けられている。領域ＡＲ１は、９層の半導体層１０２と８層の半導体層１０１とを貫通（通過）して、底面が、ソース線ＳＬの電極部ＳＬａに達する領域である。領域ＡＲ２は、９層の半導体層１０２と８層の半導体層１０１とを貫通（通過）して、底面がソース線ＳＬの突出部ＳＬｂに達する領域である。
図５及び図６に示すように、領域ＡＲ２の底面、側面、及び最上層の半導体層１０２の上に、磁性体１２４が設けられている。磁性体１２４は、ボトムＢＢ、メモリピラーＭＰ、及びテラスＨＤを含む。ボトムＢＢは、ソース線ＳＬの突出部ＳＬｂ、すなわち、領域ＡＲ２に対応する導電体層１２１ｂの上に設けられている。メモリピラーＭＰは、領域ＡＲ２のＸ方向を向いた２つの側面及び領域ＡＲ１と対向しＹ方向を向いた側面に設けられる。メモリピラーＭＰの下端は、ボトムＢＢに接する。テラスＨＤは、最上層の半導体層１０２の上方でＸＹ平面に延伸する平坦部と、ＸＹ平面からＺ方向に湾曲してメモリピラーＭＰの上端に接続される湾曲部とを含む。
メモリピラーＭＰ及びテラスＨＤと半導体層１０１及び１０２との間には、絶縁層１２３が設けられている。これにより、磁性体１２４と半導体層１０１及び１０２とは電気的に非接続とされる。
メモリピラーＭＰ（磁性体１２４）は、領域ＡＲ２の側面に、半導体層１０１と同層に設けられた突出部ＴＳを有する。換言すれば、メモリピラーＭＰ（磁性体１２４）は、領域ＡＲ２の側面に、半導体層１０２と同層に設けられた縊れ部ＫＢを有する。１つの突出部ＴＳに対応して１つの磁区が設けられる。すなわち、１つの突出部ＴＳが、１つのメモリセルＭＣに対応する。従って、縊れ部ＫＢがメモリストリングＭＳの磁壁ＤＷに対応する。
磁性体１２４は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を含む多層膜から構成される強磁性体である。また、磁性体１２４の材料としては、Ｃｏ、Ｎｉ以外にも鉄（Ｆｅ）、Ｃｏ、Ｐｔ、Ｐｄ、マグネシウム（Ｍｇ）、及び希土類元素から選択された元素を含む合金を用いることができる。絶縁層１２３には、例えば、ＳｉＯ２が用いられる。なお、絶縁層１２３と磁性体１２４との間の少なくとも一部に、磁性体１２４にスピン軌道トルク（SOT; spin orbit torque）を発生可能な導電体（非磁性金属）を設けてもよい。この場合、非磁性金属には、例えば、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、Ｗ、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、Ｐｔ、Ａｕ等が用いられる。
図５に示すように、領域ＡＲ１は絶縁層１２０により埋め込まれている。絶縁層１２０には、例えば、ＳｉＯ２が用いられる。領域ＡＲ１の上部において、絶縁層１２０内には、Ｘ方向に延伸し、フィールドラインＦＬとして機能する配線層１２５が設けられている。データの書き込みは、フィールドラインＦＬに電流を流すことにより発生する誘導磁場を用いて行われる。誘導磁場により、フィールドラインＦＬの近傍に配置された磁性体１２４にデータが書き込まれる。従って、フィールドラインＦＬは、誘導磁場によって磁性体１２４に書き込み可能な範囲に配置される。
領域ＡＲ２において、メモリピラーＭＰ及びボトムＢＢに囲まれた内部は、絶縁層１２２により埋め込まれている。絶縁層１２２の１つの側面は、絶縁層１２０のＹ方向を向いた側面の一部に接する。メモリピラーＭＰは、絶縁層１２２の３つの側面と半導体層１０１及び１０２との間に設けられている。メモリピラーＭＰの一方の側面は、絶縁層１２２に接し、他方の側面は、絶縁層１２３に接している。絶縁層１２２には、例えば、ＳｉＯ２が用いられる。
テラスＨＤにおいて磁性体１２４の一部の上には、非磁性体１２６及び磁性体１２７が積層されている。この一部の磁性体１２４とその上に設けられた非磁性体１２６及び磁性体１２７とによりＭＴＪ素子が構成される。磁性体１２７の磁化の向きは固定とされ参照層として機能する。非磁性体１２６は、トンネルバリア層として機能する。磁性体１２４は記憶層として機能し、磁性体１２４の磁化の向きに応じて、ＭＴＪ素子の抵抗値が変化する。例えば、磁性体１２７（参照層）の磁化の向きに対して磁性体１２４（記憶層）の磁化の向きが反平行状態である場合、ＭＴＪ素子は、高抵抗状態となる。他方で、磁性体１２７（参照層）の磁化の向きに対して磁性体１２４（記憶層）の磁化の向きが平行状態である場合、ＭＴＪ素子は、低抵抗状態となる。例えば、高抵抗状態を“１”データに割り付け、低抵抗状態を”０”データに割り付ける。
磁性体１２７は、例えば、Ｃｏ、Ｎｉ等を含む多層膜から構成される強磁性体である。また、磁性体１２７の材料としては、Ｃｏ、Ｎｉ以外にもＦｅ、Ｃｏ、Ｐｔ、Ｐｄ、Ｍｇ、及び希土類元素から選択された元素を含む合金を用いることができる。
非磁性体１２６は、非磁性の絶縁膜であり、例えば、酸化マグネシウム（ＭｇＯ）が用いられてもよい。
磁性体１２７の上には、スイッチング素子ＳＷが設けられる。スイッチング素子ＳＷの上には、Ｙ方向に延伸し、ビット線ＢＬとして機能する配線層１１１が設けられている。
次に、メモリピラーＭＰの平面構成について説明する。
図７に示すように、Ｃ１−Ｃ２平面は、メモリピラーＭＰの突出部ＴＳにおける平面を示しており、Ｄ１−Ｄ２平面は、メモリピラーＭＰの縊れ部ＫＢにおける平面を示している。
メモリピラーＭＰは、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、領域ＡＲ１を向いたＵ字型の形状を有する。なお、メモリピラーＭＰは、１つの側面が領域ＡＲ１（絶縁層１２０）に接していれば、円弧形であってもよい。絶縁層１２２の３つの側面と半導体層１０１及び１０２との間に、絶縁層１２３及び磁性体１２４が積層されている。より具体的には、メモリピラーＭＰは、Ｘ方向に延伸する第１部分ＭＰａ、並びにＹ方向に延伸する第２部分ＭＰｂ及び第３部分ＭＰｃを含む。第１部分ＭＰａは、絶縁層１２２のＹ方向を向いた側面Ｓ１に接し、第２部分ＭＰｂ及び第３部分ＭＰｃは、絶縁層１２２のＸ方向を向いた２つの側面Ｓ２及びＳ３にそれぞれ接する。第１部分ＭＰａの両方の端部に、第２部分ＭＰｂ及び第３部分ＭＰｃの一端が接続される。第２部分ＭＰｂ及び第３部分ＭＰｃの他端は、絶縁層１２０のＹ方向を向いた側面に接する。
なお、第１部分ＭＰａ、第２部分ＭＰｂ、及び第３部分ＭＰｃは、それぞれ磁性細線である。ここで、磁性細線とは、磁性体１２４のＸＹ平面の断面において、配線幅（絶縁層１２２に沿った方向の長さ）が配線の厚さ（絶縁層１２２と絶縁層１２３との距離）の１０倍以上である磁性体を意味する。例えば、第１部分ＭＰａのＸ方向の長さは、Ｙ方向の長さの１０倍以上である。
メモリピラーＭＰ、すなわち磁性細線は、突出部ＴＳ及び縊れ部ＫＢに起因するうねりを有する。この場合、うねりとは、周期的な形状の変化を示す。
より具体的には、第１部分ＭＰａのＤ１−Ｄ２平面におけるＸ方向の長さＸ１は、Ｃ１−Ｃ２平面におけるＸ方向の長さＸ２よりも短い。従って、Ｚ方向に向かって、第１部分ＭＰａのＸ方向の膜厚は、長さＸ１と長さＸ２とが交互に繰り返される。同様に、第２部分ＭＰｂ及び第３部分ＭＰｃのＤ１−Ｄ２平面におけるＹ方向の長さは、Ｃ１−Ｃ２平面におけるＹ方向の長さよりも短い。換言すれば、第１部分ＭＰａ、第２部分ＭＰｂ、及び第３部分ＭＰｃの各磁性細線は、配線幅方向にうねりを有する。
また、Ｄ１−Ｄ２平面における第１部分ＭＰａと絶縁層１２０との距離Ｙ１は、Ｃ１−Ｃ２平面における第１部分ＭＰａと絶縁層１２０との距離Ｙ２よりも短い。同様に、Ｃ１−Ｃ２平面における第２部分ＭＰｂと第３部分ＭＰｃとの距離は、Ｄ１−Ｄ２平面における第２部分ＭＰｂと第３部分ＭＰｃとの距離よりも長い。従って、第１部分ＭＰａ、第２部分ＭＰｂ、及び第３部分ＭＰｃの各磁性細線は、膜面（膜厚）方向（例えば、第１部分ＭＰａの場合、Ｙ方向）にうねりを有する。
第１部分ＭＰａ、第２部分ＭＰｂ、及び第３部分ＭＰｃに囲まれた領域は、絶縁層１２２により埋め込まれている。
磁性体１２４と半導体層１０１及び１０２との間に設けられた絶縁層１２３は、磁性体１２４と同様に、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、領域ＡＲ１を向いたＵ字型の形状を有する。
例えば、Ｄ１−Ｄ２平面における絶縁層１２３のＸ方向の長さ（領域ＡＲ２のＸ方向の長さ）をＬ１とし、Ｃ１−Ｃ２平面における絶縁層１２３のＸ方向の長さをＬ２とすると、Ｌ１＜Ｌ２の関係にある。Ｌ２とＬ１との差分の領域が突出部ＴＳに相当する。
また、領域ＡＲ１のＹ方向における長さをＬ３とすると、Ｌ１＜Ｌ３の関係にある。この関係は、メモリセルアレイ１０の製造方法に起因する。メモリセルアレイ１０の製造方法については、後述する。
なお、メモリピラーＭＰのＸ方向を向いた側面と領域ＡＲ１（絶縁層１２０）のＹ方向を向いた側面の交差する角度θは、略９０°である方が好ましい。例えば、磁性体１２４等を領域ＡＲ１側から加工する際にエッチング量がばらつくと、メモリピラーＭＰの側面が領域ＡＲ１と領域ＡＲ２とが接する面から領域ＡＲ２の内側に縮退する場合がある。このとき、角度θが９０°よりも大きいと、縮退により長さＬ１は小さくなり、メモリセルトランジスタＭＣのサイズが小さくなる。また、角度θが９０°よりも小さい場合、メモリピラーに内部を絶縁層１２２で埋め込む際にＺ方向に延伸するスリットが形成されてしまい形状不良が発生する。
１．２ 磁気メモリの製造方法
１．２．１ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法の一例について、図８〜図２２を用いて説明する。図８〜図２２は、メモリセルアレイ１０の平面及びＡ１−Ａ２線に沿った断面（Ａ１−Ａ２断面と表記する）をそれぞれ示している。
以下では、領域ＡＲ１及びＡＲ２の加工に、ＭａＣＥを用いた場合について説明する。例えば、ＭａＣＥでは、半導体上に触媒となる金属を形成した状態で、半導体のウエットエッチングを行うと、半導体と金属触媒層との界面において、半導体が優先的にエッチングされる。エッチングされた半導体の中を触媒層が沈降していくことにより、異方性エッチングが可能である。
半導体層１０１及び１０２には、ＭａＣＥが可能な２種の半導体材料層が用いられる。半導体材料は、例えば、ＩＶ族元素のＳｉ、Ｇｅ、またはＣ等から選択できる。また、半導体材料は、ＢまたはＡｌ等のＩＩＩ族元素、あるいはＰまたはＡｓ等のＶ族元素を不純物として含むことにより、例えば不純物種や不純物濃度が異なる２種類のＳｉであってもよい。また、これら２種類の材料は、ＧａＡｓ、ＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＮ、ＩｎＧａＮ、ＧａＡｌＮ、ＡｌＮ、ＢＮ、またはＡｌＢＮ等のＩＩＩ−Ｖ族半導体、あるいはＺｎＯまたはＺｎＳ等のＩＩ−ＶＩ族半導体、またはそれらの混合物であるＩｎＧａＺｎＯであってもよい。以下では、半導体層１０１にＳｉが用いられ、半導体層１０２にＳｉＧｅが用いられる場合について説明する。ＳｉＧｅは、Ｇｅ濃度が高くなると、ＭａＣＥの際にＳｉＧｅ層のサイドエッチング（ＸＹ平面への広がり）が発生しやすくなる。このため、ＳｉＧｅのＧｅ濃度は、１０〜２０％が好ましい。
本実施形態では、ＭａＣＥのウエットエッチング溶液として、例えば、フッ化水素酸（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）の混合液を用いる。
図８に示すように、半導体基板１３０に、例えば、９層の半導体層１０２と８層の半導体層１０１とを交互に積層する。半導体層１０１及び１０２の膜厚は任意である。本実施形態では、下から８層分の半導体層１０２は、メモリピラーＭＰにおける縊れ部ＫＢに対応するため、突出部ＴＳに対応する半導体層１０１よりも膜厚が薄い方が好ましい。また、最上層の半導体層１０２の膜厚は、磁性体１２４（テラスＨＤ）の湾曲部を形成するのに十分な膜厚が確保できていればよい。
次に、最上層の半導体層１０２上に、領域ＡＲ１及びＡＲ２、すなわち、ソース線ＳＬの電極部ＳＬａ及び突出部ＳＬｂに対応する触媒層１２１ａを形成する。
図９に示すように、ＭａＣＥにより、半導体層１０１及び半導体層１０２を加工して、領域ＡＲ１及びＡＲ２に対応するスリットを形成する。スリットの底部は、半導体基板１３０に達する。スリットの底面には、触媒層１２１ａが残存している。なお、スリットの底部は、半導体基板１３０内にあれば、パターン毎にばらついていてもよい。
より具体的には、ＭａＣＥ工程では、半導体層１０１及び半導体層１０２の積層体と触媒層１２１ａとを形成したウェハをエッチング溶液に浸漬させる。エッチング溶液としては、例えばフッ化水素酸及び過酸化水素水の混合液を用いることができる。ウェハをエッチング溶液に浸漬させると、半導体層表面と触媒層とエッチング溶液との界面において、半導体層１０１及び１０２がエッチング液中に溶解する。この反応が積層体の表面において繰り返されることにより半導体層１０１及び１０２は垂直にエッチングされる。これにより、領域ＡＲ１及びＡＲ２に対応するスリットが形成される。領域ＡＲ１及びＡＲ２の形状（例えば、溝の深さ）は、触媒層１２１ａのサイズやエッチング時間等を調整することにより制御される。
図１０に示すように、ＣＶＤまたは無電解メッキ等による選択成長により、触媒層１２１ａの上に導電体層１２１ｂを形成する。
図１１に示すように、領域ＡＲ１が埋まり、領域ＡＲ２が埋まらない膜厚の絶縁層１３１を形成する。このとき、絶縁層１３１の膜厚は、（Ｌ１）／２よりも厚く、（Ｌ３）／２よりも薄い膜厚とする。絶縁層１３１には、例えば、ＳｉＮが用いられる。
図１２に示すように、例えば、ウエットエッチングによる等方性エッチングにより、最上層の半導体層１０２上、及び領域ＡＲ１内の絶縁層１３１を除去する。このとき、領域ＡＲ２内には、絶縁層１３１が残存している。
図１３に示すように、絶縁層１３２を形成して、領域ＡＲ１を絶縁層１３２で埋める。次に、例えば、ＣＭＰ（chemical mechanical polishing）により、最上層の半導体層１０２上の絶縁層１３２を除去する。絶縁層１３２には、例えば、ＳｉＯ２が用いられる。
図１４に示すように、例えば、ウエットエッチングにより、領域ＡＲ２の絶縁層１３１を除去する。次に、例えば、ドライエッチングにより、領域ＡＲ２において、最上層の半導体層１０２の角を丸くする。
図１５に示すように、例えば、ウエットエッチングにより、領域ＡＲ２の側面から半導体層１０１を加工し、領域ＡＲ３を形成する。領域ＡＲ３は、突出部ＴＳに対応する。
図１６に示すように、例えば、ウエットエッチングにより、領域ＡＲ１の絶縁層１３２を除去する。
図１７に示すように、例えば、半導体基板１３０、並びに半導体層１０１及び１０２の表面酸化により、絶縁層１２３を形成する。なお、例えば、ＣＶＤにより、絶縁層１２３を形成してもよい。次に、領域ＡＲ３が埋まらない膜厚の磁性体１２４を形成する。次に、領域ＡＲ２が埋まり、領域ＡＲ１が埋まらない膜厚の絶縁層１２２を形成する。次に、領域ＡＲ２及びテラスＨＤ上にレジスト１３３のマスクパターンをフォトリソグラフィにより形成する。
図１８に示すように、ＲＩＥ（reactive ion etching）により、絶縁層１２２、磁性体１２４、及び絶縁層１２３を加工する。次に、レジスト１３３を剥離する。これにより、領域ＡＲ２及びテラスＨＤに対応する領域以外の絶縁層１２２、磁性体１２４、及び絶縁層１２３が除去される。
図１９に示すように、絶縁層１２０を形成する。次に、例えば、ＣＭＰにより、絶縁層１２０の表面を平坦化する。
図２０に示すように、絶縁層１２０内にフィールドラインＦＬに対応する溝パターンを形成する。次に、溝パターンの内部を配線層１２５で埋める。次に、例えば、ウエットエッチングにより、絶縁層１２０及び１２２上に形成された配線層１２５を除去する。このとき、オーバーエッチングにより、配線層１２５の上面を、絶縁層１２０の上面よりも低くする。
図２１に示すように、絶縁層１２０を形成して、配線層１２５の上の溝を埋める。次に、例えば、ＣＭＰにより、絶縁層１２０を平坦化する。次に、磁性体１２４の上面が露出するまで、絶縁層１２０及び１２２を加工する。なお、図２１の例では、最上層の半導体層１０２の表面が露出するまで、絶縁層１２０及び１２２を加工しているが、半導体層１０２の表面は露出していなくてもよい。
図２２に示すように、テラスＨＤの磁性体１２４の上に、非磁性体１２６及び磁性体１２７を形成する。これにより、ＭＴＪ素子が形成される。より具体的に、例えば、スパッタリングにより非磁性体１２６及び磁性体１２７を形成する。次に、例えば、磁性体１２７上にレジストによるマスクパターンを形成する。次に、露出している磁性体１２７及び非磁性体１２６を除去した後、レジストを除去する。
ＭＴＪ素子を形成した後は、図５に示すように、絶縁層１０６を形成する。次に、スイッチング素子ＳＷ及び配線層１１１を形成する。
１．２．２ アレイチップ１００と回路チップ２００との貼り合わせ
次に、アレイチップ１００と回路チップ２００との貼り合わせの一例について、図２３〜図２５を用いて説明する。
図２３に示すように、アレイチップ１００が搭載されたウェハと回路チップ２００が搭載されたウェハとを機械的圧力により貼り合わせる。これにより、絶縁層１１８と絶縁層２０８とが接着される。なお、絶縁層１１８及び絶縁層２０８の表面をプラズマ処理により活性化させ（ＯＨ基で終端させ）、ＯＨ基同士の水素結合により絶縁層１１８と絶縁層２０８とを接着させてもよい。次に、張り合わせされたアレイチップ１００と回路チップ２００とを、例えば、４００℃でアニールする。これにより、電極パッド１１９（例えば、Ｃｕ）と電極パッド２０９（例えば、Ｃｕ）とが接合される。
図２４に示すように、アレイチップ１００と回路チップ２００とを貼り合わせた後、アレイチップ１００側の半導体基板１３０を、例えば、ウエットエッチングにより、除去する。次に、半導体層１０２及び配線層１２１を被覆するように、絶縁層１０３を形成する。配線層１２１は、Ｚ２方向における最上層の半導体層１０２よりも、Ｚ２方向に突出している。このため、Ｚ２方向における絶縁層１０３の上面は、配線層１２１により、ＸＹ平面において、凹凸した形状を有する。なお、半導体基板１３０を除去した後、触媒層１２１ａを、除去してもよい。例えば、触媒層１２１ａがＡｕの場合、王水、ヨウ素系溶液、またはシアン系溶液等を含むウエットエッチング溶液を用いたウエットエッチングにより、触媒層１２１ａを除去する。
図２５に示すように、絶縁層１０３上に、配線層１０４及びパッシベーション層１０５を形成する。絶縁層１０３と同様に、Ｚ２方向における配線層１０４及びパッシベーション層１０５の上面は、配線層１２１により、ＸＹ平面において、凹凸した形状を有する。すなわち、膜厚が略均一な配線層１０４が形成される。
１．３ 本実施形態に係る効果
本実施形態に係る構成であれば、Ｚ方向に延伸する磁性体１２４を形成できる。これにより、メモリセルＭＣ（磁区）を基板に垂直な方向に積層した磁壁メモリを形成できる。従って、メモリ密度を高めることができ、磁気メモリの高集積化ができる。
例えば、縊れ部を有する円筒形状の磁壁メモリは、磁性体の断面積との関係により、磁壁を移動させるためのシフト電流が増大する場合がある。これに対し、本実施形態に係る構成であれば、磁性体１２４を細線状にできる。これにより、シフト電流の増大を抑制し、消費電力を低減できる。
更に、本実施形態に係る構成であれば、磁性体に突出部（縊れ部）を形成できる。これにより、磁壁のシフトエラーを抑制し、信頼性を向上できる。
更に、本実施形態に係る構成であれば、触媒金属を用いたウエットエッチング（ＭａＣＥ）により複数の半導体層１０１と複数の半導体層１０２が交互に積層された積層体を一括して加工できる。よって、ドライエッチングのような高価な真空装置よりも安価なウエットエッチング装置を用いることができる。これにより、加工工程の工程単価を低減できる。よって、製造コストの増加を抑制できる。
更に、本実施形態に係る構成であれば、ＭａＣＥによりスリットを加工する際に、ホール形状（突出部ＳＬｂ）とライン形状（電極部ＳＬａ）とを有する触媒金属を用いることができる。これにより、ホールを開口する際に、Ｚ方向においてホールが曲がるのを抑制できる。
更に、本実施形態に係る構成であれば、ＭａＣＥによりホール（領域ＡＲ２）とライン（領域ＡＲ１）とを一括して加工できる。このため、ホールとラインとの接触部分の角度を略９０°にすることができる。
更に、本実施形態に係る構成であれば、ＭａＣＥを用いることにより、加工形状の開口部近傍と底部近傍におけるホール及びラインの形状ばらつきを抑制できる。本効果について、図２６を用いて説明する。図２６は、レジストのマスクパターン及びＲＩＥを用いてホール（領域ＡＲ２）及びライン（領域ＡＲ１）を加工した場合と、ＭａＣＥを用いてホール（領域ＡＲ２）及びライン（領域ＡＲ１）を加工した場合とを比較した例図である。なお、図２６の例は、マスク表面、加工形状の開口部近傍における平面、及び加工形状の底部近傍における平面をそれぞれ示している。
図２６に示すように、例えば、レジストマスクの場合、加工しない領域にレジスト１６０によるマスクパターンが形成され、加工領域の積層体（半導体層１０１及び１０２）が露出している。レジスト１６０の角部は、エッチングにより後退する。また、ＲＩＥの場合、加工形状は、一般的にはテーパー形状（底部の方が形状が小さくなる）となる。このため、開口部から底部に向かって、ホール角部の角度θは、９０°以上に広がり、ホール及びラインのＹ方向の幅は小さくなる。このため、メモリピラーＭＰの上部と下部とでは、メモリセルトランジスタＭＣの形状が異なってくる。これに対し、ＭａＣＥを用いた場合、触媒層１２１ａの形状が底部近傍においても転写されるため、深さ方向（Ｚ方向）におけるホール及びラインの加工形状のばらつきを抑制できる。すなわち、メモリセルトランジスタＭＣの形状及び特性のばらつきを抑制できる。
更に、本実施形態に係る構成であれば、アレイチップ１００と回路チップ２００とを張り合わせた後に、半導体基板１３０を削除して配線層１０４を形成できる。これにより、配線層１０４を、領域ＡＲ１及びＡＲ２の形状に合わせて、これらを被覆するように形成できる。膜厚がほぼ一様となるように配線層１０４を形成できるため、局所的に膜厚が薄くなることによる配線抵抗の増加を抑制できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリセルアレイ１０のレイアウトについて、３つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ 第１例
まず、第１例のメモリセルアレイ１０のレイアウトについて、図２７及び図２８を用いて説明する。図２７は、メモリセルアレイ１０の平面図である。図２８は、図２７のＡ１−Ａ２線に沿った断面図である。なお、図２７の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
まず、メモリセルアレイ１０の平面構成について説明する。
図２７に示すように、本例では、ソース線ＳＬの電極部ＳＬａのＹ方向を向いた１つの側面に複数の矩形状の突出部ＳＬｂが設けられている。すなわち、１つのソース線ＳＬに対応する複数のテラスＨＤ（すなわち、メモリピラーＭＰ）は、Ｘ方向に沿って一列に配置されている。図２７の例では、Ｙ方向に向かって、ソース線とテラスＨＤとフィールドラインＦＬとの組み合わせが繰り返し配置されている。
ビット線ＢＬは、Ｙ方向に延伸する。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、スイッチング素子ＳＷを介して、１つのビット線ＢＬに共通に接続される。
フィールドラインＦＬはＸ方向に延伸する。そして、フィールドラインＦＬは、Ｙ方向において、テラスＨＤと、Ｙ方向に隣り合い、電気的に非接続のソース線ＳＬとの間に設けられている。
次に、メモリピラーＭＰの断面構成について説明する。
図２８に示すように、ソース線ＳＬ、メモリピラーＭＰ、及びテラスＨＤの構造は、第１実施形態と同様である。本例では、フィールドラインＦＬとして機能する配線層１３４が、Ｙ方向に隣り合う２つのメモリピラーＭＰの間に配置されている。図２８の例は、フィールドラインＦＬの加工をＭａＣＥで行った場合を示している。配線層１３４は、触媒層１３４ａと導電体層１３４ｂとが積層された積層体である。配線層１３４の底部及び側面には絶縁層１３５が設けられている。
配線層１３４の形成方法の一例について簡略に説明する。例えば、第１実施形態の図１９において、絶縁層１２０を平坦化した後、最上層の半導体層１０２の表面が露出するまで、絶縁層１２０及び１２２を加工する。次に、半導体層１０２の上にフィールドラインＦＬに対応する触媒層１３４ａのパターンを形成する。次に、絶縁層１２０、１２２、及び１２３並びに磁性体１２４をマスクし、触媒層１３４ａを露出させるようにレジストのマスクパターンを形成する。次に、ＭａＣＥにより、半導体層１０１及び半導体層１０２を加工して、フィールドラインＦＬに対応するスリットを形成する。次に、レジストを除去した後、触媒層１３４ａの上に導電体層１３４ｂを形成する。これにより、配線層１３４が形成できる。
触媒層１３４ａには、触媒層１２１ａと同様に、ＭａＣＥに対応する触媒材料が用いられる。導電体層１３４ｂには、導電体層１２１ｂと同様に、例えば、ＣＶＤあるいは無電解メッキ等を用いて形成したＲｕ、Ｐｔ等が用いられる。
絶縁層１３５には、例えば、ＣＶＤにより形成されたＳｉＯ２が用いられてもよく、配線層１３４を触媒として配線層１３４と接する半導体層１０１及び１０２を酸化した酸化層が用いられてもよい。
２．２ 第２例
次に、第２例のメモリセルアレイ１０のレイアウトについて、図２９及び図３０を用いて説明する。図２９は、メモリセルアレイ１０の平面図である。図３０は、図２９のＡ１−Ａ２線に沿った断面図である。なお、図２９の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
まず、メモリセルアレイ１０の平面構成について説明する。
図２９に示すように、本例では、テラスＨＤ（すなわち、メモリピラーＭＰ）及びフィールドラインＦＬの配置は、第１実施形態と同じである。ソース線ＳＬがＹ方向に延伸し、ビット線ＢＬがＸ方向に延伸している。そして、Ｙ方向に沿って、ビット線ＢＬとフィールドラインＦＬとが交互に配置されている。Ｙ方向に沿って配置された複数のメモリピラーＭＰが、Ｙ方向に延伸する１つのソース線ＳＬに共通に接続されている。２つの領域ＡＲ１の間に設けられた複数のＭＴＪ素子が、それぞれスイッチング素子ＳＷを介して、Ｘ方向に延伸する１つのビット線ＢＬに共通に接続されている。
次に、メモリピラーの断面構成について説明する。
図３０に示すように、メモリピラーＭＰ、テラスＨＤ、及びフィールドラインＦＬの構造は、第１実施形態と同様である。本例では、絶縁層１０３の上に、Ｙ方向に延伸し、ソース線ＳＬとして機能する配線層１３７が形成されている。そして、配線層１３７と最下層の半導体層１０２との間に絶縁層１３６が設けられている。絶縁層１３６には、例えば、ＳｉＯ２が用いられる。なお、最下層の半導体層１０２を酸化して、絶縁層１３６を形成してもよい。配線層１３７は、導電材料により構成され、例えば、金属材料、ｐ型半導体、またはｎ型半導体であってもよい。
磁性体１２７の上には、スイッチング素子ＳＷが設けられる。スイッチング素子ＳＷの上には、Ｘ方向に延伸し、ビット線ＢＬとして機能する配線層１１１が設けられている。
本例では、第１実施形態で説明した触媒層１２１ａは、ＭａＣＥの後に除去されている。絶縁層１３６及び配線層１３７は、例えば、半導体基板１３０を除去した後に、形成される。
２．３ 第３例
次に、第３例のメモリセルアレイ１０のレイアウトについて、図３１及び図３２を用いて説明する。図３１は、メモリセルアレイ１０の平面図である。図３２は、図３１のＡ１−Ａ２線に沿った断面図である。なお、図３１の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
まず、メモリセルアレイ１０の平面構成について説明する。
図３１に示すように、本例では、フィールドラインＦＬの配置は、第１実施形態と同じである。複数のテラスＨＤ（すなわち、メモリピラーＭＰ）が、領域ＡＲ１のＹ方向を向いた２つの側面に沿って配置されている。そして、２つのテラスＨＤが領域ＡＲ１を挟んで向かい合うように配置されている。換言すれば、複数のメモリピラーＭＰがＸ方向及びＹ方向に沿って、マトリクス状に配置されている。Ｘ方向に沿って一列に配置された複数のメモリピラーＭＰが、Ｘ方向に延伸する１つのソース線ＳＬに共通に接続されている。また、Ｘ方向に沿って配置された複数のＭＴＪ素子が、それぞれスイッチング素子ＳＷを介して、Ｙ方向に延伸する１つのビット線ＢＬに共通に接続されている。
次に、メモリピラーＭＰの断面構成について説明する。
図３２に示すように、メモリピラーＭＰ、テラスＨＤ、及びフィールドラインＦＬの構造は、第１実施形態と同様である。本例では、２つのメモリピラーＭＰが領域ＡＲ１（絶縁層１２０）を挟んで、向かい合うように配置されている。絶縁層１０３の上に、Ｘ方向に延伸し、ソース線として機能する配線層１３７が形成されている。そして、配線層１３７と最下層の半導体層１０２との間に絶縁層１３６が設けられている。
本例では、第２例と同様に、第１実施形態で説明した触媒層１２１ａは、ＭａＣＥの後に除去されている。絶縁層１３６及び配線層１３７は、例えば、半導体基板１３０を除去した後に、形成される。
２．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、第１実施形態と異なるメモリピラーＭＰ及びテラスＨＤの構造について説明する。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１０の平面構成の一例について、図３３及び図３４を用いて説明する。なお、図３３の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。図３４は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面を示す。
図３３に示すように、ソース線ＳＬ、ビット線ＢＬ、及びフィールドラインＦＬの配置は、第１実施形態と同様である。
メモリピラーＭＰは、突出部ＳＬｂのＹ方向を向いた辺の上に設けられている。そして、テラスＨＤは、突出部ＳＬｂの外側にＹ方向に延伸するように設けられている。テラスＨＤは、例えば、Ｘ方向の辺がＹ方向の辺よりも長い略四角形の形状をした平坦部を有する。
１つのソース線ＳＬに対応する複数のＭＴＪ素子は、図示せぬスイッチング素子ＳＷを介して、異なるビット線ＢＬにそれぞれ接続される。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、１つのビット線ＢＬに共通に接続される。ビット線ＢＬは、Ｙ方向に延伸し、フィールドラインＦＬの上方に設けられる。
次に、メモリピラーＭＰの平面構成について説明する。
図３４に示すように、本実施形態では、メモリピラーＭＰは、領域ＡＲ１と対向しＹ方向を向いた領域ＡＲ２の１つの側面に設けられる。換言すれば、メモリピラーＭＰは、絶縁層１２２のＹ方向を向いた側面に接する。絶縁層１２２と半導体層１０１及び１０２との間に、絶縁層１２３が設けられている。絶縁層１２２のＸ方向を向いた面と、絶縁層１２３との間には、絶縁層１２０が設けられている。
例えば、第１実施形態の図１８で説明したように、領域ＡＲ１の絶縁層１２２、磁性体１２４、及び絶縁層１２３を除去する。その後、ＡＲ１の側面から、絶縁層１２２のＸ方向を向いた側面と絶縁層１２３との間に設けられた磁性体１２４を加工する。その後、絶縁層１２０を形成する。これにより、絶縁層１２２と、絶縁層１２３との間に、絶縁層１２０が設けられる。
メモリピラーＭＰは、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、Ｘ方向の辺がＹ方向の辺よりも長い四角形の形状を有する。メモリピラーＭＰは、磁性細線である。本実施形態のメモリピラーＭＰ、すなわち、磁性細線のＤ１−Ｄ２平面におけるＸ方向の長さは、Ｃ１−Ｃ２平面におけるＸ方向の長さよりも短い。また、Ｄ１−Ｄ２平面におけるメモリピラーＭＰと絶縁層１２０との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰと絶縁層１２０との距離よりも短い。従って、磁性細線は、配線幅方向及び膜面方向にうねりを有する。
３．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
なお、第２実施形態と第３実施形態とを組み合わせてもよい。すなわち、第２実施形態の第１例〜第３例に、本実施形態のメモリピラーＭＰ及びテラスＨＤの構造を適用してもよい。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１乃至第３実施形態とは異なるメモリピラーＭＰ及びテラスＨＤの構造について説明する。以下、第１乃至第３実施形態と異なる点を中心に説明する。
４．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１０の平面構成の一例について、図３５を用いて説明する。なお、図３５の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
図３５に示すように、ソース線ＳＬ及びフィールドラインＦＬの配置は、第１実施形態と同様である。本実施形態では、ソース線ＳＬの１つの突出部ＳＬｂに対して２つのメモリピラーＭＰ及びテラスＨＤが設けられている。より具体的には、突出部ＳＬｂのＸ方向を向いた２つの辺の上にメモリピラーＭＰがそれぞれ設けられている。そして、突出部ＳＬｂのＹ方向を向いた辺の上にメモリピラーＭＰは設けられていない。各メモリピラーＭＰに対応して、Ｘ方向に延伸する平坦部を有するテラスＨＤが設けられている。
１つのソース線ＳＬに対応する複数のＭＴＪ素子は、図示せぬスイッチング素子ＳＷを介して、異なるビット線ＢＬにそれぞれ接続される。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、１つのビット線ＢＬに共通に接続される。ビット線ＢＬは、Ｙ方向に延伸し、フィールドラインＦＬの上方に設けられる。
４．２ メモリピラーの構成
次に、メモリピラーＭＰの構成について、図３６及び図３７を用いて説明する。図３６は、図３５のＥ１−Ｅ２に沿った断面図である。図３７は、図３６のＣ１−Ｃ２線及びＤ１−Ｄ２に沿った平面図である。
図３６に示すように、２つのメモリピラーＭＰが、領域ＡＲ２のＸ方向を向いた２つの側面にそれぞれ設けられている。２つのメモリピラーＭＰの下端は、１つのボトムＢＢに接続されている。各メモリピラーＭＰに対応して、テラスＨＤ設けられている。図３６の例では、１つの領域ＡＲ２において、絶縁層１２２の紙面左側を向いた側面に接するように一方のメモリピラーＭＰが設けられている。そして、メモリピラーＭＰの上に、紙面左側に延伸する平坦部を有するテラスＨＤが設けられている。同様に、絶縁層１２２の紙面右側を向いた側面に接するように他方のメモリピラーＭＰが設けられている。そして、メモリピラーＭＰの上に、紙面右側に延伸する平坦部を有するテラスＨＤが設けられている。
各テラスＨＤの上には、非磁性体１２６及び磁性体１２７が積層されている。
磁性体１２７の上には、スイッチング素子ＳＷが設けられる。スイッチング素子ＳＷの上には、Ｙ方向に延伸し、ビット線ＢＬとして機能する配線層１１１が設けられている。
次に、メモリピラーＭＰの平面構成について説明する。
図３７に示すように、本実施形態では、２つのメモリピラーＭＰが、領域ＡＲ２のＸ方向を向いた２つの側面にそれぞれ設けられる。以下、図３７の例では、絶縁層１２２を挟んで紙面右側に設けられたメモリピラーをＭＰ１とし、紙面左側に設けられたメモリピラーをＭＰ２とする。メモリピラーＭＰ１及びＭＰ２の各々が１つのメモリストリングＭＳとして機能する。メモリピラーＭＰ１及びＭＰ２は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、Ｙ方向の辺がＸ方向の辺よりも長い四角形の形状を有する。メモリピラーＭＰ１及びＭＰ２のＹ方向における長さは、絶縁層１２２のＹ方向の長さよりも短い。メモリピラーＭＰ１及びＭＰ２は、磁性細線である。本実施形態では、メモリピラーＭＰ１及びＭＰ２ともに、磁性細線のＤ１−Ｄ２平面におけるＹ方向の長さは、Ｃ１−Ｃ２平面におけるＹ方向の長さと同じである。従って、磁性細線は配線幅方向のうねりを有していない。また、Ｄ１−Ｄ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離よりも短い。従って、磁性細線は、膜面方向にうねりを有する。
絶縁層１２２の３つの側面と半導体層１０１及び１０２との間に、絶縁層１２３が設けられている。絶縁層１２２のＸ方向を向いた面の一部と絶縁層１２３との間に、メモリピラーＭＰ１及びＭＰ２が設けられている。領域ＡＲ２において、メモリピラーＭＰ１及びＭＰ２よりも領域ＡＲ１に近い領域では、絶縁層１２２の側面と絶縁層１２３との間に絶縁層１２０が設けられている。領域ＡＲ２において、メモリピラーＭＰ１及びＭＰ２よりも領域ＡＲ１から遠い領域では、絶縁層１２２の側面と絶縁層１２３との間に、絶縁層１４０が設けられている。例えば、絶縁層１４０には、ＳｉＮが用いられる。
４．３ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法の一例について、図３８〜図４４を用いて説明する。図３８〜図４４は、メモリセルアレイ１０の平面及びＥ１−Ｅ２線に沿った断面（Ｅ１−Ｅ２断面と表記する）をそれぞれ示している。
図３８に示すように、第１実施形態の図８〜図１６と同様に、領域ＡＲ１、ＡＲ２、及びＡＲ３を形成する。
図３９に示すように、例えば、半導体基板１３０、並びに半導体層１０１及び１０２の表面酸化により、絶縁層１２３を形成する。次に、領域ＡＲ３が埋まらない膜厚の絶縁層１４０を形成する。次に、領域ＡＲ２が埋まり、領域ＡＲ１が埋まらない膜厚の絶縁層１２２を形成する。
図４０に示すように、ＣＤＥ（chemical dry etching）等による等方性エッチングにより、領域ＡＲ１内の絶縁層１２２及び絶縁層１４０を除去する。次に、プラズマＣＶＤにより、表面に犠牲層を形成する。犠牲層には、絶縁層１２２、１２３、及び１４０に対して十分なエッチング選択比が得られる材料が用いられる。例えば、犠牲層には、ポリシリコンが用いられる。例えば、プラズマＣＶＤにより形成されたポリシリコンは、段差被覆性（step coverage）が良くないため、領域ＡＲ１の側面にはほとんど形成されない。この状態で、例えば、ＣＤＥ（chemical dry etching）により、領域ＡＲ１の側面から絶縁層１４０をエッチングし、絶縁層１２２と絶縁層１２３との間に磁性体１２４を設けるための空隙ＡＧを形成する。次に、犠牲層を、例えば、ウエットエッチングにより、除去する。
図４１に示すように、例えば、ＣＶＤにより、空隙ＡＧを埋めるように磁性体１２４を形成する。次に、レジスト１４２によるテラスＨＤのマスクパターンを形成する。
図４２に示すように、例えば、ＣＤＥ（chemical dry etching）により、露出している磁性体１２４を除去する。これにより、ボトムＢＢ、メモリピラーＭＰ、及びテラスＨＤが形成される。次に、レジスト１４２を除去する。
図４３に示すように、絶縁層１２０を形成し、領域ＡＲ１を埋める。次に、例えば、ＣＭＰにより、絶縁層１２０の表面を平坦化する。次に、第１実施形態の図２０で説明したように、配線層１２５を形成する。
図４４に示すように、第１実施形態の図２１及び図２２で説明したように、絶縁層１２０を形成して、配線層１２５の上の溝を埋める。次に、例えば、ＣＭＰにより、絶縁層１２０を平坦化する。次に、磁性体１２４の上面が露出するまで、絶縁層１２０及び１２２を加工する。次に、テラスＨＤの上に、非磁性体１２６及び磁性体１２７を形成する。
４．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、１つの突出部ＳＬｂ（領域ＡＲ２）に対して２つのメモリピラーＭＰを形成できる。従って、メモリ密度を高めることができ、磁気メモリの高集積化ができる。
なお、第２実施形態と第４実施形態とを組み合わせてもよい。すなわち、第２実施形態の第１例〜第３例に、本実施形態のメモリピラーＭＰ及びテラスＨＤの構造を適用してもよい。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、第１乃至第４実施形態とは異なるメモリピラーＭＰ及びテラスＨＤの構造について説明する。以下、第１乃至第４実施形態と異なる点を中心に説明する。
５．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１０の平面構成の一例について、図４５を用いて説明する。なお、図４５の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
図４５に示すように、ソース線ＳＬ及びフィールドラインＦＬの配置は、第１実施形態と同様である。本実施形態では、ソース線ＳＬの１つの突出部ＳＬｂに対して４つのメモリピラーＭＰ及びテラスＨＤが設けられている。より具体的には、突出部ＳＬｂのＸ方向を向いた２つの辺の上にそれぞれ２つのメモリピラーＭＰが設けられている。突出部ＳＬｂの１つの辺の上に設けられる２つのメモリピラーＭＰは、Ｙ方向に隣り合っている。突出部ＳＬｂを挟んで配置された２つのメモリピラーＭＰは、Ｘ方向に向かい合っている。各メモリピラーＭＰに対応して、Ｘ方向に延伸する平坦部を有するテラスＨＤが設けられている。すなわち、突出部ＳＬｂのＸ方向を向いた１つの辺に対応して、Ｙ方向に隣り合う２つのテラスＨＤが設けられている。
Ｙ方向に隣り合う２つのテラスＨＤの上には、Ｘ方向において異なる位置にＭＴＪ素子が設けられている。
１つのソース線ＳＬに対応する複数のＭＴＪ素子は、図示せぬスイッチング素子ＳＷを介して、異なるビット線ＢＬにそれぞれ接続される。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、１つのビット線ＢＬに共通に接続される。ビット線ＢＬは、Ｙ方向に延伸し、フィールドラインＦＬの上方に設けられる。
５．２ メモリピラーの構成
次に、メモリピラーＭＰの構成について、図４６及び図４７を用いて説明する。図４６は、図４５のＥ１−Ｅ２に沿った断面図である。図４７は、図４６のＣ１−Ｃ２線及びＤ１−Ｄ２に沿った平面図である。
図４６に示すように、２つのメモリピラーＭＰは、絶縁層１２２を挟んで、Ｘ方向に向かい合うように配置されている。Ｘ方向に向かい合う２つのメモリピラーＭＰは、１つのボトムＢＢに接続されている。テラスＨＤは、各メモリピラーＭＰに対応して設けられている。図４６の例では、絶縁層１２２の紙面左側を向いた側面に接するように一方のメモリピラーＭＰが設けられている。そして、メモリピラーＭＰの上に、紙面左側に延伸する平坦部を有するテラスＨＤが設けられている。同様に、絶縁層１２２の紙面右側を向いた側面に接するように他方のメモリピラーＭＰが設けられている。そして、メモリピラーＭＰの上に、紙面右側に延伸する平坦部を有するテラスＨＤが設けられている。
各テラスＨＤの上には、非磁性体１２６及び磁性体１２７が積層されている。図４６の例では、テラスＨＤの端部から非磁性体１２６及び磁性体１２７までのＸ方向の距離が、テラスＨＤにより異なっている。
磁性体１２７の上には、スイッチング素子ＳＷが設けられる。テラスＨＤの上方には、Ｙ方向に延伸する２本の配線層１１１が設けられている。スイッチング素子ＳＷは、２本の配線層１１１のいずれかに接続される。
次に、メモリピラーＭＰの平面構成について説明する。
図４７に示すように、本実施形態では、４つのメモリピラーＭＰが、領域ＡＲ２のＸ方向を向いた２つの側面にそれぞれ２つずつ設けられる。以下、図４７の例では、絶縁層１２２を挟んで紙面右側に設けられた２つのメモリピラーを絶縁層１２０から遠い側からＭＰ１及びＭＰ３とし、紙面左側に設けられた２つのメモリピラーを絶縁層１２０から遠い側からＭＰ２及びＭＰ４とする。メモリピラーＭＰ１〜ＭＰ４の各々が１つのメモリストリングＭＳとして機能する。メモリピラーＭＰ１〜ＭＰ４は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、Ｙ方向の辺がＸ方向の辺よりも長い四角形の形状を有する。メモリピラーＭＰ１〜ＭＰ４のＹ方向における長さは、絶縁層１２２のＹ方向の長さよりも短い。
メモリピラーＭＰ１〜ＭＰ４は、磁性細線である。本実施形態では、メモリピラーＭＰ１〜ＭＰ４のいずれの場合も、磁性細線のＤ１−Ｄ２平面におけるＹ方向の長さは、Ｃ１−Ｃ２平面におけるＹ方向の長さと同じである。従って、磁性細線は、配線幅方向のうねりを有していない。また、Ｄ１−Ｄ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離よりも短い。同様に、Ｄ１−Ｄ２平面におけるメモリピラーＭＰ３とメモリピラーＭＰ４との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ３とメモリピラーＭＰ４との距離よりも短い。従って、磁性細線は、膜面方向にうねりを有する。
絶縁層１２２の３つの側面と半導体層１０１及び１０２との間に、絶縁層１２３が設けられている。絶縁層１２２のＸ方向を向いた面の一部と絶縁層１２３との間に、メモリピラーＭＰ１〜ＭＰ４がそれぞれ設けられている。領域ＡＲ２において、メモリピラーＭＰ３及びＭＰ４よりも領域ＡＲ１に近い領域では、絶縁層１２２の側面と絶縁層１２３との間に絶縁層１２０が設けられている。メモリピラーＭＰ１とＭＰ３との間及びメモリピラーＭＰ２とＭＰ４との間には、絶縁層１４０が設けられている。領域ＡＲ２において、メモリピラーＭＰ１及びＭＰ２よりも領域ＡＲ１から遠い領域では、絶縁層１２２の側面と絶縁層１２３との間に、絶縁層１４０が設けられている。
５．３ メモリピラーの製造方法
次に、メモリピラーＭＰの製造方法の一例について、図４８〜図５０を用いて説明する。図４８〜図５０は、メモリセルアレイ１０の平面及びＥ１−Ｅ２断面をそれぞれ示している。
図４８に示すように、第４実施形態の図４２までの説明と同様の手順を実行し、２つのメモリピラーＭＰ（図４７で説明したメモリピラーＭＰ１及びＭＰ２）及びそれぞれに対応するテラスＨＤを形成する。
図４９に示すように、Ｙ方向に隣り合うように２つのメモリピラーＭＰ（図４７で説明したメモリピラーＭＰ３及びＭＰ４）及びそれぞれに対応するテラスＨＤを形成する。より具体的には、まず、絶縁層１４０を形成する。次に、ＣＤＥ（chemical dry etching）等による等方性エッチングにより、表面及び領域ＡＲ１内の絶縁層１４０を除去する。次に、第４実施形態の図４０〜図４２と同様の手順を繰り返す。
図５０に示すように、第４実施形態の図４３及び図４４と同様の手順を実行し、配線層１２５及び非磁性体１２６及び磁性体１２７を形成する。
５．４ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、１つの突出部ＳＬｂ（領域ＡＲ２）に対して４つのメモリピラーＭＰを形成できる。従って、メモリ密度を高めることができ、磁気メモリの高集積化ができる。
なお、第２実施形態と第５実施形態とを組み合わせてもよい。すなわち、第２実施形態の第１例〜第３例に、本実施形態のメモリピラーＭＰ及びテラスＨＤの構造を適用してもよい。
６．第６実施形態
次に、第６実施形態について説明する。第６実施形態では、第１乃至第５実施形態とは異なるメモリピラーＭＰ及びテラスＨＤの構造について説明する。以下、第１乃至第５実施形態と異なる点を中心に説明する。
６．１ メモリセルアレイの平面構成
まず、メモリセルアレイ１０の平面構成の一例について、図５１を用いて説明する。なお、図５１の例では、磁性体１２４のボトムＢＢ、絶縁層１２０及び１２２、並びに半導体層１０１及び１０２が省略されている。
図５１に示すように、ソース線ＳＬ及びフィールドラインＦＬの配置は、第１実施形態と同様である。本実施形態では、ソース線ＳＬの１つの突出部ＳＬｂに対して６つのメモリピラーＭＰ及びテラスＨＤが設けられている。より具体的には、突出部ＳＬｂのＸ方向を向いた２つの辺の上にそれぞれ３つのメモリピラーＭＰが設けられている。突出部ＳＬｂの１つの辺の上に設けられる３つのメモリピラーＭＰは、Ｙ方向に隣り合っている。突出部ＳＬｂを挟んで配置された２つのメモリピラーＭＰは、Ｘ方向に向かい合っている。各メモリピラーＭＰに対応して、Ｘ方向に延伸する平坦部を有するテラスＨＤが設けられている。すなわち、突出部ＳＬｂのＸ方向を向いた１つの辺に対応して、Ｙ方向に隣り合う３つのテラスＨＤが設けられている。
Ｙ方向に隣り合う３つのテラスＨＤの上には、Ｘ方向において異なる位置にＭＴＪ素子が設けられている。
１つのソース線ＳＬに対応する複数のＭＴＪ素子は、図示せぬスイッチング素子ＳＷを介して、異なるビット線ＢＬにそれぞれ接続される。複数のソース線ＳＬにそれぞれ対応し、Ｙ方向に沿って配置された複数のＭＴＪ素子が、１つのビット線ＢＬに共通に接続される。ビット線ＢＬは、Ｙ方向に延伸し、フィールドラインＦＬの上方に設けられる。
６．２ メモリピラーの構成
次に、メモリピラーＭＰの構成について、図５２及び図５３を用いて説明する。図５２は、図５１のＥ１−Ｅ２に沿った断面図である。図５３は、図５２のＣ１−Ｃ２線及びＤ１−Ｄ２に沿った平面図である。
図５２に示すように、２つのメモリピラーＭＰ及びボトムの構成は、第５実施形態の図４６と同様である。テラスＨＤの上方には、Ｙ方向に延伸する３本の配線層１１１がＸ方向に隣り合って配置されている。スイッチング素子ＳＷは、３本の配線層１１１のいずれかに接続される。
次に、メモリピラーＭＰの平面構成について説明する。
図５３に示すように、本実施形態では、６つのメモリピラーＭＰが、領域ＡＲ２のＸ方向を向いた２つの側面にそれぞれ３つずつ設けられる。以下、図５３の例では、絶縁層１２２を挟んで紙面右側に設けられた３つのメモリピラーを絶縁層１２０から遠い側からＭＰ１、ＭＰ３、及びＭＰ５とし、紙面左側に設けられた３つのメモリピラーを絶縁層１２０から遠い側からＭＰ２、ＭＰ４、及びＭＰ６とする。メモリピラーＭＰ１〜ＭＰ６の各々が１つのメモリストリングＭＳとして機能する。メモリピラーＭＰ１〜ＭＰ６は、Ｃ１−Ｃ２平面及びＤ１−Ｄ２平面において、Ｙ方向の辺がＸ方向の辺よりも長い四角形の形状を有する。メモリピラーＭＰ１〜ＭＰ６のＹ方向における長さは、絶縁層１２２のＹ方向の長さよりも短い。
メモリピラーＭＰ１〜ＭＰ６は、磁性細線である。本実施形態では、メモリピラーＭＰ１〜ＭＰ４のいずれの場合も、磁性細線のＤ１−Ｄ２平面におけるＹ方向の長さは、Ｃ１−Ｃ２平面におけるＹ方向の長さと同じである。従って、磁性細線は、配線幅方向のうねりを有していない。また、Ｄ１−Ｄ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ１とメモリピラーＭＰ２との距離よりも短い。同様に、Ｄ１−Ｄ２平面におけるメモリピラーＭＰ３とメモリピラーＭＰ４との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ３とメモリピラーＭＰ４との距離よりも短い。Ｄ１−Ｄ２平面におけるメモリピラーＭＰ５とメモリピラーＭＰ６との距離は、Ｃ１−Ｃ２平面におけるメモリピラーＭＰ５とメモリピラーＭＰ６との距離よりも短い。従って、磁性細線は、膜面方向にうねりを有する。
絶縁層１２２の３つの側面と半導体層１０１及び１０２との間に、絶縁層１２３が設けられている。絶縁層１２２のＸ方向を向いた面の一部と絶縁層１２３との間に、メモリピラーＭＰ１〜ＭＰ６がそれぞれ設けられている。領域ＡＲ２において、メモリピラーＭＰ５及びＭＰ６よりも領域ＡＲ１に近い領域では、絶縁層１２２の側面と絶縁層１２３との間に絶縁層１２０が設けられている。メモリピラーＭＰ１とＭＰ３との間、メモリピラーＭＰ３とＭＰ５との間、メモリピラーＭＰ２とＭＰ４との間、及びメモリピラーＭＰ４とＭＰ６との間には、絶縁層１４０が設けられている。領域ＡＲ２において、メモリピラーＭＰ１及びＭＰ２よりも領域ＡＲ１から遠い領域では、絶縁層１２２の側面と絶縁層１２３との間に、絶縁層１４０が設けられている。
６．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、１つの突出部ＳＬｂ（領域ＡＲ２）に対して６つのメモリピラーＭＰを形成できる。従って、メモリ密度を高めることができ、磁気メモリの高集積化ができる。
なお、第２実施形態と第６実施形態とを組み合わせてもよい。すなわち、第２実施形態の第１例〜第３例に、本実施形態のメモリピラーＭＰ及びテラスＨＤの構造を適用してもよい。
７．変形例等
上記実施形態に係る磁気メモリは、第１方向（Ｚ方向）に交互に積層された複数の第１膜（１０１）及び複数の第２膜（１０２）と、複数の第１膜及び複数の第２膜を通過し、第１方向と交差する第２方向（Ｘ方向）に延伸する第１絶縁層（１２０）と、複数の第１膜及び複数の第２膜を通過し、第１絶縁層の第１及び第２方向に交差する第３方向（Ｙ方向）を向いた面に接する第２絶縁層（１２２）と、第２絶縁層と複数の第１膜及び複数の第２膜との間に設けられた第１部分（メモリピラーＭＰ）、及び第１部分の一端に接続され第２及び第３方向の少なくとも一方向に延伸する第２部分（テラスＨＤ）を含む第１磁性体（１２４）と、第１磁性体の第１部分の他端に接続された第１配線層（ＳＬ）と、第１磁性体の第２部分に接続された第１磁気抵抗効果素子（ＭＴＪ）とを含む。
上記実施形態を適用することにより、製造コストの増加を抑制できる半導体記憶装置を提供する。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
また、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…磁気メモリ、１０…メモリセルアレイ、１１…ＢＬ選択回路、１２…ＳＬ選択回路、１３…ＦＬ選択回路、１００…アレイチップ、１０１、１０２…半導体層、１０３、１０６、１１８、１２０、１２２、１２３、１３１、１３２、１３５、１３６、１４０、２０７、２０８…絶縁層、１０４、１０８、１１１、１１３、１１５、１１６、１２１、１２５、１３４、１３７、２０４、２０５…配線層、１０５…パッシベーション層、１０７、１１２、１１４、１１７、２０３、２０６…コンタクトプラグ、１１９、２０９…電極パッド、１２１ａ、１３４ａ…触媒層、１２１ｂ、１３４ｂ…導電体層、１２４、１２７…磁性体、１２６…非磁性体、１３０、２０１…半導体基板、１３３、１４２、１６０…レジスト、２００…回路チップ、２０２…ゲート電極。

Claims (6)

  1. 第１方向に交互に積層された複数の第１膜及び複数の第２膜と、
    前記複数の第１膜及び前記複数の第２膜を通過し、前記第１方向と交差する第２方向に延伸する第１絶縁層と、
    前記複数の第１膜及び前記複数の第２膜を通過し、前記第１絶縁層の前記第１及び第２方向に交差する第３方向を向いた面に接する第２絶縁層と、
    前記第２絶縁層と前記複数の第１膜及び前記複数の第２膜との間に設けられた第１部分、及び前記第１部分の一端に接続され前記第２及び第３方向の少なくとも一方向に延伸する第２部分を含む第１磁性体と、
    前記第１磁性体の前記第１部分の他端に接続された第１配線層と、
    前記第１磁性体の前記第２部分に接続された第１磁気抵抗効果素子と
    を備える、
    磁気メモリ。
  2. 前記第１磁性体の前記第１部分は、前記複数の第１膜と同層に設けられた複数の突出部を含む、
    請求項１に記載の磁気メモリ。
  3. 前記第１磁性体の前記第２部分は、前記第１方向から前記第２方向に湾曲する湾曲部を有する、
    請求項１また２に記載の磁気メモリ。
  4. 前記第１磁性体の前記第１部分は、前記第２絶縁層の前記第２方向を向いた第１面と前記複数の第１膜及び前記複数の第２膜との間に設けられた第３部分と、前記第２絶縁層の前記第２方向を向いた第２面と前記複数の第１膜及び前記複数の第２膜との間に設けられた第４部分と、前記第２絶縁層の前記第３方向を向いた第３面と前記複数の第１膜及び前記複数の第２膜との間に設けられた第５部分とを含み、
    前記第５部分の一端に前記第３部分が接続され、前記第５部分の他端に前記第４部分が接続される、
    請求項１乃至３のいずれか一項に記載の磁気メモリ。
  5. 前記第２絶縁層と前記複数の第１膜及び前記複数の第２膜との間に設けられた第６部分、及び前記第６部分に接続され前記第２及び第３方向の少なくとも一方向に延伸する第７部分を含む第２磁性体と、
    前記第２磁性体の前記第７部分に接続された第２磁気抵抗効果素子と
    更に備え、
    前記第１磁性体の前記第１部分は、前記第２絶縁層の前記第２方向を向いた第４面と前記複数の第１膜及び前記複数の第２膜との間に設けられ、
    前記第２磁性体の前記第６部分は、前記第２絶縁層の前記第２方向を向いた第５面と前記複数の第１膜及び前記複数の第２膜との間に設けられ、
    前記第１部分と前記第６部分とは、接続されている、
    請求項１乃至３のいずれか一項に記載の磁気メモリ。
  6. 前記第１磁性体の前記第１部分と、前記複数の第１膜及び前記複数の第２膜との間に設けられた第３絶縁層を更に備え、
    前記第１膜及び第２膜は、それぞれ、ＩＶ族半導体、ＩＩＩ-Ｖ族半導体、及びＩＩ-ＶＩ族半導体の１つである、
    請求項１乃至５のいずれか一項に記載の磁気メモリ。
JP2019169536A 2019-09-18 2019-09-18 磁気メモリ Pending JP2021048240A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019169536A JP2021048240A (ja) 2019-09-18 2019-09-18 磁気メモリ
CN202010447343.8A CN112531105B (zh) 2019-09-18 2020-05-22 磁存储器
TW109117495A TWI743804B (zh) 2019-09-18 2020-05-26 磁性記憶體
US17/005,438 US11723216B2 (en) 2019-09-18 2020-08-28 Magnetic memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019169536A JP2021048240A (ja) 2019-09-18 2019-09-18 磁気メモリ

Publications (1)

Publication Number Publication Date
JP2021048240A true JP2021048240A (ja) 2021-03-25

Family

ID=74868700

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019169536A Pending JP2021048240A (ja) 2019-09-18 2019-09-18 磁気メモリ

Country Status (4)

Country Link
US (1) US11723216B2 (ja)
JP (1) JP2021048240A (ja)
CN (1) CN112531105B (ja)
TW (1) TWI743804B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
CN115132777B (zh) * 2022-08-31 2022-11-25 睿力集成电路有限公司 半导体结构及其形成方法、存储器

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6834005B1 (en) 2003-06-10 2004-12-21 International Business Machines Corporation Shiftable magnetic shift register and method of using the same
JP2005209834A (ja) * 2004-01-22 2005-08-04 Sony Corp 磁気記憶装置の製造方法
JP4575101B2 (ja) * 2004-09-30 2010-11-04 株式会社東芝 磁気抵抗効果素子および磁気メモリ
JP2006148039A (ja) * 2004-03-03 2006-06-08 Toshiba Corp 磁気抵抗効果素子および磁気メモリ
WO2007020823A1 (ja) 2005-08-15 2007-02-22 Nec Corporation 磁気メモリセル、磁気ランダムアクセスメモリ、及び磁気ランダムアクセスメモリへのデータ読み書き方法
JP2007109821A (ja) 2005-10-12 2007-04-26 Sharp Corp メモリ素子およびその製造方法
KR100718153B1 (ko) 2006-02-17 2007-05-14 삼성전자주식회사 마그네틱 도메인 이동을 이용한 자기메모리
JP2007324172A (ja) 2006-05-30 2007-12-13 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7539051B2 (en) 2007-01-05 2009-05-26 International Business Machines Corporation Memory storage devices comprising different ferromagnetic material layers, and methods of making and using the same
JP5163638B2 (ja) * 2007-03-07 2013-03-13 日本電気株式会社 磁性体装置及び磁気記憶装置
US7755921B2 (en) 2007-08-14 2010-07-13 International Business Machines Corporation Method and apparatus for fabricating sub-lithography data tracks for use in magnetic shift register memory devices
KR101423188B1 (ko) 2008-01-14 2014-07-29 삼성전자주식회사 자구벽 이동을 이용한 정보저장장치 및 그 동작방법
KR101455254B1 (ko) 2008-01-21 2014-11-03 삼성전자주식회사 자구벽 이동을 이용한 정보저장장치
US7626844B1 (en) 2008-08-22 2009-12-01 International Business Machines Corporation Magnetic racetrack with current-controlled motion of domain walls within an undulating energy landscape
JP5633729B2 (ja) * 2010-06-23 2014-12-03 日本電気株式会社 磁壁移動素子及びその製造方法
US8976577B2 (en) * 2011-04-07 2015-03-10 Tom A. Agan High density magnetic random access memory
US8649214B2 (en) 2011-12-20 2014-02-11 Samsung Electronics Co., Ltd. Magnetic memory including magnetic memory cells integrated with a magnetic shift register and methods thereof
JP5592909B2 (ja) 2012-03-06 2014-09-17 株式会社東芝 磁気メモリ
JP6184680B2 (ja) 2012-11-20 2017-08-23 東芝メモリ株式会社 磁気記憶素子、磁気記憶装置、磁気メモリ、および駆動方法
KR102102783B1 (ko) * 2014-01-06 2020-04-22 삼성전자주식회사 반도체 소자, 자기 기억 소자 및 이들의 제조 방법
JP6271350B2 (ja) 2014-06-25 2018-01-31 東芝メモリ株式会社 磁気メモリ、シフトレジスタメモリ、および磁気メモリの製造方法
US9887237B2 (en) * 2015-11-18 2018-02-06 Toshiba Memory Corporation Magnetic storage device
JP6271653B1 (ja) * 2016-08-04 2018-01-31 株式会社東芝 磁気記憶装置及びその製造方法
TR201615482A1 (tr) * 2016-10-31 2018-05-21 Goekce Oezbay Saf spi̇n akimlarina dayanan 3 boyutlu manyeti̇k bellek ci̇hazi
JP2019046918A (ja) 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
JP2019054165A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 磁気記憶装置
JP2019054148A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 磁気記憶装置
JP2019057545A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 磁気記憶装置
JP2019054190A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 磁気記憶装置
JP2019054191A (ja) 2017-09-19 2019-04-04 東芝メモリ株式会社 磁気記憶装置
JP2019160372A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 磁気記憶装置
JP7010741B2 (ja) 2018-03-19 2022-01-26 キオクシア株式会社 磁気記憶装置
US10529915B2 (en) * 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
TWI815242B (zh) 2019-03-20 2023-09-11 日商東芝股份有限公司 半導體晶圓及半導體裝置之製造方法
KR102216132B1 (ko) * 2019-08-26 2021-02-16 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2021048188A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
CN112531105A (zh) 2021-03-19
CN112531105B (zh) 2023-12-26
US20210083001A1 (en) 2021-03-18
US11723216B2 (en) 2023-08-08
TWI743804B (zh) 2021-10-21
TW202113831A (zh) 2021-04-01

Similar Documents

Publication Publication Date Title
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
US11195857B2 (en) Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
CN113196476B (zh) 支撑管芯和包括横向移位的竖直互连的多个存储器管芯的接合组件及其制造方法
US11587943B2 (en) Bonded die assembly using a face-to-back oxide bonding and methods for making the same
CN113228183B (zh) 包括共享外围电路的多个管芯的接合组件及其制造方法
US11139272B2 (en) Bonded assembly containing oxidation barriers and/or adhesion enhancers and methods of forming the same
WO2020149943A1 (en) Semiconductor die stacking using vertical interconnection by through-dielectric via structures and methods for making the same
US11114453B2 (en) Bonded memory device and fabrication methods thereof
US10032780B2 (en) Semiconductor device including dummy metal
US11355516B2 (en) Three-dimensional memory device and method
US11264403B2 (en) Semiconductor memory device
US11424215B2 (en) Bonded assembly formed by hybrid wafer bonding using selectively deposited metal liners
TWI743804B (zh) 磁性記憶體
US10897006B2 (en) Magnetic memory device and method for manufacturing the same
US11996405B2 (en) Memory device, semiconductor die, and method of fabricating the same
US20240213160A1 (en) Semiconductor device having a reinforcing insulating layer corresponding to a via
CN117337044A (zh) 包括氧化物沟道层和铁电层的半导体器件及其制造方法
CN112864310A (zh) 半导体结构及其形成方法