TWI743804B - 磁性記憶體 - Google Patents

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Abstract

根據一實施方式，根據實施方式，磁性記憶體包含：複數個第1膜(101)及複數個第2膜(102)，其等在第1方向上交替積層；第1絕緣層(120)，其通過複數個第1膜及複數個第2膜，於與第1方向交叉之第2方向上延伸；第2絕緣層(122)，其通過複數個第1膜及複數個第2膜，與第1絕緣層之朝向和第1及第2方向交叉之第3方向之面相接；第1磁性體(124)，其包含設置於第2絕緣層與複數個第1膜及複數個第2膜之間之第1部分(MP)、及連接於第1部分之一端且於第2及第3方向之至少一方向上延伸之第2部分(HD)；第1配線層(SL)，其連接於第1磁性體之第1部分之另一端；及第1磁阻效應元件(MTJ)，其連接於第1磁性體之第2部分。

Description

磁性記憶體
本發明之實施方式係關於一種磁性記憶體。
作為磁性記憶體，已知藉由於磁性體中流通電流而使磁性體之磁壁移動之磁壁記憶體。
本發明之實施方式提供一種能夠實現高積體化之磁性記憶體。
實施方式之磁性記憶體包含：複數個第1膜及複數個第2膜，其等在第1方向上交替積層；第1絕緣層，其通過複數個第1膜及複數個第2膜，於與第1方向交叉之第2方向上延伸；第2絕緣層，其通過複數個第1膜及複數個第2膜，與第1絕緣層之朝向和第1及第2方向交叉之第3方向之面相接；第1磁性體，其包含設置於第2絕緣層與複數個第1膜及複數個第2膜之間之第1部分、及連接於第1部分之一端且於第2及第3方向之至少一方向上延伸之第2部分；第1配線層，其連接於第1磁性體之第1部分之另一端；及第1磁阻效應元件，其連接於第1磁性體之第2部分。
根據上述構成，可提供一種能夠實現高積體化之磁性記憶體。
以下，參照附圖對實施方式進行說明。再者，於以下之說明中，對於具有大致相同功能及構成之構成要素，標附同一符號，且僅於必要之情形時才進行重複說明。又，以下所示之各實施方式係例示用於實現該實施方式之技術思想之裝置或方法，實施方式之技術思想並未將構成零件之材質、形狀、結構、配置等特定為下述構成。實施方式之技術思想能夠於申請專利範圍中添加多種變更。
1.第1實施方式 對第1實施方式之磁性記憶體進行說明。以下，對包含由磁壁分隔出之複數個磁區(記憶部)之磁壁記憶體進行說明。
1.1 構成 1.1.1 磁性記憶體之整體構成 首先，用圖1對磁性記憶體之整體構成進行說明。圖1係表示磁性記憶體之基本整體構成之方塊圖之一例。
如圖1所示，磁性記憶體1包含記憶胞陣列10、BL選擇電路11、SL選擇電路12、及FL選擇電路13。
記憶胞陣列10包含複數個記憶單元MU、複數條位元線BL、複數條源極線SL、及複數條場力線FL。記憶單元MU之一端連接於複數條位元線BL中之任一條，記憶單元MU之另一端連接於複數條源極線SL中之任一條。複數條位元線BL及複數條源極線SL對應於列(row)或行(column)而分別設置。藉由選擇位元線BL及源極線SL來選擇任一記憶單元MU。又，於記憶單元MU附近，設有寫入動作所用之場力線FL。
記憶單元MU包含串聯連接之開關元件SW、磁阻效應元件(以下，寫作MTJ元件)(MTJ：magnetic tunnel junction，磁穿隧接面)、及由複數個記憶胞MC(磁區)串聯連接而成之記憶體串MS。
開關元件SW之一端連接於位元線BL，開關元件SW之另一端連接於MTJ元件。開關元件SW作為將位元線BL與MTJ元件電性連接之2端子間之開關元件發揮功能。例如，當被施加閾值電壓(Vth)以上之電壓時，開關元件SW便會自斷開狀態變為接通狀態，將位元線BL與MTJ元件電性連接。開關元件SW於接通狀態下持續流通保持電流值以上之電流之情形時，維持接通狀態。
開關元件SW可不論在何種極性之電壓下均具有此種功能。開關元件SW可包含選自由碲(Te)、硒(Se)及硫(S)所組成之群中之至少1種以上之硫族元素。或者，開關元件SW可包含作為含有硫族元素之化合物之硫化物。除此之外，開關元件SW亦可包含選自由硼(B)、鋁(Al)、鎵(Ga)、銦(In)、碳(C)、矽(Si)、鍺(Ge)、錫(Sn)、砷(As)、磷(P)、銻(Sb)所組成之群中之至少1種以上之元素。
MTJ元件於讀出記憶體串MS之資料時使用。根據自記憶體串MS讀出之資料(磁化方向，即旋轉方向)，MTJ元件之電阻值發生變化。於MTJ元件處於高電阻狀態之情形與處於低電阻狀態之情形時，分別被分配資料。
記憶體串MS例如包含由磁壁DW分隔出之複數個磁區於位元線BL與源極線之間配置成一行之磁性體。複數個磁區各自作為1個記憶胞MC發揮功能。於記憶體串MS內，根據位元線BL與源極線SL之間流動之電流之方向，資料於記憶胞MC(磁區)間移動(移位)。
BL選擇電路11例如基於行位址選擇1條或複數條位元線BL。
SL選擇電路12例如基於列位址選擇1條或複數條源極線SL。
FL選擇電路13例如基於列位址選擇1條或複數條場力線FL。
1.1.2 磁性記憶體之剖面構成 其次，用圖2對磁性記憶體1之剖面構成之一例進行說明。再者，於以下之說明中，X方向與半導體基板201(例如，半導體基板)大致平行，例如對應於源極線SL之延伸方向。Y方向與半導體基板201大致平行且與X方向交叉，例如對應於位元線BL之延伸方向。Z1方向與半導體基板201大致垂直，對應於自陣列晶片100朝向電路晶片200之方向。Z2方向與半導體基板201大致垂直，對應於自電路晶片200朝向陣列晶片100之方向。於未限定Z1方向及Z2方向中之何者之情形時，寫作Z方向。
如圖2所示，磁性記憶體1包含陣列區域、周邊區域、及外周區域。
陣列區域係包含記憶胞陣列10之區域。周邊區域係不包含記憶胞陣列10之區域，例如係設有記憶胞陣列10以外之任一條電路、及磁性記憶體1與外部設備連接所用之電極墊PD等之區域。外周區域係包含晶片端部附近之區域。外周區域例如係設有劃線、或者於磁性記憶體1之製造步驟中使用之光微影法用之校準圖案或特性檢驗圖案等之區域。
磁性記憶體1具有陣列晶片100與電路晶片200貼合而成之構成。
陣列晶片100包含記憶胞陣列10、電極墊PD、及用以連接記憶胞陣列10與電路晶片200之各種配線。
陣列晶片100包含半導體層101及102、絕緣層103、106及118、配線層104、108、111、113、115及116、鈍化層105、接觸插塞107、112、114及117、電極墊119及PD、記憶體柱MP、場力線FL、MTJ元件、及開關元件SW。
更具體而言，圖2之例中，於陣列區域、外周區域、及周邊區域之至少一部分中，交替積層有7層半導體層102與6層半導體層101。而且，於陣列區域中，設有貫通複數個半導體層101及102且於Z方向上延伸之複數個記憶體柱MP。1個記憶體柱MP對應於1個記憶體串MS。記憶體柱MP之詳情於下文敍述。
於記憶體柱MP附近，例如設有於X方向上延伸之複數條場力線FL。設有一端連接於各記憶體柱MP之複數個MTJ元件。以與各MTJ元件之另一端相接之方式，設有複數個開關元件SW。開關元件SW連接於作為位元線BL發揮功能之複數個配線層111中之任一個。進而，配線層111例如經由配線層116及接觸插塞117電性連接於複數個電極墊119中之任一個。電極墊119用於與電路晶片200之連接。
設有與Z2方向上之記憶體柱MP之上端相接且例如於X方向上延伸之複數條源極線SL。源極線SL於Z2方向上以自最上層之半導體層102之上表面突出之方式配置。以共形地被覆最上層之半導體層102之上表面及複數條源極線SL之方式設有絕緣層103。因此，Z2方向上之絕緣層103之上表面具有起因於源極線SL之突出部(凹凸)。
在Z2方向上，於絕緣層103之上，設有將源極線SL與接觸插塞107電性連接之複數個配線層104。Z2方向上之配線層104之上表面具有起因於源極線SL之突出部(凹凸)。複數個配線層104各自電性連接於複數條源極線SL中之任一條。配線層104經由接觸插塞107電性連接於配線層108。進而，配線層108經由配線層116及接觸插塞117電性連接於任一個電極墊119。
在周邊區域，於陣列晶片100之Z2方向之上表面，設有複數個電極墊PD。電極墊PD用於磁性記憶體1與外部設備之連接。電極墊PD經由接觸插塞112、配線層113、接觸插塞114、配線層115及116、以及接觸插塞117電性連接於任一個電極墊119。
於陣列晶片100之Z2方向之上表面，以覆蓋配線層104及絕緣層106之方式設有鈍化層105。於鈍化層105，設有與電極墊PD對應之開口部。
於Z1方向上，於絕緣層106上設有絕緣層118。於絕緣層118內，設有複數個電極墊119，且與電路晶片200連接。
半導體層101及102分別使用例如Si及SiGe。絕緣層103、106及118使用例如氧化矽(SiO2 )。配線層104、108、111、113、115及116、以及接觸插塞107、112、114及117由導電材料構成，例如可為金屬材料、p型半導體、或n型半導體。電極墊PD及119由導電材料構成，例如可為金屬材料。以下，對電極墊119中含銅(Cu)之情形進行說明。鈍化層105使用例如氮化矽(SiN)。
電路晶片200包含BL選擇電路11、SL選擇電路12、FL選擇電路13、及用以連接該等電路之各種配線。
更具體而言，電路晶片200包含半導體基板201、複數個電晶體TR、複數個配線層204及205、複數個接觸插塞203及206、複數個電極墊209、以及絕緣層207及208。
複數個電晶體TR用於BL選擇電路11、SL選擇電路12、及FL選擇電路13等。電晶體TR包含設置於半導體基板201上之未圖示之閘極絕緣膜、設置於閘極絕緣膜上之閘極電極202、以及形成於半導體基板201之未圖示之源極及汲極。源極及汲極經由接觸插塞203分別連接於配線層204。配線層204連接於配線層205。配線層205經由接觸插塞206連接於電極墊209。
於半導體基板201上設有絕緣層207。於絕緣層207上設有絕緣層208。於絕緣層208內，設有複數個電極墊209，且與陣列晶片100之複數個電極墊119分別電性連接。
配線層204及205、接觸插塞203及206、以及閘極電極202由導電材料構成，例如可為金屬材料、p型半導體、或n型半導體。絕緣層207及208例如可為SiO2 。電極墊209由導電材料構成，例如可為金屬材料。以下，對電極墊209中含Cu之情形進行說明。
1.1.3 記憶胞陣列之整體構成 其次，用圖3對記憶胞陣列10之整體構成之一例進行說明。圖3係記憶胞陣列10之立體圖。再者，圖3之例中，省略了絕緣層。
如圖3所示，源極線SL包含於X方向上延伸之電極部及設置於電極部朝向Y方向之2個側面之複數個突出部。例如，複數個突出部以朝向X方向成為錯位配置之方式配置。於源極線SL之突出部之上，設有磁性體柱。磁性體柱包含設置於源極線SL之突出部之上之底面部(以下，寫作「底部」)、與底部相接且於Z1方向上延伸之側面部(以下，亦寫作「記憶體柱MP」)、及與側面部相接且於XY平面引出之上表面部(以下，亦寫作「階面HD」)。記憶體柱MP對應於1個記憶體串MS。
更具體而言，記憶體柱MP例如設置於未與源極線SL之電極部相接之源極線SL之突出部之3條邊之上。於記憶體柱MP，設有於XY平面突出之複數個突出部(凹凸)。記憶體柱MP之1個突出部對應於1個磁區即記憶胞MC。換言之，於記憶體柱MP，設有複數個內縮部。記憶體柱MP之1個內縮部對應於1個磁壁DW。若對位元線BL與源極線SL之間供給驅動電流(移位電流)，磁壁DW會因自旋轉移力矩(spin transfer torque)而移動，於未供給有驅動電流之狀態下，磁壁DW停止於內縮部。
磁性體之上端即階面HD於XY平面朝向記憶體柱MP之外側被引出。
於階面HD之上，設有MTJ元件。於MTJ元件之上，設有開關元件SW。進而，於開關元件SW之上，設有於Y方向上延伸之位元線BL。
於在X方向上延伸之源極線SL之上方，於記憶體柱MP之上部及階面HD附近設有於X方向上延伸之場力線FL。
1.1.4 記憶胞陣列之平面構成 其次，用圖4對記憶胞陣列10之平面構成之一例進行說明。再者，圖4之例中，省略了磁性體之底部、絕緣層、以及半導體層101及102。
如圖4所示，源極線SL包含於X方向上延伸之電極部SLa及設置於電極部SLa朝向Y方向之2個側面之複數個矩形狀之突出部SLb。設置於2個側面之複數個突出部SLb例如以朝向X方向成為錯位配置之方式配置。
於突出部SLb之上，設有磁性體之底部(未圖示)。記憶體柱MP設置於突出部SLb朝向X方向之2條邊及與電極部SLa對向之朝向Y方向之邊之上。於記憶體柱MP之上，設有階面HD。階面HD包含磁性體於Y方向上引出之第1部分HDa、磁性體於X方向上引出之第2部分HDb及第3部分HDc。於階面HD之第1部分HDa之兩端連接有第2部分HDb及第3部分HDc之一端。換言之，階面HD具有朝向源極線SL之電極部SLa呈U字型之形狀。
於源極線之電極部SLa之上方，設有於X方向上延伸之場力線FL。
於階面HD之上，設有MTJ元件。對應於1條源極線SL之複數個MTJ元件經由未圖示之開關元件SW分別連接於不同之位元線BL。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件共通連接於1條位元線BL。位元線BL於Y方向上延伸，設置於場力線FL之上方。
1.1.5 記憶體柱之構成 其次，用圖5～圖7對記憶體柱MP之構成之詳情進行說明。圖5係沿著圖4之A1-A2之剖視圖。圖6係沿著圖4之B1-B2線之剖視圖。圖7係沿著圖5之C1-C2線及D1-D2之俯視圖。以下，將沿著C1-C2線之平面寫作C1-C2平面，將沿著D1-D2線之平面寫作D1-D2平面。
如圖5所示，於絕緣層103上設有於X方向上延伸之配線層121。配線層121作為源極線SL發揮功能。配線層121例如為由觸媒層121a與導電體層121b積層而成之積層體。絕緣層103以共形地被覆配線層121之底面及側面之方式形成。因此，絕緣層103具有對應於源極線SL之形狀而朝底部突出之形狀，於XY平面上並不平坦。
對於觸媒層121a，使用與利用下述金屬觸媒之濕式蝕刻(MaCE：metal-assisted chemical etching，金屬輔助化學蝕刻)對應之觸媒材料。作為觸媒層121a，例如使用金(Au)、鉑(Pt)、銀(Ag)、鈀(Pd)等氧化還原電位相對較高之材料。觸媒材料可使用例如濺鍍、CVD(chemical vapor deposition，化學氣相沈積)、鍍覆等形成。觸媒層121a不限於單一組成或者單層，可為包含複數個元素之組成或者複數個層。作為觸媒材料，可使用石墨烯等碳材料，亦可使用包含石墨烯等之金屬材料。以下，對觸媒層121a使用Au之情形進行說明。
對於導電體層121b，例如使用利用CVD或無電解鍍覆等形成之釕(Ru)、Pt等。
在Z1方向上，於絕緣層103之上，例如交替積層有9層半導體層102與8層半導體層101。而且，於最上層之半導體層102之上，設有絕緣層106。
於配線層121(導電體層121b)之上，設有區域AR1及AR2。區域AR1係貫通(通過)9層半導體層102與8層半導體層101且底面到達源極線SL之電極部SLa之區域。區域AR2係貫通(通過)9層半導體層102與8層半導體層101且底面到達源極線SL之突出部SLb之區域。
如圖5及圖6所示，於區域AR2之底面、側面、及最上層之半導體層102之上，設有磁性體124。磁性體124包含底部BB、記憶體柱MP、及階面HD。底部BB設置於源極線SL之突出部SLb、即對應於區域AR2之導電體層121b之上。記憶體柱MP設置於區域AR2朝向X方向之2個側面及與區域AR1對向且朝向Y方向之側面。記憶體柱MP之下端與底部BB相接。階面HD包含於最上層之半導體層102之上方於XY平面延伸之平坦部、及自XY平面朝Z方向彎曲且連接於記憶體柱MP上端之彎曲部。
於記憶體柱MP及階面HD與半導體層101及102之間，設有絕緣層123。藉此，磁性體124與半導體層101及102設為未電性連接。
記憶體柱MP(磁性體124)於區域AR2之側面具有與半導體層101設置於同層之突出部TS。換言之，記憶體柱MP(磁性體124)於區域AR2之側面具有與半導體層102設置於同層之內縮部KB。與1個突出部TS對應地設有1個磁區。即，1個突出部TS對應於1個記憶胞MC。因此，內縮部KB對應於記憶體串MS之磁壁DW。
磁性體124例如為由包含鈷(Co)、鎳(Ni)等之多層膜構成之鐵磁性體。又，作為磁性體124之材料，除Co、Ni以外，還可使用包含選自鐵(Fe)、Co、Pt、Pd、鎂(Mg)、及稀土類元素中之元素之合金。絕緣層123例如使用SiO2 。再者，亦可於絕緣層123與磁性體124之間之至少一部分設置可使磁性體124產生自旋軌道矩(SOT；spin orbit torque)之導電體(非磁性金屬)。於此種情形時，對於非磁性金屬，例如使用鉿(Hf)、鉭(Ta)、W、錸(Re)、鋨(Os)、銥(Ir)、Pt、Au等。
如圖5所示，區域AR1由絕緣層120填埋。絕緣層120例如使用SiO2 。於區域AR1之上部，於絕緣層120內，設有於X方向上延伸且作為場力線FL發揮功能之配線層125。資料之寫入係利用藉由於場力線FL流通電流而產生之感應磁場來進行。利用感應磁場，對配置於場力線FL附近之磁性體124寫入資料。因此，將場力線FL配置於可利用感應磁場對磁性體124進行寫入之範圍。
於區域AR2中，被記憶體柱MP及底部BB所包圍之內部，由絕緣層122填埋。絕緣層122之1個側面，與絕緣層120朝向Y方向之側面之一部分相接。記憶體柱MP設置於絕緣層122之3個側面與半導體層101及102之間。記憶體柱MP之一側面與絕緣層122相接，另一側面與絕緣層123相接。絕緣層122例如使用SiO2 。
於階面HD中磁性體124之一部分之上，積層有非磁性體126及磁性體127。由該一部分磁性體124與設置於其上之非磁性體126及磁性體127，構成MTJ元件。磁性體127之磁化方向被設為固定，且作為參照層發揮功能。非磁性體126作為隧道勢壘層發揮功能。磁性體124作為記憶層發揮功能，配合磁性體124之磁化方向，MTJ元件之電阻值發生變化。例如，在相對於磁性體127(參照層)之磁化方向而言，磁性體124(記憶層)之磁化方向為反平行狀態之情形時，MTJ元件成為高電阻狀態。另一方面，在相對於磁性體127(參照層)之磁化方向而言，磁性體124(記憶層)之磁化方向為平行狀態之情形時，MTJ元件成為低電阻狀態。例如，將高電阻狀態分配給“1”資料，將低電阻狀態分配給“0”資料。
磁性體127例如為由包含Co、Ni等之多層膜構成之鐵磁性體。又，作為磁性體127之材料，除Co、Ni以外，還可使用包含選自Fe、Co、Pt、Pd、Mg、及稀土類元素之元素之合金。
非磁性體126為非磁性之絕緣膜，例如可使用氧化鎂(MgO)。
於磁性體127之上，設有開關元件SW。於開關元件SW之上，設有於Y方向上延伸且作為位元線BL發揮功能之配線層111。
其次，對記憶體柱MP之平面構成進行說明。
如圖7所示，C1-C2平面表示記憶體柱MP之突出部TS之平面，D1-D2平面表示記憶體柱MP之內縮部KB之平面。
記憶體柱MP於C1-C2平面及D1-D2平面具有朝向區域AR1之U字型之形狀。再者，記憶體柱MP只要1個側面與區域AR1(絕緣層120)相接，亦可為圓弧形。於絕緣層122之3個側面與半導體層101及102之間，積層有絕緣層123及磁性體124。更具體而言，記憶體柱MP包含於X方向上延伸之第1部分MPa、以及於Y方向上延伸之第2部分MPb及第3部分MPc。第1部分MPa與絕緣層122朝向Y方向之側面S1相接，第2部分MPb及第3部分MPc與絕緣層122朝向X方向之2個側面S2及S3分別相接。於第1部分MPa之兩端部連接有第2部分MPb及第3部分MPc之一端。第2部分MPb及第3部分MPc之另一端與絕緣層120朝向Y方向之側面相接。
再者，第1部分MPa、第2部分MPb、及第3部分MPc分別為磁性細線。此處，所謂磁性細線係指於磁性體124之XY平面之剖面中配線寬度(沿著絕緣層122之方向之長度)為配線之厚度(絕緣層122與絕緣層123之距離)之10倍以上之磁性體。例如，第1部分MPa之X方向之長度為Y方向之長度之10倍以上。
記憶體柱MP即磁性細線具有起因於突出部TS及內縮部KB之起伏。於此情形時，起伏表示週期性之形狀變化。
更具體而言，第1部分MPa之D1-D2平面中之X方向之長度X1比C1-C2平面中之X方向之長度X2短。因此，朝向Z方向，第1部分MPa之X方向之膜厚之長度X1與長度X2交替重複。同樣，第2部分MPb及第3部分MPc之D1-D2平面中之Y方向之長度比C1-C2平面中之Y方向之長度短。換言之，第1部分MPa、第2部分MPb、及第3部分MPc之各磁性細線於配線寬度方向具有起伏。
又，D1-D2平面中之第1部分MPa與絕緣層120之距離Y1比C1-C2平面中之第1部分MPa與絕緣層120之距離Y2短。同樣，C1-C2平面中之第2部分MPb與第3部分MPc之距離比D1-D2平面中之第2部分MPb與第3部分MPc之距離長。因此，第1部分MPa、第2部分MPb、及第3部分MPc之各磁性細線於膜面(膜厚)方向(例如，於第1部分MPa之情形時為Y方向)具有起伏。
被第1部分MPa、第2部分MPb、及第3部分MPc所包圍之區域由絕緣層122填埋。
設置於磁性體124與半導體層101及102之間之絕緣層123與磁性體124同樣地，於C1-C2平面及D1-D2平面具有朝向區域AR1之U字型之形狀。
例如，將D1-D2平面中之絕緣層123之X方向之長度(區域AR2之X方向之長度)設為L1，將C1-C2平面中之絕緣層123之X方向之長度設為L2時，處於L1＜L2之關係。L2與L1之差量之區域相當於突出部TS。
又，將區域AR1之Y方向上之長度設為L3時，處於L1＜L3之關係。此關係起因於記憶胞陣列10之製造方法。關於記憶胞陣列10之製造方法於下文敍述。
再者，記憶體柱MP朝向X方向之側面與區域AR1(絕緣層120)朝向Y方向之側面之交叉角度θ較佳為大致90°。例如，若自區域AR1側對磁性體124等進行加工時蝕刻量有偏差，則存在記憶體柱MP之側面自區域AR1與區域AR2相接之面朝區域AR2之內側退縮之情形。此時，若角度θ大於90°，因退縮而使長度L1變小，導致記憶胞電晶體MC之尺寸變小。又，於角度θ小於90°之情形時，會產生形狀不良，即於記憶體柱以絕緣層122填埋內部時會形成於Z方向上延伸之狹縫。
1.2 磁性記憶體之製造方法 1.2.1 記憶體柱之製造方法 其次，用圖8～圖22對記憶體柱MP之製造方法之一例進行說明。圖8～圖22分別表示記憶胞陣列10之平面及沿著A1-A2線之剖面(寫作A1-A2剖面)。
以下，對區域AR1及AR2之加工使用MaCE之情形進行說明。例如，MaCE中，於在半導體上形成有成為觸媒之金屬之狀態下，進行半導體之濕式蝕刻時，於半導體與金屬觸媒層之界面中，半導體會優先被蝕刻。藉由觸媒層於經蝕刻之半導體中逐漸沈澱，而可實現各向異性蝕刻。
對於半導體層101及102，使用可進行MaCE之2種半導體材料層。半導體材料例如可選自IV族元素之Si、Ge、或C等。又，半導體材料藉由包含B或Al等III族元素、或者P或As等V族元素作為雜質，可為例如雜質種類或雜質濃度不同之2種Si。又，該2種材料可為GaAs、AlAs、AlGaAs、InP、InAs、InGaAs、InN、InGaN、GaAlN、AlN、BN、或AlBN等III-V族半導體、或者ZnO或ZnS等II-VI族半導體、或其等之混合物即InGaZnO。以下，對半導體層101使用Si且半導體層102使用SiGe之情形進行說明。當SiGe之Ge濃度變高時，MaCE時容易產生SiGe層之側面蝕刻(向XY平面之擴散)。因此，SiGe之Ge濃度較佳為10～20%。
本實施方式中，作為MaCE之濕式蝕刻溶液，例如使用氫氟酸(HF)與雙氧水(H2 O2 )之混合液。
如圖8所示，於半導體基板130，例如交替積層9層半導體層102與8層半導體層101。半導體層101及102之膜厚任意。本實施方式中，自下往上之8層半導體層102較佳為，膜厚較對應於突出部TS之半導體層101薄，以便與記憶體柱MP中之內縮部KB對應。又，最上層之半導體層102之膜厚只要能確保足以形成磁性體124(階面HD)之彎曲部之膜厚即可。
其次，於最上層之半導體層102上，形成區域AR1及AR2，即對應於源極線SL之電極部SLa及突出部SLb之觸媒層121a。
如圖9所示，利用MaCE，對半導體層101及半導體層102進行加工，形成對應於區域AR1及AR2之狹縫。狹縫之底部到達半導體基板130。於狹縫之底面，殘存有觸媒層121a。再者，只要狹縫之底部位於半導體基板130內，可每個圖案均有偏差。
更具體而言，MaCE步驟中，使形成有半導體層101及半導體層102之積層體與觸媒層121a之晶圓浸漬於蝕刻溶液。作為蝕刻溶液，可使用例如氫氟酸及雙氧水之混合液。當使晶圓浸漬於蝕刻溶液時，於半導體層表面、觸媒層、及蝕刻溶液之界面，半導體層101及102溶解於蝕刻液中。藉由於積層體之表面重複進行該反應而將半導體層101及102垂直蝕刻。藉此，形成對應於區域AR1及AR2之狹縫。區域AR1及AR2之形狀(例如，槽之深度)藉由調整觸媒層121a之尺寸或蝕刻時間等來進行控制。
如圖10所示，藉由利用CVD或無電解鍍覆等之選擇生長，於觸媒層121a之上形成導電體層121b。
如圖11所示，形成膜厚為填滿區域AR1且未填滿區域AR2之絕緣層131。此時，絕緣層131之膜厚設為厚於(L1)/2且薄於(L3)/2之膜厚。絕緣層131例如使用SiN。
如圖12所示，例如藉由利用濕式蝕刻之各向同性蝕刻，去除最上層之半導體層102上、及區域AR1內之絕緣層131。此時，於區域AR2內，殘存有絕緣層131。
如圖13所示，形成絕緣層132，以絕緣層132填埋區域AR1。其次，例如利用CMP(chemical mechanical polishing，化學機械拋光)，去除最上層之半導體層102上之絕緣層132。絕緣層132例如使用SiO2 。
如圖14所示，例如利用濕式蝕刻，去除區域AR2之絕緣層131。其次，例如利用乾式蝕刻，於區域AR2中使最上層之半導體層102之角變圓。
如圖15所示，例如利用濕式蝕刻，自區域AR2之側面對半導體層101進行加工，形成區域AR3。區域AR3對應於突出部TS。
如圖16所示，例如利用濕式蝕刻，去除區域AR1之絕緣層132。
如圖17所示，例如利用半導體基板130、以及半導體層101及102之表面氧化形成絕緣層123。再者，例如亦可利用CVD形成絕緣層123。其次，形成膜厚為未填滿區域AR3之磁性體124。其次，形成膜厚為填滿區域AR2且未填滿區域AR1之絕緣層122。其次，於區域AR2及階面HD上利用光微影法形成抗蝕劑133之遮罩圖案。
如圖18所示，利用RIE(reactive ion etching，反應離子蝕刻)對絕緣層122、磁性體124、及絕緣層123進行加工。其次，將抗蝕劑133剝離。藉此，區域AR2及對應於階面HD之區域以外之絕緣層122、磁性體124、及絕緣層123被去除。
如圖19所示，形成絕緣層120。其次，例如利用CMP使絕緣層120之表面平坦化。
如圖20所示，於絕緣層120內形成對應於場力線FL之槽圖案。其次，以配線層125填埋槽圖案之內部。其次，例如利用濕式蝕刻，去除形成於絕緣層120及122上之配線層125。此時，利用過蝕刻，使配線層125之上表面較絕緣層120之上表面低。
如圖21所示，形成絕緣層120，填埋配線層125之上之槽。其次，例如利用CMP使絕緣層120平坦化。其次，對絕緣層120及122進行加工，直至露出磁性體124之上表面為止。再者，圖21之例中係對絕緣層120及122進行加工，直至露出最上層之半導體層102之表面為止，但亦可不露出半導體層102之表面。
如圖22所示，於階面HD之磁性體124之上，形成非磁性體126及磁性體127。藉此，形成MTJ元件。更具體而言，例如利用濺鍍形成非磁性體126及磁性體127。其次，例如於磁性體127上形成抗蝕劑之遮罩圖案。其次，去除露出之磁性體127及非磁性體126之後，將抗蝕劑去除。
於形成MTJ元件之後，如圖5所示，形成絕緣層106。其次，形成開關元件SW及配線層111。
1.2.2 陣列晶片100與電路晶片200之貼合 其次，用圖23～圖25對陣列晶片100與電路晶片200之貼合之一例進行說明。
如圖23所示，將搭載有陣列晶片100之晶圓與搭載有電路晶片200之晶圓利用機械壓力進行貼合。藉此，將絕緣層118與絕緣層208接著。再者，亦可利用電漿處理使絕緣層118及絕緣層208之表面活化(以OH基終結)，並利用OH基彼此之氫鍵結使絕緣層118與絕緣層208接著。其次，將經貼合之陣列晶片100與電路晶片200例如以400℃進行退火。藉此，電極墊119(例如Cu)與電極墊209(例如Cu)接合。
如圖24所示，將陣列晶片100與電路晶片200貼合之後，例如利用濕式蝕刻將陣列晶片100側之半導體基板130去除。其次，以被覆半導體層102及配線層121之方式形成絕緣層103。配線層121與Z2方向上之最上層之半導體層102相比更向Z2方向突出。因此，Z2方向上之絕緣層103之上表面因配線層121而於XY平面具有凹凸之形狀。再者，亦可於去除半導體基板130之後，將觸媒層121a去除。例如，於觸媒層121a為Au之情形時，利用使用有包含王水、碘系溶液、或氰系溶液等之濕式蝕刻溶液之濕式蝕刻將觸媒層121a去除。
如圖25所示，於絕緣層103上形成配線層104及鈍化層105。與絕緣層103同樣，Z2方向上之配線層104及鈍化層105之上表面因配線層121而於XY平面具有凹凸之形狀。即，形成膜厚大致均勻之配線層104。
1.3 本實施方式之效果 若為本實施方式之構成，則能夠形成於Z方向上延伸之磁性體124。藉此，能夠形成將記憶胞MC(磁區)在垂直於基板之方向上積層而成之磁壁記憶體。因此，能夠提高記憶體密度，從而能夠實現磁性記憶體之高積體化。
例如，具有內縮部之圓筒形狀之磁壁記憶體存在以下情形：因與磁性體之剖面面積之關係，用於使磁壁移動之移位電流增大。相對於此，若為本實施方式之構成，能夠使磁性體124形成為細線狀。藉此，能夠抑制移位電流之增大，從而降低消耗電力。
進而，若為本實施方式之構成，能夠於磁性體形成突出部(內縮部)。藉此，能夠抑制磁壁之移位錯誤，提昇可靠性。
進而，若為本實施方式之構成，能夠利用使用有觸媒金屬之濕式蝕刻(MaCE)對由複數個半導體層101與複數個半導體層102交替積層而成之積層體一起進行加工。藉此，能夠使用與如乾式蝕刻之高價真空裝置相比價格低廉之濕式蝕刻裝置。藉此，能夠降低加工步驟之步驟單價。藉此，能夠抑制製造成本之增加。
進而，若為本實施方式之構成，於利用MaCE加工狹縫時，可使用具有孔(hole)形狀(突出部SLb)與線(line)形狀(電極部SLa)之觸媒金屬。藉此，於使孔形成開口時，能夠抑制孔於Z方向上彎曲。
進而，若為本實施方式之構成，能夠利用MaCE對孔(區域AR2)與線(區域AR1)一起進行加工。因此，能夠使孔與線之接觸部分之角度成為大致90°。
進而，若為本實施方式之構成，藉由使用MaCE，能夠抑制加工形狀之開口部附近與底部附近處之孔及線之形狀偏差。用圖26對本效果進行說明。圖26係將使用抗蝕劑之遮罩圖案及RIE對孔(區域AR2)及線(區域AR1)進行加工之情形、與使用MaCE對孔(區域AR2)及線(區域AR1)進行加工之情形加以比較之例圖。再者，圖26之例分別表示遮罩表面、加工形狀之開口部附近之平面、及加工形狀之底部附近之平面。
如圖26所示，例如於抗蝕劑遮罩之情形時，於不進行加工之區域形成抗蝕劑160之遮罩圖案，露出加工區域之積層體(半導體層101及102)。抗蝕劑160之角部因蝕刻而後退。又，於RIE之情形時，加工形狀一般為錐形狀(底部形狀變小)。因此，自開口部朝向底部，孔角部之角度θ擴大為90°以上，孔及線之Y方向之寬度變小。因此，於記憶體柱MP之上部與下部，記憶胞電晶體MC之形狀不同。相對於此，於使用MaCE之情形時，觸媒層121a之形狀即便於底部附近亦會被轉印，因此能夠抑制深度方向(Z方向)上之孔及線之加工形狀之偏差。即，能夠抑制記憶胞電晶體MC之形狀及特性之偏差。
進而，若為本實施方式之構成，能夠於將陣列晶片100與電路晶片200貼合之後，削除半導體基板130而形成配線層104。藉此，能夠使配線層104根據區域AR1及AR2之形狀以被覆其等之方式形成。由於能夠以膜厚大致相同之方式形成配線層104，故而能夠抑制因膜厚局部變薄所導致之配線電阻之增加。
2.第2實施方式 其次，對第2實施方式進行說明。第2實施方式中，說明關於與第1實施方式不同之記憶胞陣列10之佈局之3個例。以下，以與第1實施方式之不同點為中心進行說明。
2.1 第1例 首先，用圖27及圖28對第1例之記憶胞陣列10之佈局進行說明。圖27係記憶胞陣列10之俯視圖。圖28係沿著圖27之A1-A2線之剖視圖。再者，圖27之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
首先，對記憶胞陣列10之平面構成進行說明。
如圖27所示，本例中，於源極線SL之電極部SLa朝向Y方向之1個側面設有複數個矩形狀之突出部SLb。即，對應於1條源極線SL之複數個階面HD(即，記憶體柱MP)沿著X方向配置成一行。圖27之例中，朝向Y方向重複配置有源極線、階面HD及場力線FL之組合。
位元線BL於Y方向上延伸。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件經由開關元件SW共通連接於1條位元線BL。
場力線FL於X方向上延伸。而且，場力線FL於Y方向上設置於階面HD與於Y方向上相鄰且未電性連接之源極線SL之間。
其次，對記憶體柱MP之剖面構成進行說明。
如圖28所示，源極線SL、記憶體柱MP、及階面HD之結構與第1實施方式相同。本例中，作為場力線FL發揮功能之配線層134配置於在Y方向上相鄰之2個記憶體柱MP之間。圖28之例表示利用MaCE對場力線FL進行加工之情形。配線層134係由觸媒層134a與導電體層134b積層而成之積層體。於配線層134之底部及側面設有絕緣層135。
對配線層134之形成方法之一例進行簡略說明。例如，於第1實施方式之圖19中，使絕緣層120平坦化之後，對絕緣層120及122進行加工，直至露出最上層之半導體層102之表面為止。其次，於半導體層102之上形成對應於場力線FL之觸媒層134a之圖案。其次，以遮覆絕緣層120、122、以及123及磁性體124且使觸媒層134a露出之方式形成抗蝕劑之遮罩圖案。其次，利用MaCE對半導體層101及半導體層102進行加工，形成對應於場力線FL之狹縫。其次，去除抗蝕劑之後，於觸媒層134a之上形成導電體層134b。藉此，能夠形成配線層134。
對於觸媒層134a，與觸媒層121a同樣使用對應於MaCE之觸媒材料。對於導電體層134b，與導電體層121b同樣使用例如利用CVD或者無電解鍍覆等形成之Ru、Pt等。
絕緣層135例如可使用利用CVD形成之SiO2 ，亦可使用以配線層134為觸媒將與配線層134相接之半導體層101及102氧化而成之氧化層。
2.2 第2例 其次，用圖29及圖30對第2例之記憶胞陣列10之佈局進行說明。圖29係記憶胞陣列10之俯視圖。圖30係沿著圖29之A1-A2線之剖視圖。再者，圖29之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
首先，對記憶胞陣列10之平面構成進行說明。
如圖29所示，本例中，階面HD(即，記憶體柱MP)及場力線FL之配置與第1實施方式相同。源極線SL於Y方向上延伸，位元線BL於X方向上延伸。而且，沿著Y方向交替配置有位元線BL與場力線FL。沿Y方向配置之複數個記憶體柱MP共通連接於在Y方向上延伸之1條源極線SL。設置於2個區域AR1之間之複數個MTJ元件分別經由開關元件SW共通連接於在X方向上延伸之1條位元線BL。
其次，對記憶體柱之剖面構成進行說明。
如圖30所示，記憶體柱MP、階面HD、及場力線FL之結構與第1實施方式相同。本例中，於絕緣層103之上，形成有於Y方向上延伸且作為源極線SL發揮功能之配線層137。而且，於配線層137與最下層之半導體層102之間設有絕緣層136。絕緣層136例如使用SiO2 。再者，亦可將最下層之半導體層102氧化，形成絕緣層136。配線層137由導電材料構成，例如可為金屬材料、p型半導體、或n型半導體。
於磁性體127之上，設有開關元件SW。於開關元件SW之上，設有於X方向上延伸且作為位元線BL發揮功能之配線層111。
本例中，第1實施方式中說明之觸媒層121a係於MaCE之後被去除。絕緣層136及配線層137例如於去除半導體基板130之後形成。
2.3 第3例 其次，用圖31及圖32對第3例之記憶胞陣列10之佈局進行說明。圖31係記憶胞陣列10之俯視圖。圖32係沿著圖31之A1-A2線之剖視圖。再者，圖31之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
首先，對記憶胞陣列10之平面構成進行說明。
如圖31所示，本例中，場力線FL之配置與第1實施方式相同。複數個階面HD(即，記憶體柱MP)沿著區域AR1朝向Y方向之2個側面配置。而且，2個階面HD以隔著區域AR1相向之方式配置。換言之，複數個記憶體柱MP沿著X方向及Y方向配置成矩陣狀。沿著X方向配置成一行之複數個記憶體柱MP共通連接於在X方向上延伸之1條源極線SL。又，沿著X方向配置之複數個MTJ元件分別經由開關元件SW共通連接於於Y方向上延伸之1條位元線BL。
其次，對記憶體柱MP之剖面構成進行說明。
如圖32所示，記憶體柱MP、階面HD、及場力線FL之結構與第1實施方式相同。本例中，2個記憶體柱MP以隔著區域AR1(絕緣層120)相向之方式配置。於絕緣層103之上形成有於X方向上延伸且作為源極線發揮功能之配線層137。而且，於配線層137與最下層之半導體層102之間設有絕緣層136。
本例中，與第2例同樣，第1實施方式中說明之觸媒層121a係於MaCE之後被去除。絕緣層136及配線層137例如於去除半導體基板130之後形成。
2.4 本實施方式之效果 若為本實施方式之構成，能獲得與第1實施方式相同之效果。
3.第3實施方式 其次，對第3實施方式進行說明。第3實施方式中，對與第1實施方式不同之記憶體柱MP及階面HD之結構進行說明。以下，以與第1及第2實施方式之不同點為中心進行說明。
3.1 記憶胞陣列之平面構成 首先，用圖33及圖34對記憶胞陣列10之平面構成之一例進行說明。再者，圖33之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。圖34表示C1-C2平面及D1-D2平面。
如圖33所示，源極線SL、位元線BL、及場力線FL之配置與第1實施方式相同。
記憶體柱MP設置於突出部SLb朝向Y方向之邊之上。而且，階面HD以於Y方向上延伸之方式設置於突出部SLb之外側。階面HD例如具有呈X方向之邊較Y方向之邊長之大致四邊形之形狀之平坦部。
對應於1條源極線SL之複數個MTJ元件經由未圖示之開關元件SW分別連接於不同之位元線BL。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件共通連接於1條位元線BL。位元線BL於Y方向上延伸，設置於場力線FL之上方。
其次，對記憶體柱MP之平面構成進行說明。
如圖34所示，本實施方式中，記憶體柱MP設置於與區域AR1對向且朝向Y方向之區域AR2之1個側面。換言之，記憶體柱MP與絕緣層122朝向Y方向之側面相接。於絕緣層122與半導體層101及102之間設有絕緣層123。於絕緣層122朝向X方向之面與絕緣層123之間，設有絕緣層120。
例如，如第1實施方式之圖18中所說明，去除區域AR1之絕緣層122、磁性體124、及絕緣層123。其後，自AR1之側面對設置於絕緣層122朝向X方向之側面與絕緣層123之間之磁性體124進行加工。其後，形成絕緣層120。藉此，於絕緣層122與絕緣層123之間設有絕緣層120。
記憶體柱MP於C1-C2平面及D1-D2平面具有X方向之邊較Y方向之邊長之四邊形之形狀。記憶體柱MP為磁性細線。本實施方式之記憶體柱MP即磁性細線之D1-D2平面中之X方向之長度較C1-C2平面中之X方向之長度短。又，D1-D2平面中之記憶體柱MP與絕緣層120之距離，較C1-C2平面中之記憶體柱MP與絕緣層120之距離短。因此，磁性細線於配線寬度方向及膜面方向具有起伏。
3.2 本實施方式之效果 若為本實施方式之構成，能獲得與第1實施方式相同之效果。
再者，亦可將第2實施方式與第3實施方式組合。即，亦可於第2實施方式之第1例～第3例，應用本實施方式之記憶體柱MP及階面HD之結構。
4.第4實施方式 其次，就第4實施方式進行說明。第4實施方式中，就與第1至第3實施方式不同之記憶體柱MP及階面HD之結構，進行說明。以下，以與第1至第3實施方式之不同點為中心進行說明。
4.1 記憶胞陣列之平面構成 首先，用圖35就記憶胞陣列10之平面構成之一例進行說明。再者，圖35之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
如圖35所示，源極線SL及場力線FL之配置與第1實施方式相同。本實施方式中，相對於源極線SL之1個突出部SLb，設有2個記憶體柱MP及階面HD。更具體而言，於突出部SLb朝向X方向之2條邊之上分別設有記憶體柱MP。而且，於突出部SLb朝向Y方向之邊之上未設有記憶體柱MP。與各記憶體柱MP對應地設有具有於X方向上延伸之平坦部之階面HD。
對應於1條源極線SL之複數個MTJ元件，經由未圖示之開關元件SW分別連接於不同之位元線BL。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件，共通連接於1條位元線BL。位元線BL於Y方向上延伸，設置於場力線FL之上方。
4.2 記憶體柱之構成 其次，用圖36及圖37對記憶體柱MP之構成進行說明。圖36係沿著圖35之E1-E2之剖視圖。圖37係沿著圖36之C1-C2線及D1-D2之俯視圖。
如圖36所示，2個記憶體柱MP分別設置於區域AR2朝向X方向之2個側面。2個記憶體柱MP之下端連接於1個底部BB。與各記憶體柱MP對應地設有階面HD。圖36之例中，於1個區域AR2中，以與絕緣層122朝向紙面左側之側面相接之方式設有一記憶體柱MP。而且，於記憶體柱MP之上，設有具有朝紙面左側延伸之平坦部之階面HD。同樣，以與絕緣層122朝向紙面右側之側面相接之方式設有另一記憶體柱MP。而且，於記憶體柱MP之上，設有具有朝紙面右側延伸之平坦部之階面HD。
於各階面HD之上，積層有非磁性體126及磁性體127。
於磁性體127之上，設有開關元件SW。於開關元件SW之上，設有於Y方向上延伸且作為位元線BL發揮功能之配線層111。
其次，對記憶體柱MP之平面構成進行說明。
如圖37所示，本實施方式中，2個記憶體柱MP分別設置於區域AR2朝向X方向之2個側面。以下，圖37之例中，將隔著絕緣層122設置於紙面右側之記憶體柱設為MP1，將設置於紙面左側之記憶體柱設為MP2。記憶體柱MP1及MP2各自作為1個記憶體串MS發揮功能。記憶體柱MP1及MP2於C1-C2平面及D1-D2平面具有Y方向之邊較X方向之邊長之四邊形之形狀。記憶體柱MP1及MP2於Y方向上之長度較絕緣層122之Y方向之長度短。記憶體柱MP1及MP2為磁性細線。本實施方式中，記憶體柱MP1及MP2均係磁性細線之D1-D2平面中之Y方向之長度與C1-C2平面中之Y方向之長度相同。因此，磁性細線不具有配線寬度方向之起伏。又，D1-D2平面中之記憶體柱MP1與記憶體柱MP2之距離較C1-C2平面中之記憶體柱MP1與記憶體柱MP2之距離短。因此，磁性細線於膜面方向具有起伏。
於絕緣層122之3個側面與半導體層101及102之間設有絕緣層123。於絕緣層122朝向X方向之面之一部分與絕緣層123之間，設有記憶體柱MP1及MP2。於區域AR2中與記憶體柱MP1及MP2相比距區域AR1更近之區域，絕緣層122之側面與絕緣層123之間設有絕緣層120。於區域AR2中與記憶體柱MP1及MP2相比距區域AR1更遠之區域，絕緣層122之側面與絕緣層123之間設有絕緣層140。例如，絕緣層140使用SiN。
4.3 記憶體柱之製造方法 其次，用圖38～圖44對記憶體柱MP之製造方法之一例進行說明。圖38～圖44分別表示記憶胞陣列10之平面及沿著E1-E2線之剖面(寫作E1-E2剖面)。
如圖38所示，與第1實施方式之圖8～圖16同樣，形成區域AR1、AR2、及AR3。
如圖39所示，例如利用半導體基板130、以及半導體層101及102之表面氧化形成絕緣層123。其次，形成膜厚為未填滿區域AR3之絕緣層140。其次，形成膜厚為填滿區域AR2且未填滿區域AR1之絕緣層122。
如圖40所示，藉由利用CDE(chemical dry etching，化學乾式蝕刻)等之各向同性蝕刻，將區域AR1內之絕緣層122及絕緣層140去除。其次，利用電漿CVD於表面形成犧牲層。犧牲層使用能獲得對於絕緣層122、123、及140而言足夠之蝕刻選擇比之材料。例如，犧牲層使用多晶矽。例如，利用電漿CVD形成之多晶矽因台階覆蓋性(step coverage)不佳，故而於區域AR1之側面幾乎未形成多晶矽。於此狀態下，例如利用CDE(chemical dry etching)自區域AR1之側面蝕刻絕緣層140，於絕緣層122與絕緣層123之間形成用於設置磁性體124之空隙AG。其次，例如利用濕式蝕刻將犧牲層去除。
如圖41所示，例如利用CVD，以填埋空隙AG之方式形成磁性體124。其次，形成由抗蝕劑142形成之階面HD之遮罩圖案。
如圖42所示，例如利用CDE(chemical dry etching)，將露出之磁性體124去除。藉此，形成底部BB、記憶體柱MP、及階面HD。其次，將抗蝕劑142去除。
如圖43所示，形成絕緣層120，填埋區域AR1。其次，例如利用CMP使絕緣層120之表面平坦化。其次，如第1實施方式之圖20中所說明，形成配線層125。
如圖44所示，如第1實施方式之圖21及圖22中所說明，形成絕緣層120，填埋配線層125之上之槽。其次，例如利用CMP使絕緣層120平坦化。其次，對絕緣層120及122進行加工，直至露出磁性體124之上表面為止。其次，於階面HD之上形成非磁性體126及磁性體127。
4.4 本實施方式之效果 若為本實施方式之構成，能夠獲得與第1實施方式相同之效果。
進而，若為本實施方式之構成，能夠相對於1個突出部SLb(區域AR2)形成2個記憶體柱MP。因此，能夠提高記憶體密度，從而能夠實現磁性記憶體之高積體化。
再者，亦可將第2實施方式與第4實施方式組合。即，亦可對第2實施方式之第1例～第3例應用本實施方式之記憶體柱MP及階面HD之結構。
5.第5實施方式 其次，對第5實施方式進行說明。第5實施方式中，對與第1至第4實施方式不同之記憶體柱MP及階面HD之結構進行說明。以下，以與第1至第4實施方式之不同點為中心進行說明。
5.1 記憶胞陣列之平面構成 首先，用圖45對記憶胞陣列10之平面構成之一例進行說明。再者，圖45之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
如圖45所示，源極線SL及場力線FL之配置與第1實施方式相同。本實施方式中，相對於源極線SL之1個突出部SLb設有4個記憶體柱MP及階面HD。更具體而言，於突出部SLb朝向X方向之2條邊之上分別設有2個記憶體柱MP。設置於突出部SLb之1條邊之上之2個記憶體柱MP於Y方向上相鄰。隔著突出部SLb配置之2個記憶體柱MP於X方向上相向。與各記憶體柱MP對應地，設有具有於X方向上延伸之平坦部之階面HD。即，與突出部SLb朝向X方向之1條邊對應地，設有於Y方向上相鄰之2個階面HD。
於Y方向上相鄰之2個階面HD之上，於X方向上不同之位置設有MTJ元件。
對應於1條源極線SL之複數個MTJ元件經由未圖示之開關元件SW分別連接於不同之位元線BL。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件共通連接於1條位元線BL。位元線BL於Y方向上延伸，設置於場力線FL之上方。
5.2 記憶體柱之構成 其次，用圖46及圖47對記憶體柱MP之構成進行說明。圖46係沿著圖45之E1-E2之剖視圖。圖47係沿著圖46之C1-C2線及D1-D2之俯視圖。
如圖46所示，2個記憶體柱MP以隔著絕緣層122於X方向上相向之方式配置。於X方向上相向之2個記憶體柱MP連接於1個底部BB。階面HD對應於各記憶體柱MP而設置。圖46之例中，以與絕緣層122朝向紙面左側之側面相接之方式設有一記憶體柱MP。而且，於記憶體柱MP之上，設有具有朝紙面左側延伸之平坦部之階面HD。同樣，以與絕緣層122朝向紙面右側之側面相接之方式設有另一記憶體柱MP。而且，於記憶體柱MP之上，設有具有朝紙面右側延伸之平坦部之階面HD。
於各階面HD之上，積層有非磁性體126及磁性體127。圖46之例中，階面HD之端部至非磁性體126及磁性體127之X方向之距離因階面HD而不同。
於磁性體127之上，設有開關元件SW。於階面HD之上方，設有於Y方向上延伸之2條配線層111。開關元件SW連接於2條配線層111中之任一條。
其次，對記憶體柱MP之平面構成進行說明。
如圖47所示，本實施方式中，4個記憶體柱MP於區域AR2朝向X方向之2個側面分別各設有2個。以下，圖47之例中，將隔著絕緣層122設置於紙面右側之2個記憶體柱自距絕緣層120較遠側起設為MP1及MP3，將設置於紙面左側之2個記憶體柱自距絕緣層120較遠側起設為MP2及MP4。記憶體柱MP1～MP4各自作為1個記憶體串MS發揮功能。記憶體柱MP1～MP4於C1-C2平面及D1-D2平面具有Y方向之邊較X方向之邊長之四邊形之形狀。記憶體柱MP1～MP4於Y方向上之長度較絕緣層122之Y方向之長度短。
記憶體柱MP1～MP4為磁性細線。本實施方式中，於記憶體柱MP1～MP4中任一個之情形時，均係磁性細線於D1-D2平面中之Y方向之長度與C1-C2平面中之Y方向之長度相同。因此，磁性細線不具有配線寬度方向之起伏。又，D1-D2平面中之記憶體柱MP1與記憶體柱MP2之距離較C1-C2平面中之記憶體柱MP1與記憶體柱MP2之距離短。同樣，D1-D2平面中之記憶體柱MP3與記憶體柱MP4之距離較C1-C2平面中之記憶體柱MP3與記憶體柱MP4之距離短。因此，磁性細線於膜面方向上具有起伏。
於絕緣層122之3個側面與半導體層101及102之間設有絕緣層123。於絕緣層122朝向X方向之面之一部分與絕緣層123之間分別設有記憶體柱MP1～MP4。於區域AR2中與記憶體柱MP3及MP4相比距區域AR1更近之區域，於絕緣層122之側面與絕緣層123之間設有絕緣層120。於記憶體柱MP1與MP3之間及記憶體柱MP2與MP4之間，設有絕緣層140。於區域AR2中與記憶體柱MP1及MP2相比距區域AR1更遠之區域，於絕緣層122之側面與絕緣層123之間設有絕緣層140。
5.3 記憶體柱之製造方法 其次，用圖48～圖50對記憶體柱MP之製造方法之一例進行說明。圖48～圖50分別表示記憶胞陣列10之平面及E1-E2剖面。
如圖48所示，執行與第4實施方式之至圖42為止之說明相同之步序，形成2個記憶體柱MP(圖47中說明之記憶體柱MP1及MP2)及分別對應之階面HD。
如圖49所示，以於Y方向上相鄰之方式形成2個記憶體柱MP(圖47中說明之記憶體柱MP3及MP4)及分別對應之階面HD。更具體而言，首先形成絕緣層140。其次，藉由利用CDE(chemical dry etching)等之各向同性蝕刻，將表面及區域AR1內之絕緣層140去除。其次，重複與第4實施方式之圖40～圖42相同之步序。
如圖50所示，執行與第4實施方式之圖43及圖44相同之步序，形成配線層125及非磁性體126及磁性體127。
5.4 本實施方式之效果 若為本實施方式之構成，能夠獲得與第1實施方式相同之效果。
進而，若為本實施方式之構成，能夠相對於1個突出部SLb(區域AR2)形成4個記憶體柱MP。因此，能夠提高記憶體密度，從而能夠實現磁性記憶體之高積體化。
再者，亦可將第2實施方式與第5實施方式組合。即，亦可對第2實施方式之第1例～第3例應用本實施方式之記憶體柱MP及階面HD之結構。
6.第6實施方式 其次，對第6實施方式進行說明。第6實施方式中，對與第1至第5實施方式不同之記憶體柱MP及階面HD之結構進行說明。以下，以與第1至第5實施方式之不同點為中心進行說明。
6.1 記憶胞陣列之平面構成 首先，用圖51對記憶胞陣列10之平面構成之一例進行說明。再者，圖51之例中，省略了磁性體124之底部BB、絕緣層120及122、以及半導體層101及102。
如圖51所示，源極線SL及場力線FL之配置與第1實施方式相同。本實施方式中，相對於源極線SL之1個突出部SLb設有6個記憶體柱MP及階面HD。更具體而言，於突出部SLb朝向X方向之2條邊之上分別設有3個記憶體柱MP。設置於突出部SLb之1條邊之上之3個記憶體柱MP於Y方向上相鄰。隔著突出部SLb配置之2個記憶體柱MP於X方向上相向。與各記憶體柱MP對應地設有具有於X方向上延伸之平坦部之階面HD。即，與突出部SLb朝向X方向之1條邊對應地設有於Y方向上相鄰之3個階面HD。
於Y方向上相鄰之3個階面HD之上，於X方向上不同之位置設有MTJ元件。
對應於1條源極線SL之複數個MTJ元件經由未圖示之開關元件SW分別連接於不同之位元線BL。與複數條源極線SL分別對應而沿Y方向配置之複數個MTJ元件共通連接於1條位元線BL。位元線BL於Y方向上延伸，設置於場力線FL之上方。
6.2 記憶體柱之構成 其次，用圖52及圖53對記憶體柱MP之構成進行說明。圖52係沿著圖51之E1-E2之剖視圖。圖53係沿著圖52之C1-C2線及D1-D2之俯視圖。
如圖52所示，2個記憶體柱MP及底部之構成與第5實施方式之圖46相同。於階面HD之上方，於X方向上相鄰配置有於Y方向上延伸之3條配線層111。開關元件SW連接於3條配線層111中之任一條。
其次，對記憶體柱MP之平面構成進行說明。
如圖53所示，本實施方式中，6個記憶體柱MP於區域AR2朝向X方向之2個側面分別各設有3個。以下，圖53之例中，將隔著絕緣層122設置於紙面右側之3個記憶體柱自距絕緣層120較遠側起設為MP1、MP3、及MP5，將設置於紙面左側之3個記憶體柱自距絕緣層120較遠側起設為MP2、MP4、及MP6。記憶體柱MP1～MP6各自作為1個記憶體串MS發揮功能。記憶體柱MP1～MP6於C1-C2平面及D1-D2平面具有Y方向之邊較X方向之邊長之四邊形之形狀。記憶體柱MP1～MP6於Y方向上之長度較絕緣層122之Y方向之長度短。
記憶體柱MP1～MP6為磁性細線。本實施方式中，於記憶體柱MP1～MP4中任一個之情形時，均係磁性細線於D1-D2平面中之Y方向之長度與C1-C2平面中之Y方向之長度相同。因此，磁性細線不具有配線寬度方向之起伏。又，D1-D2平面中之記憶體柱MP1與記憶體柱MP2之距離較C1-C2平面中之記憶體柱MP1與記憶體柱MP2之距離短。同樣，D1-D2平面中之記憶體柱MP3與記憶體柱MP4之距離較C1-C2平面中之記憶體柱MP3與記憶體柱MP4之距離短。D1-D2平面中之記憶體柱MP5與記憶體柱MP6之距離較C1-C2平面中之記憶體柱MP5與記憶體柱MP6之距離短。因此，磁性細線於膜面方向上具有起伏。
於絕緣層122之3個側面與半導體層101及102之間設有絕緣層123。於絕緣層122朝向X方向之面之一部分與絕緣層123之間分別設有記憶體柱MP1～MP6。於區域AR2中與記憶體柱MP5及MP6相比距區域AR1更近之區域，於絕緣層122之側面與絕緣層123之間設有絕緣層120。於記憶體柱MP1與MP3之間、記憶體柱MP3與MP5之間、記憶體柱MP2與MP4之間、及記憶體柱MP4與MP6之間，設有絕緣層140。於區域AR2中與記憶體柱MP1及MP2相比距區域AR1更遠之區域，於絕緣層122之側面與絕緣層123之間設有絕緣層140。
6.3 本實施方式之效果 若為本實施方式之構成，能夠獲得與第1實施方式相同之效果。
進而，若為本實施方式之構成，能夠相對於1個突出部SLb(區域AR2)形成6個記憶體柱MP。因此，能夠提高記憶體密度，從而能夠實現磁性記憶體之高積體化。
再者，亦可將第2實施方式與第6實施方式組合。即，亦可對第2實施方式之第1例～第3例應用本實施方式之記憶體柱MP及階面HD之結構。
7.變化例等 上述實施方式之磁性記憶體包含：複數個第1膜(101)及複數個第2膜(102)，其等在第1方向(Z方向)上交替積層；第1絕緣層(120)，其通過複數個第1膜及複數個第2膜，於與第1方向交叉之第2方向(X方向)上延伸；第2絕緣層(122)，其通過複數個第1膜及複數個第2膜，與第1絕緣層朝向和第1及第2方向交叉之第3方向(Y方向)之面相接；第1磁性體(124)，其包含設置於第2絕緣層與複數個第1膜及複數個第2膜之間之第1部分(記憶體柱MP)、及連接於第1部分之一端且於第2及第3方向之至少一方向上延伸之第2部分(階面HD)；第1配線層(SL)，其連接於第1磁性體之第1部分之另一端；及第1磁阻效應元件(MTJ)，其連接於第1磁性體之第2部分。
藉由應用上述實施方式，提供能夠抑制製造成本增加之半導體存儲裝置。
再者，實施方式並不限定於上述說明之形態，可進行多種變化。
又，上述實施方式中之「連接」亦包括使中間介置例如電晶體或者電阻等其他某物而間接連接之狀態。
對本發明之若干實施方式進行了說明，但該等實施方式係作為例提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種形態實施，能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
相關申請之引用 本申請係以2019年9月18日提出申請之先行之日本專利申請第2019-169536號之優先權之權益為基礎，且追求其權益，該申請之全部內容以引用之形式包含於本文中。
1:磁性記憶體 10:記憶胞陣列 11:BL選擇電路 12:SL選擇電路 13:FL選擇電路 100:陣列晶片 101:半導體層 102:半導體層 103:絕緣層 104:配線層 105:鈍化層 106:絕緣層 107:接觸插塞 108:配線層 111:配線層 112:接觸插塞 113:配線層 114:接觸插塞 115:配線層 116:配線層 117:接觸插塞 118:絕緣層 119:電極墊 120:絕緣層 121:配線層 121a:觸媒層 121b:導電體層 122:絕緣層 123:絕緣層 124:磁性體 125:配線層 126:非磁性體 127:磁性體 130:半導體基板 131:絕緣層 132:絕緣層 133:抗蝕劑 134:配線層 134a:觸媒層 134b:導電體層 135:絕緣層 136:絕緣層 137:配線層 140:絕緣層 142:抗蝕劑 200:電路晶片 201:半導體基板 202:閘極電極 203:接觸插塞 204:配線層 205:配線層 206:接觸插塞 207:絕緣層 208:絕緣層 209:電極墊 AR1:區域 AR2:區域 AR3:區域 BB:底部 BL:位元線 DW:磁壁 FL:場力線 HD:階面 HDa:第1部分 HDb:第2部分 HDc:第3部分 KB:內縮部 L1:長度 L2:長度 L3:長度 MC:記憶胞(磁區) MP:記憶體柱 MP1:記憶體柱 MP2:記憶體柱 MP3:記憶體柱 MP4:記憶體柱 MP5:記憶體柱 MP6:記憶體柱 MPa:第1部分 MPb:第2部分 MPc:第3部分 MS:記憶體串 MTJ:磁阻效應元件 MU:記憶單元 PD:電極墊 S1:側面 S2:側面 S3:側面 SL:源極線 SLa:電極部 SLb:突出部 SW:開關元件 TR:電晶體 TS:突出部 X1:長度 X2:長度 Y1:距離 Y2:距離 θ:角度
圖1係第1實施方式之磁性記憶體之方塊圖。  圖2係第1實施方式之磁性記憶體之剖視圖。  圖3係第1實施方式之磁性記憶體所具備之記憶胞陣列之立體圖。  圖4係第1實施方式之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖5係沿著圖4之A1-A2線之剖視圖。  圖6係沿著圖4之B1-B2線之剖視圖。  圖7係沿著圖5及圖6之C1-C2線及D1-D2線之俯視圖。  圖8係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖9係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖10係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖11係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖12係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖13係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖14係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖15係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖16係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖17係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖18係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖19係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖20係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖21係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖22係表示第1實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖23係表示第1實施方式之磁性記憶體之製造步驟之磁性記憶體之剖視圖。  圖24係表示第1實施方式之磁性記憶體之製造步驟之記憶胞陣列之剖視圖。  圖25係表示第1實施方式之磁性記憶體之製造步驟之記憶胞陣列之剖視圖。  圖26係將使用RIE進行加工所得之孔及線之加工形狀、與使用MaCE進行加工所得之孔及線之加工形狀加以比較之例圖。  圖27係第2實施方式之第1例之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖28係第2實施方式之第1例之磁性記憶體所具備之記憶胞陣列之剖視圖。  圖29係第2實施方式之第2例之磁性記憶體所具備之記憶胞陣列之俯視圖。
圖30係第2實施方式之第2例之磁性記憶體所具備之記憶胞陣列之剖視圖。  圖31係第2實施方式之第3例之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖32係第2實施方式之第3例之磁性記憶體所具備之記憶胞陣列之剖視圖。  圖33係第3實施方式之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖34係表示第3實施方式之磁性記憶體所具備之記憶胞陣列之C1-C2平面及D1-D2平面之圖。  圖35係第4實施方式之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖36係沿著圖35之E1-E2線之剖視圖。  圖37係沿著圖36之C1-C2線及D1-D2線之俯視圖。  圖38係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖39係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖40係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖41係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖42係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖43係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖44係表示第4實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖45係第5實施方式之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖46係沿著圖45之E1-E2線之剖視圖。  圖47係沿著圖46之C1-C2線及D1-D2線之俯視圖。  圖48係表示第5實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖49係表示第5實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖50係表示第5實施方式之磁性記憶體所具備之記憶胞陣列之製造步驟之圖。  圖51係第6實施方式之磁性記憶體所具備之記憶胞陣列之俯視圖。  圖52係沿著圖51之E1-E2線之剖視圖。  圖53係沿著圖52之C1-C2線及D1-D2線之俯視圖。
10:記憶胞陣列
BL:位元線
FL:場力線
HD:階面
MC:記憶胞(磁區)
MP:記憶體柱
MTJ:磁阻效應元件
SL:源極線
SW:開關元件

Claims (9)

  1. 一種磁性記憶體，其包含：複數個第1膜及複數個第2膜，其等在第1方向上交替積層；第1絕緣層，其通過上述複數個第1膜及上述複數個第2膜，於與上述第1方向交叉之第2方向上延伸；第2絕緣層，其通過上述複數個第1膜及上述複數個第2膜，與上述第1絕緣層之朝向和上述第1及第2方向交叉之第3方向之面相接；第1磁性體，其包含設置於上述第2絕緣層與上述複數個第1膜及上述複數個第2膜之間之第1部分、及連接於上述第1部分之一端且於上述第2及第3方向之至少一方向上延伸之第2部分；第1配線層，其連接於上述第1磁性體之上述第1部分之另一端；及第1磁阻效應元件，其連接於上述第1磁性體之上述第2部分。
  2. 如請求項1之磁性記憶體，其中上述第1磁性體之上述第1部分，包含與上述複數個第1膜設置於同層之複數個突出部。
  3. 如請求項1之磁性記憶體，其中上述第1磁性體之上述第2部分，具有自上述第1方向朝上述第2方向彎曲之彎曲部。
  4. 如請求項2之磁性記憶體，其中上述第1磁性體之上述第2部分，具有自上述第1方向朝上述第2方向彎曲之彎曲部。
  5. 如請求項1至4中任一項之磁性記憶體，其中上述第1磁性體之上述第1部分包含：第3部分，其設置於上述第2絕緣層朝向上述第2方向之第1面與上述複數個第1膜及上述複數個第2膜之間；第4部分，其設置於上述第2絕緣層朝向上述第2方向之第2面與上述複數個第1膜及上述複數個第2膜之間；及第5部分，其設置於上述第2絕緣層朝向上述第3方向之第3面與上述複數個第1膜及上述複數個第2膜之間；且於上述第5部分之一端連接有上述第3部分，於上述第5部分之另一端連接有上述第4部分。
  6. 如請求項1至4中任一項之磁性記憶體，其進而包含：第2磁性體，其包含設置於上述第2絕緣層與上述複數個第1膜及上述複數個第2膜之間之第6部分、及連接於上述第6部分且於上述第2及第3方向之至少一方向上延伸之第7部分；及第2磁阻效應元件，其連接於上述第2磁性體之上述第7部分；且上述第1磁性體之上述第1部分係設置於上述第2絕緣層朝向上述第2方向之第4面與上述複數個第1膜及上述複數個第2膜之間；上述第2磁性體之上述第6部分係設置於上述第2絕緣層朝向上述第2方向之第5面與上述複數個第1膜及上述複數個第2膜之間；上述第1部分與上述第6部分連接。
  7. 如請求項1至4中任一項之磁性記憶體，其進而包含第3絕緣層，該第3絕緣層設置於上述第1磁性體之上述第1部分與上述複數個第1膜及上述複數個第2膜之間；且上述第1膜及第2膜分別為IV族半導體、III-V族半導體、及II-VI族半導體中之1種。
  8. 如請求項5之磁性記憶體，其進而包含第3絕緣層，該第3絕緣層設置於上述第1磁性體之上述第1部分與上述複數個第1膜及上述複數個第2膜之間；且上述第1膜及第2膜分別為IV族半導體、III-V族半導體、及II-VI族半導體中之1種。
  9. 如請求項6之磁性記憶體，其進而包含第3絕緣層，該第3絕緣層設置於上述第1磁性體之上述第1部分與上述複數個第1膜及上述複數個第2膜之間；且上述第1膜及第2膜分別為IV族半導體、III-V族半導體、及II-VI族半導體中之1種。
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