KR20240003672A - 산화물 채널층 및 강유전층을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

산화물 채널층 및 강유전층을 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

일 실시예에 따르는 반도체 장치는 기판, 상기 기판의 상부에서, 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 소스 전극층 및 드레인 전극층, 상기 소스 전극층 및 상기 드레인 전극층 사이에서 상기 기판의 표면에 실질적으로 수직인 상기 방향으로 각각 연장되도록 배치되는 제1 및 제2 산화물 채널층, 상기 제1 및 제2 산화물 채널층과 인접하여 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 제1 및 제2 산화물 채널층은 서로 다른 밴드 갭 에너지를 가진다.

Description

산화물 채널층 및 강유전층을 포함하는 반도체 장치 및 이의 제조 방법{semiconductor device including oxide channel layer and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 산화물 채널층 및 강유전층을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 축소된 공간 내에서의 구조적 안정성과 동작 신뢰성을 담보할 수 있는 반도체 장치에 대한 연구가 지속되고 있다. 일 예로서, 메모리 장치의 경우, 메모리 셀 면적 감소를 통해 메모리 셀 집적도를 증가시키는 한편, 메모리 셀 내에 저장되는 신호 정보의 내구성(endurance)을 향상시키는 기술이 연구되고 있다.
상기 목적을 달성할 수 있는 메모리 장치의 후보로서, 강유전성 전계효과트랜지스터가 제시되고 있다. 상기 강유전성 전계효과트랜지스터는 게이트 유전층인 강유전층 내에 서로 다른 배향으로 저장되는 잔류 분극을 이용하여, 신호 정보를 저장하는 메모리 장치일 수 있다.
본 개시의 일 실시 예는, 구조적 안정성 및 동작 신뢰성을 담보할 수 있는 반도체 장치를 제공한다.
본 개시의 일 측면에 따르는 반도체 장치는 기판, 상기 기판의 상부에서, 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 소스 전극층 및 드레인 전극층, 상기 소스 전극층 및 상기 드레인 전극층 사이에서 상기 기판의 표면에 실질적으로 수직인 상기 방향으로 각각 연장되도록 배치되는 제1 및 제2 산화물 채널층, 상기 제1 및 제2 산화물 채널층과 인접하여 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 제1 및 제2 산화물 채널층은 서로 다른 밴드 갭 에너지를 가진다.
본 개시의 다른 측면에 따르는 반도체 장치의 제조 방법에 있어서, 기판의 상부에서 순차적으로 적층되는 소스 전극 물질층, 제1 보호 물질층, 게이트 전극 물질층, 제2 보호 물질층 및 드레인 전극 물질층을 포함하는 적층 구조물을 형성한다. 상기 기판의 상부에서 상기 적층 구조물을 관통하는 홀 패턴을 형성한다. 상기 홀 패턴의 내부에서 상기 제1 및 제2 보호 물질층을 선택적으로 리세스하여 제1 리세스된 공간을 형성한다. 상기 홀 패턴의 내부에서 상기 게이트 전극 물질층을 선택적으로 리세스하여 제2 리세스된 공간을 형성한다. 상기 제2 리세스된 공간의 에지는 상기 제1 리세스된 공간의 상기 제1 및 제2 보호 물질층의 에지로부터 상기 게이트 물질 전극층 내부 방향로 연장된다. 제2 리세스된 공간 내에 강유전층을 형성한다. 상기 제1 리세스된 공간 내에 제1 채널 물질층 및 제2 채널 물질층을 순차적으로 형성한다. 제1 채널 물질층의 밴드 갭 에너지는 제2 채널 물질층의 밴드 갭 에너지보다 작다. 상기 홀 패턴의 내부에 적어도 상기 제2 채널 물질층을 커버하는 제3 보호 물질층을 형성한다.
상술한 본 개시의 실시 예에 따르는 반도체 장치는 동작 내구성(endurance) 및 채널 전도성, 화학적 저항성 등과 관련된 향상된 동작 특성을 제공할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 3은 도 1의 반도체 장치에 대응되는 개략적인 회로도이다.
도 4a는 본 개시의 일 실시 예에 따르는 반도체 장치의 제1 쓰기 동작을 개략적으로 나타내는 도면이다.
도 4b는 도 4a에 대응되는 제1 및 제2 산화물 채널층의 에너지 밴드 다이어그램이다.
도 5a는 본 개시의 일 실시 예에 따르는 반도체 장치의 제2 쓰기 동작을 개략적으로 나타내는 도면이다.
도 5b는 도 5a에 대응되는 제1 및 제2 산화물 채널층의 에너지 밴드 다이어그램이다.
도 6 내지 도 12는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 13 및 도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 소스 전극층과 드레인 전극층은 서로 상대적인 개념일 수 있다. 즉, 강유전성 전계 효과 트랜지스터의 회로 구성에 따라, 상기 소스 전극층과 상기 드레인 전극층은 기능상 서로 교환될 수 있다. 일 예로서, 상기 회로 구성에 따라, 상기 소스 전극층이 드레인 전극으로 기능할 수 있고, 상기 드레인 전극층이 소스 전극으로 기능할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 반도체 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 반도체 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 3은 도 1의 반도체 장치에 대응되는 개략적인 회로도이다.
도 2를 참조하면, 반도체 장치(1)는 기판(101)의 상부에서 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 포함할 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 비휘발성 메모리 요소를 포함할 수 있다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 일 예로서, 강유전성 전계 효과 트랜지스터(ferroelectric field effect transitor)를 포함할 수 있다.
도 3을 참조하면, 제1 메모리 셀(MC1)은 제1 소스 전극(S1) 및 제1 드레인 전극(D1) 사이에서, 제1 강유전층(FD1) 및 제1 게이트 전극(G1)을 포함할 수 있다. 제1 게이트 전극(G1)에 인가되는 쓰기 전압을 통해, 제1 강유전층(FD1)에 소정 배향의 잔류 분극이 신호 정보로서 기록될 수 있다. 제2 메모리 셀(MC2)은 제2 소스 전극(S2) 및 제2 드레인 전극(D2) 사이에서 신호 정보 저장을 위한 제2 강유전층(FD2) 및 제2 게이트 전극(G2)을 포함할 수 있다. 이때, 제1 및 제2 메모리 셀(MC1, MC2)은 드레인 전극(D1, D2)을 공유할 수 있다. 즉, 제1 메모리 셀(MC1)의 제1 드레인 전극(D1) 및 제2 메모리 셀(MC2)의 제2 드레인 전극(D2)은 동일 전극일 수 있다.
마찬가지로, 도 3에서 제3 메모리 셀(MC3)은 제3 소스 전극(S3) 및 제3 드레인 전극(D3) 사이에서 신호 정보 저장을 위한 제3 강유전층(FD3) 및 제3 게이트 전극(G3)을 포함할 수 있다. 제4 메모리 셀(MC4)은 제4 소스 전극(S4) 및 제4 드레인 전극(D4) 사이에서 신호 정보 저장을 위한 제4 강유전층(FD4) 및 제4 게이트 전극(G4)을 포함할 수 있다. 이때, 제3 및 제4 메모리 셀(MC3, MC4)은 드레인 전극(D3, D4)을 공유할 수 있다. 즉, 제3 메모리 셀(MC3)의 제3 드레인 전극(D3) 및 제4 메모리 셀(MC4)의 제4 드레인 전극(D4)은 동일 전극일 수 있다.
도 2를 다시 참조하면, 제2 메모리 셀(MC2) 및 제4 메모리 셀(MC4)은 각각 제1 메모리 셀(MC1) 및 제3 메모리 셀(MC3)의 상부에 배치될 수 있다. 기판(101)의 표면(101S)에 실질적으로 평행한 일 평면 상에서 서로 인접하여 배치되는 제1 메모리 셀(MC1) 및 제3 메모리 셀(MC3)은 셀 분리 구조물(180)에 의해, 서로 전기적으로 분리될 수 있다. 마찬가지로, 기판(101)의 표면(101S)에 실질적으로 평행한 일 평면 상에서 서로 인접하여 배치되는 제2 메모리 셀(MC2) 및 제4 메모리 셀(MC4)은 셀 분리 구조물(180)에 의해, 서로 전기적으로 분리될 수 있다. 도 1 및 도 2를 함께 참조하면, 셀 분리 구조물(180)은 기판(101)의 표면(101S)에 실질적으로 수직인 방향(일 예로서, z-방향) 및 기판(101)의 표면(101S)에 실질적으로 평행한 방향(일 예로서, y-방향)으로 각각 연장되는 절연성 장벽 구조물일 수 있다. 셀 분리 구조물(180)은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 조합을 포함할 수 있다. 일 실시 예로서, 셀 분리 구조물(180)은 실리콘 질화물층 또는 금속 질화물층을 포함할 수 있다.
도 1 및 도 2를 함께 참조하면, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 구조적인 측면에서 실질적으로 동일한 구성을 가질 수 있으나, 도 3의 회로도에 근거하여, 전기적인 측면에서 서로 독립적으로 동작할 수 있다. 일 실시 예로서, 제1 및 제2 메모리 셀(MC1, MC2)은 구조적인 측면에서 드레인 전극층(130)을 공유하도록 배치되나, 도 3의 회로도에 근거하여 전기적인 측면에서 서로 독립적으로 동작할 수 있다. 마찬가지로, 제3 및 제4 메모리 셀(MC3, MC4)은 구조적인 측면에서 드레인 전극층(130)을 공유하도록 배치되나, 도 3의 회로도에 근거하여 전기적인 측면에서 서로 독립적으로 동작할 수 있다.
한편, 도 2에서는, 기판(101)의 상부에 배치되는 4개의 메모리 셀(MC1, M2, MC3, MC4)을 개시하고 있지만, 본 개시된 발명 사상은 반드시 이에 한정되지 않을 수 있다. 몇몇 다른 실시 예들에 있어서, 반도체 장치(1)는 기판(101)의 상부에 배치되는 다른 다양한 개수의 메모리 셀을 포함할 수 있다.
도 1 및 도 2를 함께 참조하면, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 각각은 기판(101)의 상부에서 서로 이격하여 배치되는 소스 전극층(110) 및 드레인 전극층(130), 소스 전극층(110) 및 드레인 전극층(130) 사이에 배치되는 제1 및 제2 산화물 채널층(122, 124), 제1 및 제2 산화물 채널층(122, 124)과 인접하여 배치되는 강유전층(140), 강유전층(140) 상에 배치되는 게이트 전극층(150)을 포함한다. 또한, 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4) 각각은 기판(101)의 상부에서 제1 및 제2 산화물 채널층(122, 124)을 커버하도록 배치되는 제1 및 제2 채널 보호층(160, 170)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 기판(101)이 제공된다. 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 상기 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 기판(101)은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다.
도 1 및 도 2에 도시되지 않지만, 기판(101)은 집적 회로를 포함할 수 있다. 상기 집적 회로는 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 구동 및 제어하는 셀 구동 회로를 포함할 수 있다. 상기 집적 회로는 일 예로서, 다이오드, 트랜지스터와 같은 전기 소자를 포함할 수 있다.
기판(101) 상에 베이스 절연층(105)이 배치될 수 있다. 베이스 절연층(110)은 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 둘 이상을 포함할 수 있다. 도 1 및 도 2에 도시되지 않지만, 베이스 절연층(105) 내부에는 적어도 한 층의 전도층이 배치될 수 있다. 상기 적어도 한 층의 전도층은 기판(101)의 서로 다른 집적 회로를 연결하는 배선, 또는 상기 집적 회로와 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 연결하는 배선으로서 기능할 수 있다
베이스 절연층(105) 상에 소스 전극층(110)이 배치될 수 있다. 소스 전극층(110)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 도핑된 실리콘, 백금, 금, 팔라듐, 몰리브덴, 니켈, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 1 및 도 2를 참조하면, 기판(101)의 표면(101S)에 실질적으로 수직인 방향(일 예로서, z-방향)에 대하여, 소스 전극층(110)과 이격하여 드레인 전극층(130)이 배치될 수 있다. 드레인 전극층(130)은 소스 전극층(110)과 실질적으로 동일한 재질로 이루어질 수 있다.
도 2를 참조하면, 소스 전극층(110)과 드레인 전극층(130) 사이에 제1 산화물 채널층(122)이 배치될 수 있다. 제1 산화물 채널층(122)은 기판(101)의 표면(101S)에 실질적으로 수직인 상기 방향(일 예로서, z-방향)으로 연장되도록 배치될 수 있다. 이에 따라, 제1 산화물 채널층(122)은 소스 전극층(110) 및 드레인 전극층(130)과 접하도록 배치될 수 있다. 제1 산화물 채널층(122)은 소스 전극층(110) 및 드레인 전극층(130) 사이에 전계가 인가될 때, 상기 인가된 전계를 따라 소정의 전자 이동도(electron mobility)를 가지고 이동하는 전자를 포함할 수 있다.
제1 산화물 채널층(122)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 갈륨산화물, 인듐갈륨산화물, 인듐셀레늄산화물, 인듐마그네슘산화물, 인듐갈륨아연산화물, 인듐주석갈륨아연산화물, 인듐은산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
도 2를 참조하면, 제1 산화물 채널층(122)과 인접하여 제2 산화물 채널층(124)이 배치될 수 있다. 일 실시 예에서, 제2 산화물 채널층(124)은 제1 산화물 채널층(122)과 접하도록 배치될 수 있다. 제2 산화물 채널층(124)은 소스 전극층(110)과 드레인 전극층(130) 사이에서 기판(101)의 표면(101S)에 실질적으로 수직인 상기 방향(일 예로서, z-방향)으로 연장되도록 배치될 수 있다.
제2 산화물 채널층(124)은 소스 전극층(110) 및 드레인 전극층(130)과 접하도록 배치될 수 있다. 제2 산화물 채널층(124)은 소스 전극층(110) 및 드레인 전극층(130) 사이에 전계가 인가될 때, 상기 인가된 전계를 따라 소정의 전자 이동도(electron mobility)를 가지고 이동하는 전자를 포함할 수 있다.
제2 산화물 채널층(124)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 갈륨산화물, 인듐갈륨산화물, 인듐셀레늄산화물, 인듐마그네슘산화물, 인듐갈륨아연산화물, 인듐주석갈륨아연산화물, 인듐은산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제2 산화물 채널층(124)은 제1 산화물 채널층(122)과 서로 다른 밴드 갭 에너지를 가질 수 있다. 일 실시 예로서, 제2 산화물 채널층(124)은 제1 산화물 채널층(122)보다 작은 밴드 갭 에너지가 를 가질 수 있다.
도 2를 참조하면, 소스 전극층(110) 및 드레인 전극층(130) 사이에서, 제1 및 제2 산화물 채널층(124)과 인접하여 강유전층(140)이 배치될 수 있다. 구체적으로, 강유전층(140)은 제2 산화물 채널층(124) 상에 배치될 수 있다. 강유전층(140)은 서로 다른 배향을 가지는 한 쌍의 잔류 분극을 가질 수 있다. 강유전층(140)은 제2 산화물 채널층(124)과 접하도록 배치될 수 있다. 강유전층(140)은 소스 전극층(110) 및 드레인 전극층(130)과 이격하도록 배치될 수 있다. 강유전층(140)은 금속 산화물을 포함할 수 있다. 일 예로서, 상기 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다.
강유전층(140) 상에는 게이트 전극층(150)이 배치될 수 있다. 게이트 전극층(150)은 소스 전극층(110) 및 드레인 전극층(130)과 이격하도록 배치될 수 있다. 게이트 전극층(150)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 도핑된 실리콘, 백금, 금, 팔라듐, 몰리브덴, 니켈, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
게이트 전극층(150)과 제1 및 제2 산화물 채널층(122, 124) 사이에 인가되는 쓰기 전압의 극성에 따라, 강유전층(140) 내부에 서로 다른 배향을 가지는 한 쌍의 잔류 분극이 기록될 수 있다. 상기 잔류 분극은 강유전층(140) 내에 신호 정보로서, 저장될 수 있다.
도 1 및 도 2를 다시 참조하면, 기판(101)의 상부에서 제1 산화물 채널층(122)을 커버하도록 제1 채널 보호층(160)이 배치될 수 있다. 제1 채널 보호층(160)은 기판(101)의 표면(101S)에 실질적으로 수직인 방향으로 연장될 수 있다. 제1 채널 보호층(160)은 기둥 형태의 구조물 일 수 있다. 제1 채널 보호층(160)은 소스 전극층(110), 제1 산화물 채널층(122) 및 드레인 전극층(130)의 측면을 패시베이션하도록 배치될 수 있다
또한, 기판(101)의 상부에서 제2 산화물 채널층(124)을 커버하도록 제2 채널 보호층(170)이 배치될 수 있다. 제2 채널 보호층(170)은 소스 전극층(110)과 드레인 전극층(130) 사이에서 제2 산화물 채널층(124)을 밀폐시키도록 배치될 수 있다. 제2 채널 보호층(170)은 기판(101)의 표면(101S)에 실질적으로 평행한 방향(일 예로서, y-방향)으로, 제2 산화물 채널층(124)과 접하도록 배치될 수 있다.
제1 및 제2 채널 보호층(160, 170) 각각은 절연 물질을 포함할 수 있다. 일 실시 예에서, 제1 및 제2 채널 보호층(160, 170) 각각은 질화물을 포함할 수 있다. 상기 질화물은 일 예로서, 실리콘 질화물 또는 금속 질화물일 수 있다. 상기 질화물은 수소(H) 또는 불소(F)를 포함하는 화학 물질이 확산하는 것을 억제할 수 있다. 이에 따라, 제1 및 제2 채널 보호층(160, 170)은 상기 화학 물질이 제1 및 제2 산화물 채널층(122, 124)의 외부로부터 제1 및 제2 산화물 채널층(122, 124)의 내부로 유입되는 것을 차단할 수 있다. 그 결과, 상기 화학 물질이 제1 및 제2 산화물 채널층(122, 124)의 전기적 특성을 열화시키는 것을 방지할 수 있다.
도 1 및 도 2를 다시 참조하면, 제1 채널 보호층(160)은 베이스 절연층(105) 상에서 기판(101)의 표면(101S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 연장되는 구조물일 수 있다. 제1 채널 보호층(160)은 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)을 관통하여 기판(101)의 표면(101S)에 실질적으로 수직인 방향(일 예로서, z-방향)으로 형성되는 홀(11, 12)을 채우도록 형성될 수 있다.
제1 산화물 채널층(122), 소스 전극층(110) 및 드레인 전극층(130)은 기판(101)의 상부에서 제1 채널 보호층(160)의 외주면을 둘러싸도록 배치될 수 있다. 제2 산화물 채널층(124)은 제1 산화물 채널층(122) 상에서 제1 채널 보호층(160)을 둘러싸도록 배치될 수 있다. 도 4a는 본 개시의 일 실시 예에 따르는 반도체 장치의 제1 쓰기 동작을 개략적으로 나타내는 도면이다. 도 4b는 도 4a에 대응되는 제1 및 제2 산화물 채널층의 에너지 밴드 다이어그램이다. 도 5a는 본 개시의 일 실시 예에 따르는 반도체 장치의 제2 쓰기 동작을 개략적으로 나타내는 도면이다. 도 5b는 도 5a에 대응되는 제1 및 제2 산화물 채널층의 에너지 밴드 다이어그램이다. 도 4a 및 도 5a는 도 2의 'A' 영역의 부분 확대도이다. 반도체 장치(1)의 상기 제1 및 제2 쓰기 동작은 일 예로서, 제1 메모리 셀(MC1)을 이용하여 설명될 수 있다.
도 4a를 참조하면, 제1 메모리 셀(MC1)에 대한 상기 제1 쓰기 동작이 진행될 수 있다. 상기 제1 쓰기 동작은, 제1 및 제2 산화물 채널층(122, 124)을 접지하고, 게이트 전극층(150)에 음의 극성을 가지는 제1 쓰기 전압을 인가하는 과정으로 진행될 수 있다. 상기 제1 쓰기 전압은 강유전층(140)의 분극을 제1 방향으로 정렬시킬 수 있다. 상기 제1 방향은 제2 산화물 채널층(124)으로부터 게이트 전극층(150)에 이르는 방향일 수 있다.
상기 제1 쓰기 전압이 제거된 후에, 강유전층(140) 내부에 상기 제1 방향으로 정렬되는 제1 잔류 분극(P1)이 형성됨으로써, 강유전층(140)은 제1 잔류 분극(P1)을 제1 신호 정보로서 저장할 수 있다. 제1 잔류 분극(P1)은 제2 산화물 채널층(124)에 인접한 강유전층(140)의 내부 영역에 음의 전하(n)를 배치시키고 게이트 전극층(150)에 인접한 강유전층(140)의 내부 영역에 양의 전하(p)를 배치시킬 수 있다.
도 4b를 참조하면, 상기 제1 쓰기 동작이 진행된 이후, 제1 및 제2 산화물 채널층(122, 124)의 에너지 상태가 도시될 수 있다. 즉, 도 4b는 강유전층(140)의 내부에 잔류 분극(P1)이 형성된 이후에, 제1 및 제2 산화물 채널층(122, 124)의 에너지 밴드 다이어그램일 수 있다. 제1 및 제2 산화물 채널층(122, 124)의 밴드 갭 에너지(Eg-122, Eg-124)가 서로 다르기 때문에, 제1 및 제2 산화물 채널층(122, 124)의 계면에서 밴드 밴딩이 발생할 수 있다. 이때, 제1 및 제2 산화물 채널층(122, 124) 각각의 페르미 에너지 레벨(EF-122, EF-124)은 제1 및 제2 산화물 채널(122, 124)의 전도대(conduction band)와 가전자대(valence band)사이에 위치할 수 있다. 도 4b에서, 'Ec-122'및 'Ev-122'는 각각 제1 산화물 채널층(122)의 전도대 에너지와 가전자대 에너지를 지칭하며, 'Ec-124' 및 'Ev-124'는 각각 제2 산화물 채널층(124)의 전도대 에너지와 가전자대 에너지를 지칭할 수 있다.
도 5a를 참조하면, 제1 메모리 셀(MC1)에 대한 상기 제2 쓰기 동작이 진행될 수 있다. 상기 제2 쓰기 동작은, 제1 및 제2 산화물 채널층(122, 124)을 접지하고, 게이트 전극층(150)에 양의 극성을 가지는 제2 쓰기 전압을 인가하는 과정으로 진행될 수 있다. 상기 제2 쓰기 전압은 강유전층(140)의 분극을 제2 방향으로 정렬시킬 수 있다. 상기 제2 방향은 게이트 전극층(150)으로부터 제2 산화물 채널층(124)에 이르는 방향일 수 있다.
상기 제2 쓰기 전압이 제거된 후에, 강유전층(140) 내부에 상기 제2 방향으로 정렬되는 제2 잔류 분극(P2)이 형성됨으로써, 강유전층(140)은 제2 잔류 분극(P2)을 제2 신호 정보로 저장할 수 있다. 제2 잔류 분극(P2)은 제2 산화물 채널층(124)에 인접한 강유전층(140)의 내부 영역에 양의 전하(p)를 배치시키고 게이트 전극층(150)에 인접한 강유전층(140)의 내부 영역에 음의 전하(n)를 배치시킬 수 있다. 또한, 상기 제2 쓰기 동작 후에, 제1 및 제2 산화물 채널층(122, 124)의 계면에 전자(c)가 축적될 수 있다.
도 5b를 참조하면, 상기 제2 쓰기 동작이 진행된 후, 제1 및 제2 산화물 채널층(122, 124)의 에너지 상태가 도시될 수 있다. 즉, 도 5b는 강유전층(140)의 내부에 잔류 분극(P2)이 형성된 이후에, 제1 및 제2 산화물 채널층(122, 124)의 에너지 밴드 다이어그램일 수 있다. 제1 및 제2 산화물 채널층(122, 124) 각각의 페르미 에너지 레벨(EF-122, EF-124)은 제1 및 제2 산화물 채널(122, 124)의 계면에서, 제2 산화물 채널층(124)의 전도대 에너지보다 높을 수 있다. 이에 따라, 제1 및 제2 산화물 채널(122, 124)의 계면에서, 전도성 캐리어인 전자(c)가 축적될 수 있다.
한편, 제1 메모리 셀(MC1)에 대한 읽기 동작은, 게이트 전극층(150)에 양의 극성을 가지는 읽기 전압을 인가하고, 소스 전극층(110)과 드레인 전극층(130) 사이에 동작 전압을 인가하여, 소스 전극층(110)과 드레인 전극층(130) 사이에 흐르는 전류를 판정하는 과정으로 진행될 수 있다. 이때, 상기 읽기 전압의 절대치는 상기 제1 및 제2 신호 정보를 변경시키지 않을 만큼 충분히 작을 수 있다. 몇몇 실시 예들에서, 상기 읽기 전압은 0 V 일 수 있다.
제1 메모리 셀(MC1)의 강유전층(140)이 도 5a 및 도 5b과 관련하여 설명한, 상기 제2 신호 정보를 저장하는 경우, 상기 읽기 동작 시에 제1 및 제2 산화물 채널층(122, 124)의 계면에 축적된 전자는 소스 전극층(110)과 드레인 전극층(130) 사이를 전도하면서 채널 전류의 밀도를 증가시킬 수 있다. 반면에, 제1 메모리 셀(MC1)의 강유전층(140)이 도 4a 및 도 4b과 관련하여 설명한, 상기 제1 신호 정보를 저장하는 경우, 소스 전극층(110)과 드레인 전극층(130) 사이를 전도하는 채널 전류는 충분히 낮을 수 있다. 일 예로서, 상기 충분히 낮은 채널 전류는 누설 전류의 크기에 대응할 수 있다.
이에 따라, 제1 메모리 셀(MC1)에 대해 읽기 동작을 수행할 때, 상기 제1 및 제2 산화물 채널층(122, 124)의 계면에 축적된 전자로 인해 상기 채널 전류의 밀도가 증가함으로써, 상기 제2 신호 정보를 상기 제1 신호 정보와 대비하여 보다 쉽게 식별할 수 있다.
한편, 본 개시의 일 실시 예에 따르면, 강유전층(140)이 제2 산화물 채널층(124) 상에 형성될 수 있다. 금속 산화물을 포함하는 강유전층(140)이 제2 산화물 채널층(124)과 계면을 이룸으로써, 상기 계면에 원하지 않는 절연층이 형성되는 것을 방지할 수 있다. 종래의 경우, 금속 산화물을 포함하는 강유전층이 반도체 기판 상에 직접 형성될 경우, 상기 반도체 기판의 산화에 의해 상기 반도체 기판과 상기 강유전층 사이의 계면에 저유전율의 계면 절연층이 형성될 수 있다. 상기 계면 절연층은 상기 강유전층과 직렬 연결되어, 상기 강유전층보다 얇은 저유전층을 형성할 수 있다. 이에 따라, 트랜지스터의 동작을 위해 상기 반도체 기판과 상기 강유전층 사이에 게이트 전압이 인가될 때, 상기 강유전층보다 상기 계면 절연층에 전계가 집중되면서, 상기 트랜지스터의 내구성(endurance)이 열화되는 현상이 발생될 수 있다. 반면에, 본 개시의 일 실시 예에 따르면, 강유전층(140)과 제2 산화물 채널층(124)의 계면에 계면 절연층이 형성되는 것이 방지됨으로써, 반도체 장치의 내구성이 열화되는 것을 완화할 수 있다.
도 6 내지 도 12는 본 개시의 일 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 6 내지 도 12와 관련하여 설명하는 반도체 장치의 제조 방법은 도 1 및 도 2와 관련하여 상술한 반도체 장치(1)의 제조 방법에 적용될 수 있다.
도 6을 참조하면, 기판(1010)을 제공한다. 기판(1010)은 반도체 물질을 포함할 수 있다. 구체적으로, 상기 반도체 물질은 실리콘, 게르마늄, 갈륨비소 등을 포함할 수 있다. 기판(101)은 n형 또는 p형으로 도핑되어 소정의 전도성을 가질 수 있다.
도 6에 도시되지 않지만, 기판(1010) 내에 집적 회로가 형성될 수 있다. 상기 집적 회로는 기판(1010)의 상부에 형성되는 메모리 셀을 구동 및 제어하는 셀 구동 회로를 포함할 수 있다. 상기 집적 회로는 일 예로서, 다이오드, 트랜지스터와 같은 전기 소자를 포함할 수 있다.
기판(1010) 상에 베이스 절연층(1050)을 형성할 수 있다. 베이스 절연층(1050)은 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 둘 이상을 포함할 수 있다. 도 6에 도시되지 않지만, 베이스 절연층(1050) 내부에는 적어도 한 층의 전도층이 배치될 수 있다. 상기 전도층은 기판(1010)의 서로 다른 집적 회로를 연결하는 배선, 또는 상기 집적 회로와 상기 메모리 셀을 연결하는 배선으로서 기능할 수 있다
베이스 절연층(1050) 상에 적층 구조물(1000)을 형성할 수 있다. 적층 구조물(1000)은 순차적으로 적층되는 소스 전극 물질층(1100), 제1 보호 물질층(1120), 게이트 전극 물질층(1200), 제2 보호 물질층(1140), 드레인 전극 물질층(1300), 제2 보호 물질층(1140), 게이트 전극 물질층(1200), 제1 보호 물질층(1120), 및 소스 전극 물질층(1100)을 포함할 수 있다.
소스 전극 물질층(1100), 게이트 전극 물질층(1200), 및 드레인 전극 물질층(1300)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 일 예로서, n형 도핑된 실리콘, 백금, 금, 팔라듐, 몰리브덴, 니켈, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 소스 전극 물질층(1100), 게이트 전극 물질층(1200), 및 드레인 전극 물질층(1300)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링 법을 이용하여 형성할 수 있다.
제1 및 제2 보호 물질층(1120, 1140) 각각은 질화물을 포함할 수 있다. 상기 질화물은 일 예로서, 실리콘 질화물 또는 금속 질화물일 수 있다. 제1 및 제2 보호 물질층(1120, 1140)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링 법을 이용하여 형성할 수 있다. 제1 및 제2 보호 물질층(1120, 1140)은 소스 전극 물질층(1100), 게이트 전극 물질층(1200), 및 드레인 전극 물질층(1300)과 식각 선택비를 가질 수 있다.
도 7을 참조하면, 기판(1010)의 상부에서 적층 구조물(1000)을 관통하는 홀 패턴(H)을 형성한다. 홀 패턴(H)은 적층 구조물(1000)을 선택적으로 식각하여 형성될 수 있다. 홀 패턴(H)은 기판(1010)의 표면(1010S)에 실질적으로 수직인 방향으로 형성되며, 베이스 절연층(1050)을 노출시킬 수 있다.
도 8을 참조하면, 홀 패턴(H)의 내부에서 제1 및 제2 보호 물질층(1120, 1140)을 선택적으로 리세스하여 제1 리세스된 공간(R1)을 형성한다. 또한, 홀 패턴(H)의 내부에서 게이트 전극 물질층(1200)을 선택적으로 리세스하여 제2 리세스된 공간(R2)을 형성한다.
일 실시 예에서, 제1 리세스된 공간(R1)을 형성하는 공정은 상기 제1 및 제2 보호 물질층(1120, 1140)을 기판(1010)의 표면(1010S)에 실질적으로 평행한 방향으로 식각하는 과정을 포함할 수 있다. 또한, 제2 리세스된 공간(R2)을 형성하는 공정은 게이트 전극 물질층(1200)을 기판(1010)의 표면(1010S)에 실질적으로 평행한 방향으로 식각하는 과정을 포함할 수 있다. 이때, 상기 식각된 게이트 전극 물질층(1200)의 에지(1200E)는 식각된 제1 및 제2 보호 물질층(1120, 1140)의 에지(1120E, 1140E)보다 홀 패턴(H)으로부터 더 멀리 위치할 수 있다.
도 8을 참조하면, 제2 리세스된 공간(R2)은 제1 리세스된 공간(R1)보다 측면 방향(일 예로서, x-방향)로 더 연장될 수 있다. 즉, 게이트 전극 물질층(1200)은 제1 및 제2 보호 물질층(1120, 1140)보다 측면 방향(일 예로서, x-방향)으로 더 리세스될 수 있다. 이때, 제1 및 제2 보호 물질층(1120, 1140)은 실질적으로 동일한 양만큼 리세스될 수 있다. 이에 따라, 제1 및 제2 보호 물질층(1120, 1140)의 에지(1120E, 1140E)는 기판(1010)의 표면(1010S)에 실질적으로 수직인 방향(즉, z-방향)으로 중첩되도록 위치할 수 있다.
일 실시 예에서, 제1 및 제2 리세스된 공간(R1, R2)을 형성하는 방법은, 식각 선택비를 가지는 식각액을 홀 패턴(H) 내부로 주입하여, 제1 및 제2 보호 물질층(1120, 1140) 및 게이트 전극 물질층(1200)을 선택적으로 식각하는 과정으로 진행될 수 있다.
도 9를 참조하면, 제2 리세스 공간(R2) 내에 강유전층(1400)을 형성한다. 일 실시 예에서, 강유전층(1400)은 제2 리세스 공간(R2)을 채우도록 형성될 수 있다. 강유전층(1400)은 금속 산화물을 포함할 수 있다. 일 예로서, 상기 금속 산화물은 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 강유전층(1400)은 일 예로서, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
도 10을 참조하면, 제1 리세스 공간(R1) 내에 제1 채널 물질층(1500)을 형성하고, 제1 채널 물질층(1500) 상에 제2 채널 물질층(1600)을 형성할 수 있다. 제1 채널 물질층(1500)은 기판(1010)의 표면(1010S)에 실질적으로 평행한 방향(일 예로서, x-방향)으로 제1 및 제2 보호 물질층(1120, 1140) 및 강유전층(1400)과 접하도록 형성될 수 있다. 제2 채널 물질층(1600)은 제1 채널 물질층(1500)과 접하도록 형성될 수 있다. 일 실시 예에서, 제1 및 제2 채널 물질층(1400, 1500)에 의해 제1 리세스 공간(R1)은 채워질 수 있다.
제1 및 제2 채널 물질층(1400, 1500) 각각은 금속 산화물을 포함할 수 있다. 일 예로서, 상기 금속 산화물은 갈륨산화물, 인듐갈륨산화물, 인듐셀레늄산화물, 인듐마그네슘산화물, 인듐갈륨아연산화물, 인듐주석갈륨아연산화물, 인듐은산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 및 제2 채널 물질층(1400, 1500)은 일 예로서, 화학기상증착법 또는 원자층 증착법을 이용하여 형성될 수 있다.
제1 채널 물질층(1500)의 밴드 갭 에너지의 크기는 제2 채널 물질층(1600)의 밴드 갭 에너지의 크기와 다를 수 있다. 일 실시 예로서, 제1 채널 물질층(1500)의 밴드 갭 에너지는 제2 채널 물질층(1600)의 밴드 갭 에너지보다 작을 수 있다.
도 11을 참조하면, 베이스 절연층(1050) 상에서 홀 패턴(H)의 내부에 제3 보호 물질층(1700)을 형성할 수 있다. 제3 보호 물질층(1700)은 적어도 제2 채널 물질층(1600)을 커버하도록 형성될 수 있다. 구체적으로, 소스 전극 물질층(1100), 드레인 전극 물질층(1300) 및 제2 채널 물질층(1600)의 측면을 커버하도록 형성될 수 있다. 제3 보호 물질층(1700)은 질화물을 포함할 수 있다. 상기 질화물은 일 예로서, 실리콘 질화물 또는 금속 질화물일 수 있다.
일 실시 예에서, 제3 보호 물질층(1700)을 형성하는 공정은 홀 패턴(H1)의 내부를 채우는 질화물 구조물을 형성하는 과정으로 진행될 수 있다. 제3 보호 물질층(1700)은 일 예로서, 화학기상증착법, 원자층 증착법, 또는 스퍼터링 법을 이용하여 형성할 수 있다.
도 12를 참조하면, 서로 다른 제3 보호 물질층(1700) 사이에 위치하는 트렌치 패턴(T)을 형성한다. 트렌치 패턴(T)는 기판(1010)의 표면(1010S)에 실질적으로 수직인 방향(일 예로서, z-방향) 및 기판(1010)의 표면(1010S)에 실질적으로 평행한 방향(일 예로서, y-방향)으로 각각 연장될 수 있다. 이어서, 트렌치 패턴(T)의 내부를 전도성 물질로 채워서, 셀 분리 구조물(1800)을 형성할 수 있다.
셀 분리 구조물(1800)은 절연 물질을 포함할 수 있다. 일 예로서, 상기 절연 물질은 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예로서, 셀 분리 구조물(1800)은 실리콘 질화물층 또는 금속 질화물층을 포함할 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 반도체 장치를 제조할 수 있다.
도 13 및 도 14는 본 개시의 또다른 실시 예에 따르는 반도체 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 도 13을 참조하면, 셀 웨이퍼(2a) 및 구동 회로 웨이퍼(2b)를 각각 제조할 수 있다.
셀 웨이퍼(2a)는 기판(101a), 베이스 절연층(105a), 셀 구조물(21), 셀 배선 구조물(22) 및 셀 캡핑 절연층(230)을 포함할 수 있다. 기판(101a), 베이스 절연층(105a) 및 셀 구조물(21)의 구성은 도 1 및 도 2와 관련하여 설명한 반도체 장치(1)의 구성과 실질적으로 동일하다. 다만, 기판(101a)은 셀 구조물(21)의 구동 및 제어를 위한 셀 구동 회로를 구비하지 않을 수 있다. 상기 셀 구동 회로는 구동 회로 웨이퍼(2b)의 내부에 형성될 수 있다.
셀 배선 구조물(22)은 셀 구조물(21)의 상부에 형성될 수 있다. 셀 배선 구조물(22)은 소스 전극층(110a) 및 드레인 전극층(130a)과 전기적으로 연결되는 적어도 하나의 셀 회로 패턴층(210)을 포함할 수 있다. 또한, 셀 배선 구조물(22)은 상기 적어도 하나의 셀 회로 패턴층(210)을 소스 전극층(110a) 및 드레인 전극층(130a)과 전기적으로 연결시키는 소스 컨택층(210C1) 및 드레인 컨택층(210C2)을 포하할 수 있다. 도시되지는 않지만, 상기 적어도 하나의 셀 회로 패턴층(210)은 게이트 컨택층을 통해 셀 구조물(21)의 게이트 전극층과 전기적으로 연결될 수 있다.
또한, 셀 배선 구조물(22)은 적어도 하나의 셀 회로 패턴층(210)과 전기적으로 연결되는 셀 접합 패드(220)를 구비할 수 있다. 셀 접합 패드(220)는 셀 패드 컨택층(220C)을 통해 적어도 하나의 셀 회로 패턴층(210)과 전기적으로 연결될 수 있다. 셀 캡핑 절연층(230)은 기판(101a)의 상부에서 메모리 셀 구조물(21)과 셀 배선 구조물(22)을 덮도록 형성될 수 있다.
도 13을 다시 참조하면, 구동 회로 웨이퍼(2b)는 기판(301), 셀 구동 회로(31), 구동 회로 배선 구조물(32) 및 구동 회로 캡핑 절연층(360)을 포함할 수 있다. 셀 구동 회로(31)는 기판(301)에 배치되는 적어도 하나의 구동 트랜지스터를 포함할 수 있다. 상기 적어도 하나의 구동 트랜지스터는 기판(301) 상에 배치되는 게이트 유전층(311) 및 게이트 전극층(312), 및 기판(301) 내에 배치되는 웰 영역(313)을 포함할 수 있다.
구동 회로 배선 구조물(32)은 셀 구동 회로(31)의 상부에 형성될 수 있다. 구동 회로 배선 구조물(32)은 하부 컨택층(320C)을 통해 게이트 전극층(312) 및 웰 영역(313)과 전기적으로 연결되는 하부 구동 회로 패턴층(320)을 포함할 수 있다. 또한, 구동 회로 배선 구조물(32)은 적어도 하나의 층간 컨택층(330C, 340C)을 통해, 하부 구동 회로 패턴층(320)과 전기적으로 연결되는 적어도 하나의 상부 구동 회로 패턴층(330, 340)을 포함할 수 있다. 구동 회로 배선 구조물(32)은 적어도 하나의 상부 구동 회로 패턴층(330, 340)과 전기적으로 연결되는 구동 회로 접합 패드(350)를 구비할 수 있다. 구동 회로 접합 패드(350)는 패드 컨택층(350C)을 통해 적어도 하나의 상부 구동 회로 패턴층(330, 340)과 전기적으로 연결될 수 있다. 구동 회로 캡핑 절연층(360)은 기판(301)의 상부에서 셀 구동 회로(31) 및 구동 회로 배선 구조물(32)을 덮도록 형성될 수 있다.
도 14를 참조하면, 셀 웨이퍼(2a)와 구동 회로 웨이퍼(2b)를 접합시키되, 셀 웨이퍼(21)의 셀 접합 패드(220)와 구동 회로 웨이퍼(2b)의 구동 회로 접합 패드(350)가 전기적으로 연결되도록 한다. 이에 따라, 셀 접합 패드(220)와 구동 회로 접합 패드(350)가 서로 접하고, 셀 캡핑 절연층(230) 및 구동 회로 캡핑 절연층(360)가 서로 접할 수 있다.
상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 반도체 장치(2)를 제조할 수 있다. 반도체 장치(2)는 셀 구조물(21)과 셀 구동 회로(31)를 각각 별개의 기판 상에 형성하여, 상기 별개의 기판을 접합하여 제조할 수 있다. 이에 따라, 반도체 장치(2)에서, 셀 구동 회로(31)가 셀 웨이퍼(2a)의 기판(101a)을 기준으로, 셀 구조물(21)의 상부에 배치될 수 있다.
도 13 및 도 14에 따르는 반도체 장치의 제조 방법에 따르면, 단일의 기판 상에서 셀 구동 회로(31)를 형성하고, 이어서, 셀 구동 회로(31) 상부에 셀 구조물(21)를 형성하는 경우와 대비하여, 공정 난이도를 감소시킬 수 있다. 일 예로서, 셀 구조물(21)을 형성하는 과정에서의 열공정에 의해, 하부에 형성된 셀 구동 회로(31)가 열적 손상을 받는 것을 방지할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 개시된 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2: 반도체 장치, 2a: 셀 웨이퍼, 2b: 구동 회로 웨이퍼,
21: 셀 구조물, 22: 셀 배선 구조물,
31: 셀 구동 회로, 32: 구동 회로 배선 구조물,
101, 101a: 기판, 105, 105a: 베이스 절연층,110, 110a: 소스 전극층,
122: 제1 산화물 채널층, 124: 제2 산화물 채널층,
130, 130a: 드레인 전극층, 140: 강유전층, 150: 게이트 전극층,
160: 제1 채널 보호층, 170: 제2 채널 보호층, 180: 셀 분리 구조물,
210: 셀 회로 패턴층, 210C1: 소스 컨택층, 210C2: 드레인 컨택층,
220: 셀 접합 패드, 230: 셀 캡핑 절연층,
301: 기판, 311: 게이트 유전층, 312: 게이트 전극층,
313: 웰 영역, 320: 하부 구동 회로 패턴층, 320C1, 320C2: 하부 컨택층,
330, 340: 상부 구동 회로 패턴층, 330C, 340C: 층간 컨택층,
350: 구동 회로 접합 패드, 350C: 패드 컨택층, 360: 구동 회로 캡핑 절연층,
1000: 적층 구조물, 1010: 기판, 1050: 베이스 절연층,
1100: 소스 전극 물질층, 1120: 제1 보호 물질층, 1140: 제2 보호 물질층,
1200: 게이트 전극 물질층, 1300: 드레인 전극 물질층,
1400: 강유전층, 1500: 제1 채널 물질층, 1600: 제2 채널 물질층,
1700: 제3 보호 물질층, 1800: 셀 분리 구조물.

Claims (21)

  1. 기판;
    상기 기판의 상부에서, 상기 기판의 표면에 실질적으로 수직인 방향으로 서로 이격하여 배치되는 소스 전극층 및 드레인 전극층;
    상기 소스 전극층 및 상기 드레인 전극층 사이에서, 상기 기판의 표면에 실질적으로 수직인 상기 방향으로 각각 연장되도록 배치되고, 서로 다른 밴드 갭 에너지를 가지는 제1 및 제2 산화물 채널층;
    상기 제1 및 제2 산화물 채널층과 인접하여 배치되는 강유전층; 및
    상기 강유전층 상에 배치되는 게이트 전극층을 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 산화물 채널층 각각은 상기 소스 전극층 및 상기 드레인 전극층과 접하도록 배치되는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 기판의 상부에서 상기 제1 및 제2 산화물 채널층과 접하도록 배치되는 제1 및 제2 채널 보호층을 더 포함하는
    반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 및 제2 채널 보호층 각각은 질화물을 포함하는
    반도체 장치.
  5. 제3 항에 있어서,
    상기 제1 채널 보호층은 상기 기판의 표면에 실질적으로 수직인 상기 방향으로 연장되며, 상기 소스 전극층, 상기 제1 산화물 채널층, 및 상기 드레인 전극층의 측면을 패시베이션하도록 배치되는
    반도체 장치.
  6. 제3 항에 있어서,
    상기 제2 채널 보호층은 상기 소스 전극층 및 상기 드레인 전극층 사이에서 상기 제2 산화물 채널층을 밀폐시키도록 배치되는
    반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 산화물 채널층은 상기 제1 산화물 채널층보다 밴드 갭 에너지가 작 은
    반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 및 제2 산화물 채널층 각각은
    갈륨산화물, 인듐갈륨산화물, 인듐셀레늄산화물, 인듐마그네슘산화물, 인듐갈륨아연산화물, 인듐주석갈륨아연산화물, 및 인듐은산화물로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는
    반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 산화물 채널층과 상기 제2 산화물 채널층은 서로 접하도록 배치되며,
    상기 강유전층은 상기 제1 및 제2 산화물 채널층 중 어느 하나와 접하도록 배치되는
    반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극층에 양의 바이어스를 가지는 기록 전압이 인가될 때, 상기 제1 및 제2 산화물 채널층의 계면에 축적되는 전자를 더 포함하는
    반도체 장치.
  11. 제1 항에 있어서,
    상기 기판 상에서 상기 소스 전극층 및 상기 드레인 전극의 상부에 배치되는 셀 구동 회로를 더 포함하는
    반도체 장치.
  12. 기판의 상부에서 순차적으로 적층되는 소스 전극 물질층, 제1 보호 물질층, 게이트 전극 물질층, 제2 보호 물질층 및 드레인 전극 물질층을 포함하는 적층 구조물을 형성하는 단계;
    상기 기판의 상부에서 상기 적층 구조물을 관통하는 홀 패턴을 형성하는 단계;
    상기 홀 패턴의 내부에서 상기 제1 및 제2 보호 물질층을 선택적으로 리세스하여 제1 리세스된 공간을 형성하는 단계;
    상기 홀 패턴의 내부에서 상기 게이트 전극 물질층을 선택적으로 리세스하여 제2 리세스된 공간을 형성하되, 상기 제2 리세스된 공간은 상기 제1 리세스된 공간보다 상기 게이트 물질 전극층의 내부 방향으로 더 연장되는 단계;
    제2 리세스된 공간 내에 강유전층을 형성하는 단계;
    상기 제1 리세스된 공간 내에 제1 채널 물질층 및 상기 제1 채널 물질층과 밴드 갭 에너지가 다른 제2 채널 물질층을 순차적으로 형성하는 단계; 및
    상기 홀 패턴의 내부에 적어도 상기 제2 채널 물질층을 커버하는 제3 보호 물질층을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 기판은 상기 적층 구조물의 하부에 배치되는 셀 구동 회로를 포함하는
    반도체 장치의 제조 방법.
  14. 제12 항에 있어서,
    상기 제1 내지 제3 보호 물질층은 질화물을 포함하는
    반도체 장치의 제조 방법.
  15. 제12 항에 있어서,
    상기 제1 리세스된 공간을 형성하는 단계는
    상기 제1 및 제2 보호 물질층을 상기 기판의 표면에 실질적으로 평행한 방향으로 식각하는 단계를 포함하고,
    상기 제2 리세스된 공간을 형성하는 단계는
    상기 게이트 전극 물질층을 상기 기판의 표면에 실질적으로 평행한 방향으로 식각하는 단계를 포함하고,
    상기 식각된 게이트 전극 물질층의 에지는 상기 식각된 상기 제1 및 제2 보호 물질층의 에지보다 상기 홀 패턴으로부터 더 멀리 위치하도록 형성되는
    반도체 장치의 제조 방법.
  16. 제12 항에 있어서,
    상기 제1 및 제2 채널 물질층 각각은 갈륨산화물, 인듐갈륨산화물, 인듐셀레늄산화물, 인듐마그네슘산화물, 인듐갈륨아연산화물, 인듐주석갈륨아연산화물, 및 인듐은산화물로 이루어진 그룹에서 선택되는 적어도 하나를 포함하는
    반도체 장치의 제조 방법.
  17. 제12 항에 있어서,
    상기 제1 채널 물질층은 상기 기판의 표면에 실질적으로 평행한 방향으로 상기 제1 및 제2 보호 물질층 및 상기 강유전층과 접하도록 형성되는
    반도체 장치의 제조 방법.
  18. 제12 항에 있어서,
    상기 제2 채널 물질층은 상기 제1 채널 물질층과 접하도록 형성되는
    반도체 장치의 제조 방법.
  19. 제12 항에 있어서,
    상기 제1 채널 물질층의 밴드 갭 에너지는 상기 제2 채널 물질층의 밴드 갭 에너지보다 작은
    반도체 장치의 제조 방법.
  20. 제12 항에 있어서,
    상기 제3 보호 물질층을 형성하는 단계는
    상기 홀 패턴의 내부를 채우는 질화물 구조물을 형성하는 공정을 포함하는
    반도체 장치의 제조 방법.
  21. 제12 항에 있어서,
    상기 기판의 상부에서 상기 소스 전극 물질층, 상기 게이트 물질층 및 상기 드레인 전극 물질층과 전기적으로 각각 연결되는 셀 회로 패턴층 및 상기 셀 회로 패턴층과 전기적 연결되는 셀 접합 패드를 형성하여 셀 웨이퍼를 제공하는 단계;
    셀 구동 회로, 상기 셀 구동 회로와 전기적으로 연결되는 구동 회로 패턴층, 상기 구동 회로 패턴층과 전기적으로 연결되는 구동 회로 접합 패드를 구비하는 구동 회로 웨이퍼를 제공하는 단계; 및
    상기 셀 웨이퍼와 상기 구동 회로 웨이퍼를 접합시켜, 상기 셀 웨이퍼의 셀 접합 패드와 상기 구동 회로 웨이퍼의 상기 구동 회로 접합 패드를 전기적으로 연결시키는 단계를 더 포함하는
    반도체 장치의 제조 방법.
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