CN219499931U - 半导体器件 - Google Patents

Abstract

本实用新型公开了一种半导体器件，包括衬底、至少一堆叠层、第一金属层、第二金属层、通道结构、以及阻障层。堆叠层设置在衬底上，第一金属层、第二金属层设置在衬底上、分别位在堆叠层的下方与上方。通道结构设置在衬底上，部分重叠第二金属层、堆叠层、与部分的第一金属层。阻障层设置在第二金属层内，其中，阻障层夹设在第二金属层与通道结构之间，并且在水平方向上的最大宽度大于通道结构的最大宽度。由此，通过阻障层的设置可有效防止第二金属层所包括的金属离子扩散而污染通道结构。如此，可提升半导体器件的结构可靠性与性能。

Description

半导体器件

技术领域

本实用新型是关于一种半导体器件，特别是关于一种具有垂直通道结构的半导体器件。

背景技术

透过改善工艺技术、电路设计、程序设计算法和制作方法可使平面式的半导体器件缩至更小的尺寸。然而，随着半导体器件的特征尺寸逐渐接近下限，相关器件的制作方法变得极富挑战性并且高成本。现今，平面式半导体器件的发展已达瓶颈，为能解决上述平面式半导体器件的密度极限问题，具有立体结构的半导体器件已成为目前的主流发展趋势，诸如三维NAND等半导体存储器件及相关制作工艺不断地改良，以在制作工艺简化的前提下维持良好的器件效能。

实用新型内容

本实用新型目的在于提供一种半导体器件，额外地在通道结构与金属层之间设有阻障层，以避免所述通道结构直接接触所述金属层。如此，通过所述阻障层的设置可有效防止所述金属层内的金属离子扩散至所述通道结构、进而污染所述通道结构。如此，可提升半导体器件的结构可靠性与性能。

本实用新型目的在于提供一种半导体器件，包括衬底、至少一堆叠层、第一金属层与第二金属层、通道结构、以及阻障层。所述至少一堆叠层设置在所述衬底上。所述第一金属层与所述第二金属层设置在所述衬底上、分别位在所述至少一堆叠层的下方与上方。所述通道结构设置在所述衬底上，部分重叠所述第二金属层、所述至少一堆叠层、与部分的所述第一金属层。所述阻障层设置在所述第二金属层内，其中，所述阻障层夹设在所述第二金属层与所述通道结构之间，所述阻障层在水平方向上的最大宽度大于所述通道结构的最大宽度。

附图说明

所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1为半导体器件在形成通孔后的剖面示意图；

图2为半导体器件在形成阻障材料层后的剖面示意图；

图3为半导体器件在进行平坦化制作工艺后的剖面示意图；

图4为半导体器件在形成另一通孔后的剖面示意图；

图5为半导体器件在形成另一阻障材料层后的剖面示意图；

图6为半导体器件在进行另一平坦化制作工艺后的剖面示意图；

图7为半导体器件在形成通道孔后的剖面示意图；以及

图8为半导体器件在形成通道结构后的剖面示意图。

图9所绘示为根据本实用新型第二实施例中半导体器件的制作方法的示意图。

图10所绘示为根据本实用新型第三实施例中半导体器件的制作方法的示意图。

图11所绘示为根据本实用新型第四实施例中半导体器件的制作方法的示意图。

图12所绘示为根据本实用新型优选实施例中的半导体器件的示意图。

其中，附图标记说明如下：

100 衬底

110 第一金属层

112、142 通孔

114、144 掩模层

116、146 光致抗蚀刻层

118、148 阻障材料层

120 阻障材料层

122、222 另一阻障层

130 堆叠层

140 第二金属层

150 阻障材料层

152、252 阻障层

160、260 通道孔

162 通道层

164 绝缘层

166 导电层

170、170a、370 通道结构

180 隔绝层

200、200a、201 半导体器件

300 三维NAND存储器件

310 字线接触插塞

332 导体层

334 电介质层

362 绝缘层

364 通道层

366 绝缘层

P1 表面处理制作工艺

W1、W2、W3 最大宽度

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

图1至图8所绘示者为根据本实用新型第一实施例中半导体器件200的制作方法的示意图。首先，请参考图1所示，提供衬底100，衬底100例如是硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial siliconsubstrate)、绝缘上覆硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底。本领域者应可轻易理解衬底100上或衬底100内还可依据实际器件需求而进一步形成各种所需的半导体组件，例如是导电型式相同或不同的晶体管如P型晶体管(PMOS)、N型晶体管(NMOS)，存储器或是互连结构(interconnection)等。

接着，在衬底100上形成第一金属层110，并通过形成在第一金属层110上的掩模结构，在第一金属层110内形成贯穿第一金属层110的通孔112。细部来说，所述掩模结构包括依序堆叠在第一金属层110上的掩模(mask)层114与光致抗蚀刻(photoresist)层116，通过所述掩模结构进行图案化制作工艺，将光致抗蚀刻层116的图案依序转移到下方的掩模层114与第一金属层110上，即可在第一金属层110内形成通孔112，而暴露出一部分的衬底100。在一实施例中，第一金属层110例如包括铝(Al)、钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钼(Mo)、铜(Cu)等金属导电材料，掩模层114例如包括氮化硅、碳氮化硅、氮氧化硅等介电材料，光致抗蚀刻层116则例如包括合适的光致抗蚀刻材料，但不以此为限。

如图2所示，在移除光致抗蚀刻层116后，利用沉积制作工艺在衬底100上形成阻障材料层118，填满通孔112并进一步覆盖在掩模层114上。需注意的是，阻障材料层118例如包括一导电材料，优选地选自由氧化铟铝锌(InAlZnO)、氧化铟锡(indium tin oxide,ITO)、掺杂的氧化铟镓锌(indium gallium zinc oxide,IGZO)、氮化钛(TiN)、氮化钽(TaN)、与氮化钨(WN)所组成的群组，在本实施例中，阻障材料层118可选择性地具有单层结构或是复合层结构，但不以此为限。

如图3所示，进行平坦化制作工艺，移除覆盖在掩模层114上方的阻障材料层118、并进一步移除掩模层114，形成阻障材料层120，位在第一金属层110内。其中，阻障材料层120的顶面与第一金属层110的顶面齐平。

然后，如图4所示，在阻障材料层120与第一金属层110上依序形成至少一堆叠层130、第二金属层140以及另一掩模结构，并通过所述另一掩模结构在第二金属层140内形成贯穿第二金属层140的通孔142。细部来说，所述另一掩模结构包括依序堆叠在第二金属层140上的掩模层144与光致抗蚀刻层146，通过所述另一掩模结构进行图案化制作工艺，将光致抗蚀刻层146的图案依序转移到下方的掩模层144与第二金属层140上，即可在第二金属层140内形成通孔142，而暴露出一部分的堆叠层130。其中，通孔142形成的位置例如是对位下方的阻障材料层120，如图4所示。

需特别说明的是，堆叠层130可包括任何合适的材料与厚度，在本实施例中，虽然是使堆叠层130包括单一膜层作为实施态样进行说明，但在实际器件需求下，也可使堆叠层130包括多层堆叠的膜层，不以图4所示者为限。此外，第二金属层140例如同样包括铝、钛、钽、钨、铌、钼、铜等金属导电材料，掩模层144例如包括氮化硅、碳氮化硅、氮氧化硅等介电材料，光致抗蚀刻层146则例如包括合适的光致抗蚀刻材料，但不以此为限。

如图5所示，在移除光致抗蚀刻层146后，利用沉积制作工艺在衬底100上形成阻障材料层148，填满通孔142并进一步覆盖在掩模层144上。需注意的是，阻障材料层148同样包括一导电材料，优选地选自由氧化铟铝锌、氧化铟锡、掺杂的氧化铟镓锌、氮化钛、氮化钽、与氮化钨所组成的群组。在一实施例中，阻障材料层148与阻障材料层120可包括相同的导电材料，但不以此为限。此外，阻障材料层148也可选择性地具有一单层结构或是复合层结构，但不以此为限。

如图6所示，进行另一平坦化制作工艺，移除覆盖在掩模层144上方的阻障材料层148，并进一步移除掩模层144，形成阻障材料层150，位在第二金属层140内。其中，阻障材料层150的顶面与第二金属层140的顶面齐平。

如图7所示，在衬底100上形成依序贯穿第二金属层140、堆叠层130、与部分的第一金属层110的通道孔160。需注意的是，通道孔160在形成时刚好穿过位在第二金属层140的阻障材料层150(如图6所示)与位在第一金属层110内部分的阻障材料层120(如图6所示)，因而可同时形成阻障层152与另一阻障层122。需注意的是，阻障层152与另一阻障层122分别位在通道孔160顶部与底部，并直接接触堆叠层130的顶面与底面。本领域者应可轻易理解，虽然在图7所示的剖面示意图中，阻障层152是位在通道孔160顶部的两相对侧壁上、另一阻障层122是位在通道孔160的底部的两相对侧壁与底部上，但由一俯视图(未绘示)来看，阻障层152应是环绕在通道孔160的侧壁上，而另一阻障层122则是整体性地包覆通道孔160的底部，但不以此为限。

而后，如图8所示，形成通道结构170，填满通道孔160，通道结构170包括依序形成在通道孔160内侧壁上的功能层以及填满通道孔160剩余空间的填充层。在本实施例中，所述功能层包括依序堆叠在通道孔160内侧壁上的通道层162与绝缘层164，而所述填充层则包括导电层166，其中，通道层162例如包括氧化铟铝锌、氧化铟锡或其他合适的导电材料，绝缘层164例如包括氧化铪(HfO₂)、氧化铪硅(HfSiO₄)、铪氧氮化硅(HfSiON)、氧化锌(ZrO₂)或氧化钛(TiO₂)等高介电常数电介质材料，而导电层166则包括铝、钛、铜或钨等低阻值的金属材料，但不以此为限。

在此设置下，通道结构170可形成垂直设置的闸极结构，依序穿过第二金属层140、堆叠层130并部分穿过第一金属层110，并由通道结构170、第一金属层110与第二金属层140共同形成晶体管(transistor)。如此，导电层166可做为闸极(gate)，并由垂直柱状的绝缘层164与通道层162依序环绕在导电层166的外侧壁上，分别做为所述闸极的闸极电介质层(gate dielectric layer)与闸极通道(gate channel)，进而使所述闸极可达到类似全闸极(gate-all-around,GAA)的效果。此外，通道结构170所穿过的第二金属层140与部分穿过的第一金属层110可分别作为所述闸极的源极/漏极(source/drain,S/D)，其中，第二金属层140与通道结构170之间夹设有阻障层152，第一金属层110与通道结构170之间则夹设有另一阻障层122，可阻挡自第二金属层140及/或第一金属层110扩散到通道层162的金属离子，避免污染通道结构170的通道层162。

由此，即完成本实施例的半导体器件200。根据本实施例的制作方法，在第一金属层110、第二金属层140与通道结构170之间额外地设置另一阻障层122与阻障层152，避免通道结构170中的通道层162直接接触第一金属层110或第二金属层140，可阻挡来自第二金属层140及/或第一金属层110的金属离子扩散并污染通道层162，改善因所述金属离子扩散所衍生晶体管起始电压下降等问题。需注意的是，另一阻障层122及/或阻障层152的材料选自由氧化铟铝锌、氧化铟锡、掺杂的氧化铟镓锌、氮化钛、氮化钽、与氮化钨所组成的群组，以作为所述闸极与所述闸极电介质层之间的一接触层(contact layer)或是用以作为可降低电阻-电容延迟的缓冲层(RC reduce layer)，夹设在第一金属层110或第二金属层140与通道结构170之间，其中，第一金属层110还可进一步围绕在通道结构170的底部。如此，本实施例的半导体器件200可具备优化的结构可靠性并能达到良好的器件性能。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体器件及其制作方法亦可能有其它态样，而不限于前述。下文将进一步针对本实用新型中半导体器件的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图9所示，其绘示本实用新型第二实施例中半导体器件之制作方法的步骤示意图。本实施例中半导体器件的整体结构大体上与前述第一实施例中的半导体器件200的整体结构相同，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，先不沉积阻障材料层，直接通过表面处理制作工艺P1形成阻障层252与另一阻障层222。

细部来说，在本实施例中是省略前述实施例中图1至图5所示步骤，直接形成依序堆叠在衬底100上的第一金属层110、堆叠层130与第二金属层140，并形成贯穿第二金属层140、堆叠层130与部分贯穿第一金属层110的通道孔260，以部分暴露出第二金属层140、堆叠层130与第一金属层110的表面，如图9所示。然后，进行表面处理制作工艺P1，例如是氮化处理制作工艺，将第二金属层140、与第一金属层110的暴露表面氮化，以分别形成阻障层252与另一阻障层222，同样是分别位在通道孔260顶部与底部，并可直接接触堆叠层130的顶面与底面。需注意的是，阻障层252与另一阻障层222分别包括第二金属层140与第一金属层110的材料的氮化物，举例来说，若第二金属层140与第一金属层110包括钛、钽、或钨等金属材料，阻障层252与另一阻障层222则包括氮化钛、氮化钽、或氮化钨等材料，但不以此为限。

如此，在后续制作工艺中，同样可在通道孔260中形成如前述实施例中图7所示的通道结构，使得阻障层252与另一阻障层222可分别夹设在第一金属层110或第二金属层140与所述通道结构之间，避免来自第二金属层140及/或第一金属层110的金属离子扩散并污染所述通道结构。由此，根据本实施例的制作方法制得的半导体器件同样可具备优化的结构可靠性并能达到良好的器件性能。

请参照图10所示，其绘示本实用新型第三实施例中半导体器件之制作方法的步骤示意图。本实施例中半导体器件200a的整体结构大体上与前述第一实施例中的半导体器件200的整体结构相同，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，在阻障层152与通道结构170之间额外设置隔离层180。

细部来说，在本实施例中是在第二金属层140内形成如图6所示的阻障材料层150后，在第二金属层140与阻障材料层150上额外形成一隔离材料层(未绘示)，例如包括一导电材料，选自由氧化铟铝锌、氧化铟锡、掺杂的氧化铟镓锌、氮化钛、氮化钽、与氮化钨所组成的群组，优选地包括与阻障材料层150相同的导电材料。

如此，在后续形成如图7所示的通道孔160时，一并部分移除所述隔离材料层，形成隔离层180，并夹设在后续形成的通道结构170与阻障层152之间。借此，通过隔离层180的设置可进一步避免来自第二金属层140的金属离子扩散并污染通道结构170，而通道结构170在水平方向上的最大宽度W1即可大于阻障层152在所述水平方向上的最大宽度W2，使得通道结构170的顶部在垂直方向上可部分重叠第二金属层140。需特别说明的是，在隔离层180与阻障层152包括相同导电材料的实施例中，隔离层180可视为阻障层152的延伸部分，使得阻障层(包括如图10所示的阻障层152及隔离层180)整体上的最大宽度W1大于另一阻障层122的最大宽度W2。由此，根据本实施例的制作方法制得的半导体器件200a同样可具备优化的结构可靠性并能达到良好的器件性能。

请参照图11所示，其绘示本实用新型第四实施例中半导体器件之制作方法的步骤示意图。本实施例中半导体器件201的整体结构大体上与前述第一实施例中的半导体器件200的整体结构相同，相同之处在此不再赘述。本实施例与前述第一实施例的主要差异在于，通道结构170a顶部的垂直侧壁落在阻障层152的范围内。

细部来说，在本实施例中是在形成通道结构170a时，刻意使通道结构170a顶部不接触第二金属层140，如此，通道结构170a在水平方向上的最大宽度W3小于阻障层152在所述水平方向上的最大宽度W2，同样可进一步避免来自第二金属层140的金属离子扩散并污染通道结构170a。由此，根据本实施例的制作方法制得的半导体器件201同样可具备优化的结构可靠性并能达到良好的器件性能。

整体来说，本实用新型是利用沉积制作工艺或是表面处理制作工艺在通道层与包括金属材料的金属层之间额外设置阻障层，通过所述阻障层避免所述通道层直接接触所述金属层，以阻挡金属离子自所述金属层扩散到所述通道层，可有效地避免所述通道层受到所述金属离子污染，改善因所述金属离子扩散所衍生晶体管起始电压下降等问题。此外，所述阻障层的材料可选自由氧化铟铝锌、氧化铟锡、掺杂的氧化铟镓锌、氮化钛、氮化钽、与氮化钨所组成的群组，而可进一步作为闸极与闸极电介质层之间的一接触层或是用以作为可降低电阻-电容延迟的一缓冲层，使得本实用新型的半导体器件可具备优化的结构可靠性并能达到良好的器件性能。

由此，本实用新型的制作方法及/或半导体器件可应用在形成具有垂直柱状的通道层的半导体结构，如导电柱、插塞等，以改善所述通道层的结构可靠度与性能。请参考图12所示，所绘示者为本实用新型优选实施例中半导体器件的剖面示意图。在本实施例中，半导体器件例如是一种三维NAND存储器件300，包括衬底100、设置在衬底100上的至少一堆叠层130、与贯穿堆叠层结构130的多个通道结构370。

细部来说，本实施利的堆叠层130包括交替层迭的多个导体层332与多个电介质层334，各电介质层334例如包括相同的电介质材料，如氧化硅、氮化硅、氧氮化硅或其组合，而各导体层332则例如包括相同导电材料，如铝、钛、钽、钨、铌、钼、铜，但不限于此。需注意的是，任一层导体层332及其上方的电介质层334共同构成一组导电-电介质层对，并由各所述导电-电介质层对堆叠成如图12所示的阶梯结构(staircase structure)，是作为存储堆叠层结构(memory stack structure)。如此，三维NAND存储器件300可通过两侧的所述阶梯结构扇出(fan-out)各层字线(word line，即各导体层332)来与字线接触插塞310电性连接。

在本实施利中，通道结构370同样包括依序形成在通道孔(未绘示)内侧壁上的功能层以及填满所述通道孔剩余空间的填充层，其中，所述功能层包括依序堆叠在所述通道孔内侧壁上的绝缘层362与通道层364，绝缘层362例如包括一电介质材料，例如是包含氧化物层-氮化物层-氧化物层(oxide-nitride-oxide,ONO,未绘示)的复合层结构，而通道层364例如包括一半导体材料，如硅或多晶硅，但不以此为限。此外，所述填充层则包括绝缘层366，其例如具有氧化硅等电介质材料，但不以此为限。

在此设置下，通道结构370、堆叠层130、第一金属层110与第二金属层140(分别作为源极/漏极)可共同形成晶体管，而各通道结构370与各导体层332的交会处即可作为存储单元(memory cell)、各导体层332则为字线(word line)，以用来控制各所述存储单元的数据的写入和读取。需特别说明的是，通道结构370与第一金属层110、第二金属层140之间同样额外地设置阻障层152与另一阻障层122，可避免通道结构370直接接触第一金属层110或第二金属层140，以阻挡来自第二金属层140及/或第一金属层110的金属离子扩散并污染通道层364。由此，本实施例的三维NAND存储器件300也能具备较为可靠的通道结构370与性能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种半导体器件，其特征在于，包括：

衬底；

至少一堆叠层，设置在所述衬底上；

第一金属层与第二金属层，设置在所述衬底上、分别位在所述至少一堆叠层的下方与上方；

通道结构设置在所述衬底上，部分重叠所述第二金属层、所述至少一堆叠层、与部分的所述第一金属层；以及

阻障层，设置在所述第二金属层内，其中，所述阻障层夹设在所述第二金属层与所述通道结构之间，所述阻障层在水平方向上的最大宽度大于所述通道结构的最大宽度。

2.根据权利要求1所述的半导体器件，其特征在于，还包括：

一隔离层，设置在所述阻障层与所述通道结构之间。

3.根据权利要求1所述的半导体器件，其特征在于，还包括：

另一阻障层设置在所述第一金属层内，并与所述通道结构的底部部分重叠。

4.根据权利要求3所述的半导体器件，其特征在于，所述阻障层、所述另一阻障层在水平方向上具有不同的最大宽度。

5.根据权利要求3所述的半导体器件，其特征在于，所述阻障层、所述另一阻障层直接接触所述至少一堆叠层。

6.根据权利要求1所述的半导体器件，其特征在于，所述通道结构包括功能层以及填充层。

7.根据权利要求6所述的半导体器件，其特征在于，所述功能层包括通道层，以及介于所述通道层与所述填充层之间的绝缘层。

8.根据权利要求6所述的半导体器件，其特征在于，所述功能层包括绝缘层，以及介于所述绝缘层与所述填充层之间的通道层。