JP2014150195A - 半導体装置 - Google Patents
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Abstract
【課題】メモリセル面積の縮小を図りつつセルキャパシタンスの最大化を図る。
【解決手段】X'方向に延在する活性領域204と、活性領域204の重心点から見てX方向の両側にそれぞれ配置されたワードトレンチの内部に設けられ、Y方向に延在する第1及び第2のワード線43a,43bと、重心点Pを内包するビット線コンタクトプラグ56に接続されX'方向と平行な部分とX''方向と平行な部分とが交互に繰り返し配置されてなるジグザグパターンであるビット線74と、ワード線43aと第1の短辺SS1との間の活性領域上に配置された第1のストレージノードコンタクトプラグ109aと、ワード線43bと第2の短辺SS2との間の活性領域上に配置された第2のストレージノードコンタクトプラグ109bと、第1及び第2のストレージノードコンタクトプラグ109a,109bの上端にそれぞれ接して設けられた第1及び第2のストレージ素子とを備える。
【選択図】図2
【解決手段】X'方向に延在する活性領域204と、活性領域204の重心点から見てX方向の両側にそれぞれ配置されたワードトレンチの内部に設けられ、Y方向に延在する第1及び第2のワード線43a,43bと、重心点Pを内包するビット線コンタクトプラグ56に接続されX'方向と平行な部分とX''方向と平行な部分とが交互に繰り返し配置されてなるジグザグパターンであるビット線74と、ワード線43aと第1の短辺SS1との間の活性領域上に配置された第1のストレージノードコンタクトプラグ109aと、ワード線43bと第2の短辺SS2との間の活性領域上に配置された第2のストレージノードコンタクトプラグ109bと、第1及び第2のストレージノードコンタクトプラグ109a,109bの上端にそれぞれ接して設けられた第1及び第2のストレージ素子とを備える。
【選択図】図2
Description
本発明は、半導体装置に関し、特に、DRAM(Dynamic Random Access Memory)のメモリセルレイアウトに関する。
DRAMメモリセルの高集積化に要求に応えるべく種々のメモリセルレイアウトが提案されている。例えば、特許文献1には、ビット線を蛇行させたメモリセルレイアウトが開示されている。また、特許文献2には、メモリセルキャパシタの最密充填レイアウトが開示されている。また、特許文献3には、メモリセルアレイのビット線の一部が周辺回路のゲート電極の一部を兼ねる構成が開示されている。
メモリセルの高集積化のため、メモリセル面積の縮小を進めると、ワード線抵抗の高抵抗化、アクセストランジスタのオン抵抗の増大、セルキャパシタンスの減少等により、データの読み出し/書き込み速度の低下やデータリテンション特性の悪化が顕在化するという問題がある。
上記課題を解決するため、本発明の第1の側面による半導体装置は、互いに対向し長辺方向に延伸する第1及び第2の長辺と、互いに対向し短辺方向に延伸する第1及び第2の短辺とにより区画された長方形領域内に配置されたメモリセルを備え、前記メモリセルは、前記長方形領域の2本の対角線の交点である重心点を内包し、前記長辺方向と第1の角度をなす第1の方向に延在する活性領域と、前記重心点から見て前記長辺方向の両側にそれぞれ配置され、前記短辺方向に延在する第1及び第2のワードトレンチと、前記第1のワードトレンチの少なくとも一部を覆う第1のゲート絶縁膜を介して前記第1のワードトレンチの内部に設けられ、前記短辺方向に延在する第1のワード線と、前記第2のワードトレンチの少なくとも一部を覆う第2のゲート絶縁膜を介して前記第2のワードトレンチの内部に設けられ、前記短辺方向に延在する第2のワード線と、前記重心点を内包するビット線コンタクトプラグと、前記ビット線コンタクトプラグに接続され、前記長辺方向に延在するビット線と、前記第1のワード線と前記第1の長辺との間の活性領域上に配置された第1のストレージノードコンタクトプラグと、前記第2のワード線と前記第2の長辺との間の活性領域上に配置された第2のストレージノードコンタクトプラグと、前記第1のストレージノードコンタクトプラグの上端に接して設けられた第1のストレージ素子と、前記第2のストレージノードコンタクトプラグの上端に接して設けられた第2のストレージ素子とを備え、前記ビット線は、前記第1の方向と平行に配置された第1の部分と、前記短辺方向と第2の角度をなす第2の方向と平行に配置された第2の部分とを有し、前記第1の部分と前記第2の部分が交互に繰り返し配置されていることを特徴とする。
また、本発明の第2の側面による半導体装置は、半導体基板と、前記半導体基板に形成され、周囲を素子分離領域に囲まれてなる複数の島状の活性領域と、前記複数の活性領域のうち対応する一つの活性領域と交差し、前記半導体基板に形成された複数のワードトレンチと、前記複数のワードトレンチのうち対応する一つのワードトレンチの内表面の少なくとも一部を覆うゲート絶縁膜を介して前記半導体基板を覆う複数のワード線と、前記複数のワード線のうち対応する二つのワード線にその両側を挟まれた活性領域の中央部の上方に配置された複数のビット線コンタクトプラグと、前記複数の活性領域の各々の上方に設けられた複数のストレージノードコンタクトプラグと、前記複数のビット線コンタクトプラグのうち対応する一つのビット線コンタクトプラグに接して設けられた複数のビット線と、前記複数のストレージノードコンタクトの対応する一つと平面視で同じ位置にそれぞれ配置された複数のストレージ素子とを備え、前記複数のストレージノードコンタクトプラグは、前記第1の方向と平行な複数の直線上に配置されると共に、前記第1の方向と異なる第2の方向と平行な複数の直線上に配置されることを特徴とする。
本発明によれば、ストレージノードコンタクトパッドを用いることなくストレージ素子を最密配置することができる。したがって、メモリセル面積の縮小、ワード線抵抗の低減に適した材料を埋め込んだゲート構造の採用、ならびにセルキャパシタンスの最大化を図ることができ、これによりCOB(Capacitor Over Bit-line)構造のメモリセルを実現することができる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図1は、本発明の第1の実施の形態による半導体装置200の構成を示す略断面図であり、図2は、半導体装置200の構成を示す略平面図である。なお図1は、図2のA−A線に沿った断面を示すものである。本実施形態による半導体装置200はDRAMのメモリセルアレイであるが、本発明はDRAMへの適用に限定されるものではない。
図1及び図2に示すように、半導体装置200は、半導体基板201と、半導体基板201に形成された活性領域204と、図中のY方向に延設されたワードトレンチ38と、活性領域204の長手方向の中央部に設けられた第1の拡散層17と、活性領域204の長手方向の両端部にそれぞれ設けられた第2の拡散層18と、ワードトレンチ38の内表面を覆うゲート絶縁膜40と、ワードトレンチ38の内部に埋め込まれてY方向に延設されたワード線43とを備えている。
また、半導体装置200は、活性領域204の中央部の上方に配置され、前記第1の拡散層17に接続されたビット線コンタクトプラグ56と、活性領域204の両端部の上方に配置され、第2の拡散層18に接続されたストレージノードコンタクトプラグ109と、X方向に延設されたビット線74と、ストレージノードコンタクトプラグ109と平面視で重なる位置に設けられたストレージ素子166とを備えている。
図3は、半導体装置200の活性領域204およびビット線74のレイアウトを示す略平面図である。
図3に示すように、活性領域204はその周囲を素子分離領域に囲まれてなる細長い島状の領域であり、Y方向を長手方向とする所定の長方形領域B内に設けられている。長方形領域Bは、互いに対向する第1及び第2の長辺LS1,LS2と、互いに対向する第1及び第2の短辺SS1,SS2とを有している。長辺LS1,LS2は6F、短辺SS1,SS2の長さは4Fである。
活性領域204は、長方形領域Bの2本の対角線の交点である重心点を内包しており、長辺方向(X方向)との角度θ1(第1の角度)をなすX'方向(第1の方向)に延在している。ストレージ素子166の最密配置を実現するには角度θ1=30°であることが好ましい。
一つの活性領域204と交差する第1及び第2のワードトレンチ38a,38bは、長方形領域Bの重心点Pから見てX方向の両側にそれぞれ配置されており、Y方向に延在している。重心点Pを挟んで隣接する一対のワードトレンチ38a,38bの溝幅及びスペース幅は共に約1Fである。
ゲート絶縁膜40はワードトレンチ38の内表面を覆っており、ワード線43はワードトレンチ38の内部に埋め込まれており、Y方向に真っ直ぐ延在している。
ビット線コンタクトプラグ56は、重心点Pを内包する位置に設けられており、その下端は第1の拡散層17に接続されており、その上端はビット線74に接続されている。
ビット線74はX方向に蛇行しながら延伸するジグザグパターンである。そのため、ビット線74は、X方向と角度θ1をなすX'方向と平行な第1の部分と、X方向と第2の角度θ2(第2の角度)をなすX''方向(第2の方向)と平行な第2の部分とを有し、第1の部分と第2の部分が交互に繰り返し配置されることでジグザグパターンが形成される。角度θ2は角度θ1と等しく、好ましくはθ2=30°である。ビット線の線幅は約0.5Fであることが好ましい。
第1のストレージノードコンタクトプラグ109aは、第1のワード線43aと第1の長辺との間の活性領域204上に配置されており、第2のストレージノードコンタクトプラグ109bは、第2のワード線43bと第2の長辺との間の活性領域204上に配置されている。第1のストレージ素子は第1のストレージノードコンタクトプラグ109aの上端に接して設けられており、第2のストレージ素子は第2のストレージノードコンタクトプラグ109bの上端に接して設けられている。
一般的なストレージノードコンタクトプラグ109は、平面視にて拡散層と重なる領域にのみ形成され、それよりも外側にはみ出さない形状を有する。しかし、本実施形態によるストレージノードコンタクトプラグ109は、拡散層と重なる領域のみならずそれよりも外側にはみ出した形状を有するものである。すなわち、ワード線と平面視にて重なる部分EEを有しており、X'方向にその面積が拡げられている。さらに図1に示すように、ストレージノードコンタクトプラグ109は、上方に向かうほど活性領域の内側(X'方向の中央部寄り)に傾いた形状を有し、ストレージノードコンタクトプラグ109の上端面の中心点は、その下端面の中心点よりも対応するワード線43に近づく方向にオフセットされている。そのため、ストレージ素子166との接触面積を広げることができ、パッドを用いることなくストレージ素子166を最密配置することができる。
図4は半導体装置200のストレージノードコンタクトプラグ109及びストレージ素子166のレイアウトを示す略平面図である。
図4に示すように、ストレージ素子166は対応するストレージノードコンタクトプラグ109の直上に配置されており、平面方向の位置はほぼ一致している。X方向に隣接するストレージノードコンタクトプラグ109の配列ピッチは6Fであり、Y方向に隣接するストレージノードコンタクトプラグ109の配列ピッチは3Fである。
X'方向に隣接するストレージノードコンタクトプラグ109の位置関係について着目すると、第1の活性領域204aの左側のストレージノードコンタクトプラグ109の中心点P0から見て、第1の活性領域204aの右側のストレージノードコンタクトプラグ109の中心点P3は、X方向に3F、Y方向に−1.5Fだけシフトした位置にあり、第4の活性領域204の右側のストレージノードコンタクトプラグ109の中心点P4は、X方向に−3F、Y方向に1.5Fだけシフトした位置にある。
X''方向に隣接するストレージノードコンタクトプラグ109の位置関係について着目すると、第1の活性領域204aの左側のストレージノードコンタクトプラグ109の中心点P0から見て、第2の活性領域204bの右側のストレージノードコンタクトプラグ109の中心点P5は、X方向に3F、Y方向に1.5Fだけシフトした位置にある。また、第5の活性領域204eの右側のストレージノードコンタクトプラグ109の中心点P6は、X方向に−3F、Y方向に−1.5Fだけシフトした位置にある。
本実施形態によるストレージ素子166はシリンダキャパシタであり、下部電極155、容量絶縁膜162、上部電極163および充填電極164で構成されており、充填電極164はプレート電極165およびプラグ172を介して配線層174に接続されている。ストレージ素子166はシリンダ形状を有し、アスペクト比が非常に高いので、倒れ込みを防止するためのサポート膜154が設けられている。ストレージノードコンタクトプラグ109は、X方向及びY方向に対して最密配置となるように設けられているので、ストレージノードコンタクトプラグ109の上端面に直接接続されるストレージ素子166についても、その位置を特定の方向に大きくずらすことなく最密配置することができる。
次に、図5〜図57を参照しながら、本実施形態による半導体装置200の製造方法について説明する。
半導体装置200の製造では、まず半導体基板201の全面に熱酸化膜1、LP-SiN膜2、α-C膜(アモルファスカーボン膜)3、SiN膜4、SiO膜5を順に成膜する(図5)。これらの膜は公知のCVD・拡散技術を用いて成膜することができる。LP-SiN膜2は、LPCVD(Low Pressure CVD:低圧CVD)により形成されるSiN膜であり、SiN膜4およびSiO膜5は、双方共にプラズマCVD(Plasma CVD)により形成されるSiN膜とSiOの積層膜である。
次に、半導体基板201に素子分離溝12をトレンチエッチングにより形成する(図6)。エッチング終了時には半導体基板201の表面に熱酸化膜1とLP-SiN膜2の一部が残る。
次に、ISSG(In-Situ Steam Generation)法あるいはLPRO(Low Pressure Radical Oxidation:低圧ラジカル酸化)法で素子分離溝12と熱酸化膜1とLP-SiN膜2 の表面にラジカル酸化膜13を形成し、F−CVD(Flowable CVD)技術によりSiO膜14を成膜する(図7)。これにより、メモリセル領域202の素子分離溝12は埋設されるが、周辺回路領域203の素子分離溝12は広いので埋設されない。そこで、半導体基板201の全面にHDP-SiO膜15をHDP−CVD(High-Density Plasma CVD)により成膜し、残された周辺回路領域203の素子分離溝12を埋設する。その後、LP-SiN膜2をストッパーとするCMP(Chemical Mechanical Polishing)を用いてHDP-SiO膜15とSiO膜14を研磨し、LP-SiN膜2の上面と同一平面にする(図8)。
次に、LP-SiN膜2をウェットエッチングにより除去して熱酸化膜1を露出させる(図9)。このとき、SiO膜14およびHDP-SiO膜15も少し削れるため、SiO膜14およびHDP-SiO膜15の上面と熱酸化膜1の上面はほぼ同一平面となる。以上により、STI16が形成される。
次に、周辺回路領域203をレジストで保護して、リンを高エネルギーで注入することで、メモリセル領域202の半導体基板201に深いNウェル19を形成する(図10)。また、周辺回路領域203のNチャネルトランジスタ領域206以外をレジストで保護して、ボロンを高エネルギーで注入してPウェル20を形成し、リンを低エネルギーで注入して、半導体基板201の表面の不純物濃度を調整してNチャネルトランジスタのしきい値電圧を制御する(図10)。また、周辺回路領域203のPチャネルトランジスタ領域207以外をレジストで保護して、リンを高エネルギーで注入してNウェル23を形成し、ボロンを低エネルギーで注入してPチャネルトランジスタのしきい値電圧を制御する(図10)。さらに、半導体基板201の上の熱酸化膜1をウェットエッチングにより除去する(図10)。このときSTI16の上部もエッチングして、半導体基板201の表面と同一平面とする。
次に、周辺回路領域203をレジストで保護して、メモリセル領域202にボロンを高エネルギーで注入して深いNウェル19より浅い領域にPウェル26を形成し、トリプルウェル構造とする(図11)。また、リンを注入してN−LDD(N-type Lightly Doped Drain)27を形成する(図11)。さらに、数nmの厚さの熱酸化膜28を熱酸化により形成後、半導体基板201の全面にTEOS-NSG膜29をLPCVDにより成膜する(図11)。
次に、ワード線43を形成する。ワード線43の形成では、まずトレンチエッチングによりワードトレンチ38を形成する(図12)。ワードトレンチ38の形状は、STI16の部分で深く、メモリセル活性領域204でそれより浅くなる。この浅い部分をサドルフィン39と称する。
次に、熱酸化により、ワードトレンチ38の側壁面および底面に露出したメモリセル活性領域204にゲート酸化膜40を形成する(図13)。
次に、半導体基板201の全面に薄いTiN膜41を成膜し、ワードトレンチ38を埋設するようにW膜42を成膜した後、W膜42とTiN膜41をそれらの上表面がN−LDD27の下端より数nm上の位置となるようにエッチバック(リセス)する(図14)。以上により、TiN膜41とW膜42からなるワード線43が完成する。
次に、残されたワードトレンチ38の上部をワード線43の上表面を覆って埋設するように、SiN膜44を成膜する(図15)。SiN膜44は、LPCVDによるSiN膜とALD(Atomic Layer Deposition)によるSiN膜の積層膜として形成することができる。その後、TEOS-NSG膜29が現れるまでSiN膜44をウェットエッチングして、SiN膜44をワードトレンチ38内にのみ残す(図16)。
次に、メモリセル領域202をレジスト45で保護して、周辺回路領域203のTEOS-NSG膜29と熱酸化膜28をウェットエッチングにより除去する(図17)。これにより、周辺回路活性領域205の表面が現れる。
次に、ゲート酸化膜46を熱酸化により形成する(図18)。その後、半導体基板201の全面にUn-doped poly-Si膜47をCVDにより成膜する(図19)。このとき、周辺回路領域203のUn-doped poly-Si膜47の上面がメモリセル領域202のTEOS-NSG膜29の上面と同一平面になるように膜厚が調整される。
次に、周辺回路領域203のNチャネルトランジスタ領域206以外をレジストで保護して、リンを低エネルギーで注入して、 Un-doped poly-Si膜47をP-doped poly-Si膜49とする(図20)。さらに、周辺回路領域203のPチャネルトランジスタ領域207以外をレジストで保護して、を低エネルギーで注入して、 Un-doped poly-Si膜47をB-doped poly-Si膜51に変化させる(図20)。
次に、半導体基板201の全面にP-SiO膜52をプラズマCVDにより成膜する(図20)。その後、周辺回路領域203をレジスト53で保護して、メモリセル領域202のP-SiO膜52 とUn-doped poly-Si膜47をエッチングにより除去する(図21)。
次に、ビット線コンタクトプラグ56を形成する。ビット線コンタクトプラグ56の形成では、ビット線コンタクトマスクを用いた酸化膜ドライエッチングにより、半導体基板201の表面が現れるまでエッチングし、イオン注入にて拡散層(ソースドレイン領域)を形成した後、半導体基板201の全面にCVDによってDoped-poly-Si膜57を成膜する(図22)。
次に、TEOS-NSG膜29の表面が現れるまでDoped-poly-Si膜57をエッチバックし、さらに周辺回路領域203のP-SiO膜52をエッチングにより取り除く(図23)。ここで、 P-doped poly-Si膜49、B-doped poly-Si膜51およびTEOS-NSG膜29の表面が同一平面になるようにする。このDoped-poly-Si膜57は、ビット線を形成する際にパターニングされて最終的なビット線コンタクトプラグ56となる。
次に、ビット線74を形成する。ビット線74の形成では、半導体基板201の全面にWSi膜59、WN膜60、W膜61、p-SiN膜62、P-SiO膜63からなるゲートスタック58を成膜し、さらにα-C膜64、SiN膜65およびα-C膜66からなるハードマスクを成膜する(図24)。
次に、ハードマスクを用いたドライエッチングにより、メモリセル領域202にポリメタルビット線74を形成すると共に、周辺回路領域203にポリメタルゲート75を形成する(図25)。ここで、ポリメタルビット線74はWSi膜59、WN膜60、W膜61およびp-SiN膜62から構成され、その上にP-SiO膜63の一部が残っている。ポリメタルゲート75は、ゲート酸化膜46、P-doped poly-Si膜49またはB-doped poly-Si膜51、WSi膜59、WN膜60、W膜61およびp-SiN膜62から構成され、その上にP-SiO膜63の一部が残っている。
次に、ポリメタルビット線74およびポリメタルゲート75の表面を含む半導体基板201の全面に薄いオフセットスペーサSiN膜76をCVDにより形成する(図26)。
さらに、メモリセル領域202をレジスト77で保護した後、オフセットスペーサSiN膜76のエッチバックを行い、周辺回路領域203のオフセットスペーサSiN膜76をポリメタルゲート75の側面だけに残して、 オフセットスペーササイドウォール78を形成する(図27)。
次に、イオン注入により、表面に現れている周辺回路活性領域205にLDD&Halo79を形成する。
次に、半導体基板201の全面にサイドウォールスペーサNSG膜80をCVDにより成膜する(図28)。その後、周辺回路領域203をレジスト81で保護して、メモリセル領域202のサイドウォールスペーサNSG膜80をウェットエッチングにより取り除く(図28)。次にオフセットスペーサSiN膜76のエッチバックを行い、メモリセル領域202のポリメタルビット線74の側面だけに残して、 オフセットスペーササイドウォール78を形成する(図28)。また同時に、 ポリメタルビット線74とオフセットスペーササイドウォール78に覆われていない部分のTEOS-NSG膜29を除去する。
次に、半導体基板201の全面にポリシラザンを含有する塗布膜を塗布し、熱処理により改質してSOD膜88を形成する(図29)。さらに、半導体基板201の全面にP-TEOS膜89とDoped poly-Si膜90を順に成膜する(図30)。
次に、ストレージノードコンタクトプラグ109を形成する。
ストレージノードコンタクトプラグの形成では、まず酸化膜ドライエッチングにより、ストレージノードコンタクトサックホール92を自己整合的に形成する(図31)。 ここで、ストレージノードコンタクトサックホール92の底部にはSOD ライナー87が現れる。
次に、半導体基板201の全面にSiN膜 をCVDにより成膜した後、SiN膜のエッチバックを行い、ポリメタルビット線74の側面だけに残して、SiNサイドウォール93を形成する(図32)。
P-Doped poly-Si膜94 を成膜した後、P-Doped poly-Si膜94のエッチバックを行い、 P-Doped poly-Si膜94 をストレージノードコンタクトサックホール92の中程までリセスする(図33)。ここでP-Doped poly-Si膜94 上面の高さは、ポリメタルビット線74を構成するW膜61の上面より高くp-SiN膜62より低い位置とする。
次に、半導体基板201の全面にSiN膜95をCVDにより成膜する(図34)。
次に、SiN膜95のエッチバックを行い、SiNサイドウォール96を形成し、さらにSiNサイドウォール96をマスクにして、poly-Si ドライエッチングによりメモリセル活性領域204またはSTI16の表面が現れるまでエッチングし、セパレートホール97を形成する(図35)。これにより、P-Doped poly-Si膜94は二つに分断される。
次に、半導体基板201の全面にSiN膜98をCVDにより成膜し、セパレートホール97にSiN膜98を埋設する(図36)。その後、P-Doped poly-Si膜94の表面が現れるまでCMPにより研磨する(図37)。
次に、P-Doped poly-Si膜94をエッチバックして凹部を形成する(図38)。
次に、周辺コンタクトマスクを用いて周辺コンタクトを開口し、周辺コンタクトホール101の底を含む半導体基板201の全面にスパッタによりCo膜(不図示)を成膜する。さらに熱処理を行い、Co膜がSiまたはpoly-Siと接する部分にCoSi膜103を形成する(図39)。CoSi膜103は、メモリセル領域202のP-Doped poly-Si膜94の上面および周辺コンタクトホール101の底部に形成される。その後、CoSi膜にならなかったCo膜をウェットエッチングにより全て除去する。
次に、半導体基板201の全面にCVDによりTiN/Ti膜104とW膜105を順に成膜する(図40)。
次に、SiN膜98が現れるまでW 膜105およびTiN/Ti膜104をCMPにより研磨除去する(図41)。これにより、メモリセル領域102にはSiNサイドウォール93、P-Doped poly-Si膜94、CoSi膜103、TiN/Ti膜104、W膜105からなるストレージノードコンタクトプラグ109が形成され、また周辺回路領域203にはCoSi膜103、TiN/Ti膜104およびW膜105からなる周辺コンタクトプラグ110が形成される。
次に、半導体基板201の全面にWN膜106およびW膜107を順にスパッタリングにより成膜し、半導体基板201の全面にレジスト108を塗布し、フォトリソグラフィとドライエッチングにより、周辺配線111を形成する(図42)。
次に、ストレージ素子であるシリンダキャパシタを形成する。
ストレージ素子の形成では、半導体基板201の全面に、周辺配線111が埋設されるように、シリンダスタック120をCVDにより成膜する(図43)。ここで、シリンダスタック120は、SiN膜121、BPSG膜122、P-SiO膜123およびSiN膜124からなる積層膜である。
次に、シリンダスタック120を貫通し ストレージノードコンタクトプラグ109の上面に達するシリンダホール150を形成する(図44)。
次に、シリンダホール150の内壁面を含む半導体基板201の全面に薄いTiN/Ti膜151をCVDにより成膜し、さらにP-SiO膜152を成膜する(図45)。ここで、P-SiO膜152はカバレッジが悪いため、シリンダホール150の内部に入り込まずシリンダホール150を閉塞させる。その後、半導体基板201の全面にレジスト153を塗布し、フォトリソグラフィで後述するサポート膜154のマスクパターンを加工する。
次に、レジストをマスクにドライエッチングでSiN膜124下端までエッチングを行いSIN膜124からサポート膜154を形成する(図46)。このときTiN/Ti膜151も同時にエッチングされ、シリンダホール150ごとに切り離されることにより、下部電極155となる。
次に、酸化膜ウェットエッチングにより、P-SiO膜123、BPSG膜122をエッチングして取り除く(図47)。これにより、下部電極155はクラウン状に自立し、上部がサポート膜154で支えられた構造となる。
次に、下部電極155の表面を含む半導体基板201の全面にLAZO膜156とTiN膜157をCVDにより成膜し、同じくCVDでB-Doped poly-Si膜158で埋設する(図48)。さらに、半導体基板201の全面にW膜159をスパッタリングにより成膜し、P-SiO膜160をCVDにより成膜する(図48)。その後、半導体基板201の全面にレジスト161を塗布して、フォトリソグラフィで周辺回路領域203を開口したマスクパターンを加工する(図48)。
次に、レジスト161をマスクにしたドライエッチングにより、周辺回路領域203のP-SiO膜160、 W膜159、B-Doped poly-Si膜158、TiN膜157、LAZO膜156を除去する(図49)。
以上により、W膜159はプレート電極165となり、B-Doped poly-Si膜158は充填電極164となり、TiN膜157は上部電極163となり、LAZO膜156 は容量絶縁膜162となる。そして、充填電極164、 上部電極163、 容量絶縁膜162および下部電極155がシリンダキャパシタ166を構成する。
次に、レジスト161をマスクにして、エッチングでメモリセル領域202の外周部以外のP-SiO膜167を凹ませる(図50)。その後、P-SiO膜167をCMPにより研磨除去して平坦化する(図51)。
次に、半導体基板201の全面にレジスト168を塗布し、フォトリソグラフィと酸化膜ドライエッチングで、メモリセル領域ではP-SiO膜167、P-SiO膜160を貫通しプレート電極165に達し、周辺回路領域203ではP-SiO膜167、SiN膜121を貫通し周辺配線111に達するコンタクトホール169を形成する(図52)。
次に、TiN膜170とW膜171を順にCVDにより成膜した後、P-SiO膜167の表面が現れるまでCMPにより研磨除去し、 TiN膜170とW膜171をコンタクトホール169の内部だけに残す(図53)。以上により、TiN膜170とW膜171からなるプラグ172が完成する。
次に、配線層177を形成する。配線層177の形成では、まず半導体基板201の全面にAl膜173をスパッタリングにより成膜し、P-SiO膜174をCVDにより成膜する(図54)。次に、半導体基板201の全面にレジスト175を塗布し、フォトリソグラフィで配線パターンのマスクを加工する(図55)。
次に、レジスト175をマスクにして、酸化膜ドライエッチングでP-SiO膜174を配線パターンに加工する(図56)。さらに、P-SiO膜174 をマスクにして、ドライエッチングによりAl膜173を配線パターンに加工する(図56)。以上により、Al配線層177が完成する(図57)。最後に、半導体基板201の全面にSiN膜176をCVDにより成膜する(図57)。以上により、本実施形態による半導体装置200が完成する。
以上説明したように、本実施形態による半導体装置200は、X方向に延びるビット線をジグザグパターンで形成し、ストレージノードコンタクトプラグ109を活性領域204の長手方向の両端部の上方であってビット線を避けた位置に形成しているので、ストレージノードコンタクトプラグ109を最密配置することができる。したがって、いわゆるストレージノードコンタクトプラグパッドを用いることなく、ストレージ素子166をストレージノードコンタクトプラグ109に直接接続した状態で最密配置を実現することができる。
以上、本発明の好ましい実施の形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、記憶素子がキャパシタである場合、つまり半導体装置としてDRAMを例に挙げたが、本発明はDRAMに限定されるものではなく、相変化素子を用いた不揮発性半導体記憶装置(PRAM)に適用することも可能である。本発明をPRAMに適用する場合、記憶素子としてのセルキャパシタ31の部分が相変化素子に置き換えられる。つまり、記憶素子は、容量コンタクトプラグ30に接続された下部電極と、下部電極に接して設けられた記録層と、記録層に接して設けられた共通プレート電極とによって構成され、記録層には相変化材料が用いられる。
なお、相変化材料としては、2以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム(Ge)、アンチモン(Sb)、テルル(Te)、インジウム(In)、セレン(Se)等の元素を少なくとも一つ以上含む合金を指す。一例として、GaSb、InSb、InSe、Sb2Te3、GeTe等の2元系元素、Ge2Sb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe等の3元系元素、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)、Te81Ge15Sb2S2等の4元系元素を挙げることができる。特に、Ge2Sb2Te5(GST)を選択することが好ましい。
また、下部電極はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となるため、その材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、W、TiN、TaN、WN、TiAlNなどの高融点金属およびその窒化物、或いは、TiSiN、WSiNなどの高融点金属シリサイドの窒化物、さらには、TiCN等の材料を好ましく用いることができる。さらに、共通プレート電極としては、下部電極と同様、TiAlN、TiSiN、TiCN等の材料を好ましく用いることができる。
1 熱酸化膜
2 LP-SiN膜
3 α-C膜
4 SiN膜
5 SiO膜
12 素子分離溝
13 ラジカル酸化膜
14 SiO膜
15 HDP-SiO膜
17 拡散層
18 拡散層
19 深いNウェル
20 Pウェル
23 Nウェル
26 Pウェル
27 N−LDD
28 熱酸化膜
29 TEOS-NSG膜
30 容量コンタクトプラグ
31 セルキャパシタ
38,38a,38b ワードトレンチ
39 サドルフィン
40 ゲート絶縁膜(ゲート酸化膜)
41 TiN膜
42 W膜
43,43a,43b ワード線
44 SiN膜44
45 レジスト
46 ゲート酸化膜
47 Un-doped poly-Si膜47
49 P-doped poly-Si膜49
51 B-doped poly-Si膜51
52 P-SiO膜52
53 レジスト
56 ビット線コンタクトプラグ
57 Doped-poly-Si膜57
58 ゲートスタック
59 WSi膜
60 WN膜60
61 W膜
62 p-SiN膜
63 P-SiO膜63
74 ビット線
75 ポリメタルゲート
76 オフセットスペーサSiN膜
77 レジスト
78 オフセットスペーササイドウォール
79 LDD&Halo
80 サイドウォールスペーサNSG膜
81 レジスト
87 ライナー
88 SOD膜
89 P-TEOS膜
90 Doped poly-Si膜
92 ストレージノードコンタクトサックホール
93 サイドウォール
94 P-Doped poly-Si膜
95 SiN膜
96 SiNサイドウォール
97 セパレートホール
98 SiN膜
101 周辺コンタクトホール
102 メモリセル領域
103 CoSi膜
104 TiN/Ti膜
105 W 膜
106 WN膜
107 W膜
108 レジスト
109,109a,109b ストレージノードコンタクトプラグ
110 周辺コンタクトプラグ
111 周辺配線
120 シリンダスタック
121 SiN膜
122 BPSG膜
123 P-SiO膜
124 SiN膜
150 シリンダホール
151 TiN/Ti膜
152 P-SiO膜
153 レジスト
154 サポート膜
155 下部電極
156 LAZO膜
157 TiN膜
158 B-Doped poly-Si膜
159 W膜
160 P-SiO膜
161 レジスト
162 容量絶縁膜
163 上部電極
164 充填電極
165 プレート電極
166 ストレージ素子
166 シリンダキャパシタ
166 ストレージ素子
167 P-SiO膜
168 レジスト
169 コンタクトホール
170 TiN膜
171 W膜
172 プラグ
173 Al膜
174 P-SiO膜
175 レジスト
176 SiN膜
177 配線層
200 半導体装置
201 半導体基板
202 メモリセル領域
203 周辺回路領域
204,204a〜204e 活性領域(メモリセル活性領域)
205 周辺回路活性領域
206 Nチャネルトランジスタ領域
207 Pチャネルトランジスタ領域
2 LP-SiN膜
3 α-C膜
4 SiN膜
5 SiO膜
12 素子分離溝
13 ラジカル酸化膜
14 SiO膜
15 HDP-SiO膜
17 拡散層
18 拡散層
19 深いNウェル
20 Pウェル
23 Nウェル
26 Pウェル
27 N−LDD
28 熱酸化膜
29 TEOS-NSG膜
30 容量コンタクトプラグ
31 セルキャパシタ
38,38a,38b ワードトレンチ
39 サドルフィン
40 ゲート絶縁膜(ゲート酸化膜)
41 TiN膜
42 W膜
43,43a,43b ワード線
44 SiN膜44
45 レジスト
46 ゲート酸化膜
47 Un-doped poly-Si膜47
49 P-doped poly-Si膜49
51 B-doped poly-Si膜51
52 P-SiO膜52
53 レジスト
56 ビット線コンタクトプラグ
57 Doped-poly-Si膜57
58 ゲートスタック
59 WSi膜
60 WN膜60
61 W膜
62 p-SiN膜
63 P-SiO膜63
74 ビット線
75 ポリメタルゲート
76 オフセットスペーサSiN膜
77 レジスト
78 オフセットスペーササイドウォール
79 LDD&Halo
80 サイドウォールスペーサNSG膜
81 レジスト
87 ライナー
88 SOD膜
89 P-TEOS膜
90 Doped poly-Si膜
92 ストレージノードコンタクトサックホール
93 サイドウォール
94 P-Doped poly-Si膜
95 SiN膜
96 SiNサイドウォール
97 セパレートホール
98 SiN膜
101 周辺コンタクトホール
102 メモリセル領域
103 CoSi膜
104 TiN/Ti膜
105 W 膜
106 WN膜
107 W膜
108 レジスト
109,109a,109b ストレージノードコンタクトプラグ
110 周辺コンタクトプラグ
111 周辺配線
120 シリンダスタック
121 SiN膜
122 BPSG膜
123 P-SiO膜
124 SiN膜
150 シリンダホール
151 TiN/Ti膜
152 P-SiO膜
153 レジスト
154 サポート膜
155 下部電極
156 LAZO膜
157 TiN膜
158 B-Doped poly-Si膜
159 W膜
160 P-SiO膜
161 レジスト
162 容量絶縁膜
163 上部電極
164 充填電極
165 プレート電極
166 ストレージ素子
166 シリンダキャパシタ
166 ストレージ素子
167 P-SiO膜
168 レジスト
169 コンタクトホール
170 TiN膜
171 W膜
172 プラグ
173 Al膜
174 P-SiO膜
175 レジスト
176 SiN膜
177 配線層
200 半導体装置
201 半導体基板
202 メモリセル領域
203 周辺回路領域
204,204a〜204e 活性領域(メモリセル活性領域)
205 周辺回路活性領域
206 Nチャネルトランジスタ領域
207 Pチャネルトランジスタ領域
Claims (12)
- 互いに対向し長辺方向に延伸する第1及び第2の長辺と、互いに対向し短辺方向に延伸する第1及び第2の短辺とにより区画された長方形領域内に配置されたメモリセルを備え、
前記メモリセルは、
前記長方形領域の2本の対角線の交点である重心点を内包し、前記長辺方向と第1の角度をなす第1の方向に延在する活性領域と、
前記重心点から見て前記長辺方向の両側にそれぞれ配置され、前記短辺方向に延在する第1及び第2のワードトレンチと、
前記第1のワードトレンチの少なくとも一部を覆う第1のゲート絶縁膜を介して前記第1のワードトレンチの内部に設けられ、前記短辺方向に延在する第1のワード線と、
前記第2のワードトレンチの少なくとも一部を覆う第2のゲート絶縁膜を介して前記第2のワードトレンチの内部に設けられ、前記短辺方向に延在する第2のワード線と、
前記重心点を内包するビット線コンタクトプラグと、
前記ビット線コンタクトプラグに接続され、前記長辺方向に延在するビット線と、
前記第1のワード線と前記第1の長辺との間の活性領域上に配置された第1のストレージノードコンタクトプラグと、
前記第2のワード線と前記第2の長辺との間の活性領域上に配置された第2のストレージノードコンタクトプラグと、
前記第1のストレージノードコンタクトプラグの上端に接して設けられた第1のストレージ素子と、
前記第2のストレージノードコンタクトプラグの上端に接して設けられた第2のストレージ素子とを備え、
前記ビット線は、前記第1の方向と平行に配置された第1の部分と、前記短辺方向と第2の角度をなす第2の方向と平行に配置された第2の部分とを有し、前記第1の部分と前記第2の部分が交互に繰り返し配置されていることを特徴とする半導体装置。 - 前記第1のストレージノードコンタクトプラグは、前記第1のワード線と平面視にて重なる部分を有し、
前記第2のストレージノードコンタクトプラグは、前記第2のワード線と平面視にて重なる部分を有する、請求項1に記載の半導体装置。 - 前記第1のストレージノードコンタクトプラグの上端面の中心点は、前記第1のストレージノードコンタクトプラグの下端面の中心点よりも前記第1のワード線に近づく方向にオフセットされており、
前記第2のストレージノードコンタクトプラグの上端面の中心点は、前記第2のストレージノードコンタクトプラグの下端面の中心点よりも前記第2のワード線に近づく方向にオフセットされている、請求項2に記載の半導体装置。 - 前記活性領域、前記第1及び第2のワードトレンチ、前記ビット線コンタクトプラグ、前記ビット線、前記第1及び第2のストレージノードコンタクトプラグ及び前記第1及び第2のストレージ素子は、前記重心点から見て点対称な位置関係を有する、請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第1の方向と前記第2の方向は前記短辺方向に延在する基準線から見て互いに線対称な関係を有する、請求項4に記載の半導体装置。
- 前記第1の角度及び前記第2の角度はともに30度である、請求項1乃至5のいずれか一項に記載の半導体装置。
- 前記活性領域の両端は前記長方形領域に内包される、請求項1乃至6のいずれか一項に記載の半導体装置。
- 前記メモリセルを、前記長辺方向に対して前記第1の長辺の長さの半分のピッチで繰り返し配置し、且つ、前記短辺方向に対して前記第1の短辺の長さの半分のピッチで繰り返し配置してメモリセルアレイを構成する、請求項1乃至7のいずれか一項に記載の半導体装置。
- 前記メモリセルアレイに含まれる複数のストレージノードコンタクトプラグ及び複数のストレージ素子の各々は、前記第1の方向に第1のピッチで一直線上に配列され、且つ、前記第2の方向に第2のピッチで一直線上に配列され、前記第1のピッチと前記第2のピッチとが等しい、請求項8に記載の半導体装置。
- 半導体基板と、
前記半導体基板に形成され、周囲を素子分離領域に囲まれてなる複数の島状の活性領域と、
前記複数の活性領域のうち対応する一つの活性領域と交差し、前記半導体基板に形成された複数のワードトレンチと、
前記複数のワードトレンチのうち対応する一つのワードトレンチの内表面の少なくとも一部を覆うゲート絶縁膜を介して前記半導体基板を覆う複数のワード線と、
前記複数のワード線のうち対応する二つのワード線にその両側を挟まれた活性領域の中央部の上方に配置された複数のビット線コンタクトプラグと、
前記複数の活性領域の各々の上方に設けられた複数のストレージノードコンタクトプラグと、
前記複数のビット線コンタクトプラグのうち対応する一つのビット線コンタクトプラグに接して設けられた複数のビット線と、
前記複数のストレージノードコンタクトの対応する一つと平面視で同じ位置にそれぞれ配置された複数のストレージ素子とを備え、
前記複数のストレージノードコンタクトプラグは、前記第1の方向と平行な複数の直線上に配置されると共に、前記第1の方向と異なる第2の方向と平行な複数の直線上に配置されることを特徴とする半導体装置。 - 前記第1の方向と前記第2の方向とのなす角度が60度であり、前記ワードトレンチが延在する方向と前記第1及び第2の方向の各々がなす角度がそれぞれ60度である、請求項10に記載の半導体装置。
- 前記複数のワードトレンチの各々は、前記複数の活性領域のうち対応する一つの活性領域から素子分離領域を跨いで隣接する活性領域に向けて連続して延在し、
前記ワード線は、前記素子分離領域上の前記ワードトレンチ内まで連続して延在する、請求項10又は11に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013018908A JP2014150195A (ja) | 2013-02-01 | 2013-02-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013018908A JP2014150195A (ja) | 2013-02-01 | 2013-02-01 | 半導体装置 |
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Publication Number | Publication Date |
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JP2014150195A true JP2014150195A (ja) | 2014-08-21 |
Family
ID=51572940
Family Applications (1)
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JP2013018908A Pending JP2014150195A (ja) | 2013-02-01 | 2013-02-01 | 半導体装置 |
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Country | Link |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107994018A (zh) * | 2017-12-27 | 2018-05-04 | 睿力集成电路有限公司 | 半导体存储器件结构及其制作方法 |
US11264403B2 (en) | 2019-09-17 | 2022-03-01 | Kioxia Corporation | Semiconductor memory device |
-
2013
- 2013-02-01 JP JP2013018908A patent/JP2014150195A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107994018A (zh) * | 2017-12-27 | 2018-05-04 | 睿力集成电路有限公司 | 半导体存储器件结构及其制作方法 |
CN107994018B (zh) * | 2017-12-27 | 2024-03-29 | 长鑫存储技术有限公司 | 半导体存储器件结构及其制作方法 |
US11264403B2 (en) | 2019-09-17 | 2022-03-01 | Kioxia Corporation | Semiconductor memory device |
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