CN107994018A - 半导体存储器件结构及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体存储器件结构及其制作方法，存储器件结构包括半导体衬底、字线结构及接触结构，半导体衬底包括有源区及沟槽隔离结构，字线结构形成于所述导体衬底中与有源区交叉，任一字线结构的一端具有长端尾部，其另一端具有短端尾部，且相邻的两所述字线结构的长端尾部与短端尾部呈交错排布，接触结构形成于字线结构的长端尾部，以实现字线结构的电引出。本发明通过对字线沟槽的掩膜设计，制备出尾部呈长短错落排布的字线结构，不需要增大接触结构整体区域所占面积，便可增大接触结构的制作窗口，避免接触结构导致的相邻字线结构的短路。本发明不需要对字线结构的尾部做弯曲处理，降低了工艺复杂性并降低了接触结构的定位难度。
Description
技术领域
本发明属于半导体设计及制造领域，特别是涉及一种半导体存储器件结构及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、漏极与位线12相连、源极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
如图4所示，字线(Word line)的图案通常是利用间距倍增工艺(Pitch Doubling)的方法制备，由于制程的限制，一对字线(Word line)101的尾端会连接成环状的结构108，这种结构会造成一对字线(Word line)101的短路，所以后续制程需要将字线(Word line)101尾端切断，如图5所示。
如图2～3及图6所示，切段后的字线(Word line)101需要字线驱动器(Word lineDriver)104来实现驱动，因此需要在字线(Word line)101和字线驱动器(Word lineDriver)104之间加上接触结构(contact)103来实现连接，字线驱动器(Word line Driver)104与字线译码电路105相连，位线(Bit line)102与字线(Word line)101交叉，且连接于位线译码电路106，其中，字线(Word line)101的漏极与电容器107相连，如图3所示。现有技术是将接触结构(contact)103以对称的方式置，如图6所示。
上述方案具有以下缺点：
第一，接触结构(contact)103的制作窗口较小，容易导致相邻两字线(Word line)101之间的短路；
第二，字线(Word line)101制作接触结构(contact)103的连线部位需要做弯曲处理，提高了工艺的复杂性，以及接触结构(contact)103定位的难度。
基于以上所述，提供一种可以有效增大相邻字线接触结构的窗口，且工艺简单，接触结构(contact)103定位的难度较低的半导体存储器件结构及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件结构及其制作方法，用于解决现有技术中相邻字线接触结构的窗口较小、工艺复杂、接触结构定位困难等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件结构的制作方法，所述制作方法包括：1)提供一半导体衬底，所述半导体衬底包括有源区及沟槽隔离结构，所述有源区由所述沟槽隔离结构隔离；2)于所述半导体衬底表面形成字线沟槽掩膜层，所述字线沟槽掩膜层具有间隔排列的字线沟槽窗口，所述字线沟槽窗口与所述有源区交叉；3)于所述字线沟槽掩膜层上形成边界图形掩膜层，所述边界图形掩膜层具有覆盖于所述字线沟槽掩膜层的第一端的第一边界掩膜层及覆盖于所述字线沟槽掩膜层的第二端的第二边界掩膜层，所述第一边界掩膜层与所述第二边界掩膜层具有相间排列的凸出部，每个所述凸出部覆盖一所述字线沟槽窗口的尾部，且每相邻的两个所述凸出部之间显露一所述字线沟槽窗口，所述第一边界掩膜层的凸出部与所述第二边界掩膜层的凸出部呈交错排列；4)基于所述字线沟槽掩膜层、所述第一边界掩膜层及所述第二边界掩膜层刻蚀所述半导体衬底，以于所述半导体衬底中形成相互独立的字线沟槽；5)基于所述字线沟槽制作字线结构，相对于所述有源区的配置数组区，任一所述字线结构具有长端尾部及短端尾部，且相邻的两所述字线结构的所述长端尾部与所述短端尾部呈长短交错排布；以及6)于所述字线结构的所述长端尾部制作接触结构，以实现所述字线结构的电引出。
优选地，步骤2)中，所述字线沟槽掩膜层具有间隔排列的多个呈直线型延伸的条状掩膜，相邻两所述条状掩膜之间包括所述字线沟槽窗口。
进一步地，所述字线结构呈直线型延伸，以提高所述接触结构的定位精度。
优选地，步骤2)中，采用间距倍增工艺(Pitch Doubling)于所述半导体衬底表面形成所述字线沟槽掩膜层，以提高所述字线沟槽窗口的密度。
优选地，所述第一边界掩膜层与所述第二边界掩膜层的所述凸出部的宽度介于30纳米～80纳米之间。
优选地，所述第一边界掩膜层与所述第二边界掩膜层的所述凸出部的长度介于20纳米～200纳米，使得所述字线结构的所述长端尾部的长度介于20纳米～200纳米之间。
优选地，步骤3)步骤3)中，所述边界图形掩膜层还具有覆盖于所述字线沟槽掩膜层的两侧的第三边界掩膜层，以在步骤4)基于所述第三边界掩膜层将位于所述字线沟槽掩膜层两侧的若干所述字线沟槽排除。
优选地，步骤5)基于所述字线沟槽制作字线结构，包括：5-1)于所述字线沟槽的底部及侧壁形成第一介质层；5-2)于所述字线沟槽中填充导电材料层，并刻蚀所述导电材料层，以使其顶面低于所述半导体衬底的顶面，以形成凹槽；以及5-3)于所述凹槽中填充第二介质层，以掩埋所述导电材料层。
优选地，步骤6)于所述字线结构的所述长端尾部制作接触结构，包括：6-1)形成接触窗于所述半导体衬底中，所述接触窗显露所述字线结构的所述长端尾部中的所述导电材料层；6-2)形成粘附层于所述接触窗的底部及侧壁；以及6-3)填充金属层于所述接触窗中，以形成所述接触结构。
优选地，所述接触结构的长度不大于所述字线结构的所述长端尾部的长度，所述接触结构的长度介于20纳米～200纳米之间，所述接触结构的宽度介于10纳米～70纳米之间。
优选地，还包括一字线驱动电路，所述字线驱动电路通过所述接触结构与所述字线结构连接。
本发明还提供一种半导体存储器件结构，包括：半导体衬底，所述半导体衬底包括有源区及沟槽隔离结构，所述有源区由所述沟槽隔离结构隔离；字线结构，形成于所述半导体衬底中与所述有源区交叉，相对于所述有源区的配置数组区，任一所述字线结构的一端具有长端尾部，其另一端具有短端尾部，且相邻的两所述字线结构的所述长端尾部与所述短端尾部呈交错排布；以及接触结构，形成于所述字线结构的所述长端尾部，以实现所述字线结构的电引出。
优选地，所述字线结构呈直线型延伸，以提高所述接触结构的定位精度。
优选地，所述字线结构的所述长端尾部的长度介于20纳米～200纳米之间。
优选地，所述半导体衬底中形成有字线沟槽，所述字线结构包括：第一介质层，形成于所述字线沟槽的底部及侧壁；导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述半导体衬底的顶面，以形成凹槽；以及第二介质层，填充于所述凹槽中，以掩埋所述导电材料层。
优选地，所述接触结构包括：接触窗，形成于所述半导体衬底中，所述接触窗显露所述字线结构的所述长端尾部中的所述导电材料层；粘附层，形成于所述接触窗的底部及侧壁；以及金属层，填充于所述接触窗中。
优选地，所述接触结构的长度不大于所述字线结构的所述长端尾部的长度，所述接触结构的长度介于20纳米～200纳米之间，所述接触结构的宽度介于10纳米～70纳米之间。
优选地，还包括一字线驱动电路，所述字线驱动电路通过所述接触结构与所述字线结构连接。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明通过对字线沟槽的掩膜设计，制备出尾部呈长短错落排布的字线结构，不需要增大接触结构整体区域所占面积，便可大大增大接触结构的制作窗口，避免接触结构导致的相邻字线结构的短路。
本发明不需要对字线结构的尾部做弯曲处理，整根字线可呈直线延伸，从而降低了工艺复杂性并降低了接触结构的定位难度。
本发明结构及方法简单，在半导体设计及制造领域具有广泛的应用前景。
附图说明
图1显示为动态随机存储器(DRAM)的结构框图。
图2显示为的动态随机存储器(DRAM)的电路结构示意图。
图3显示为动态随机存储器(DRAM)的存储单元结构示意图。
图4～图6显示为现有技术中半导体存储器件结构的字线结构制作方法所呈现的结构示意图。
图7a～图23显示为本发明的半导体存储器件结构的制作方法各步骤所呈现的结构示意图，其中，图7a显示为3×2结构的存储器结构的有源区及所述沟槽隔离结构的排布示意图，图7b显示为2×3结构的存储器结构的有源区及所述沟槽隔离结构的排布示意图，图10显示为图9中A-A’处的截面结构示意图，图15显示为图9所示结构的整体布局示意图，图16显示为整体字线结构的布局示意图，图17显示为图16中B-B’处的截面结构示意图，图21显示为形成有接触结构的整体字线结构的布局示意图，图22显示为3×2结构的存储器结构的有源区、沟槽隔离结构、字线结构及接触结构的布局示意图，图23显示为2×3结构的存储器结构的有源区、沟槽隔离结构、字线结构及接触结构的布局示意图。
元件标号说明
10 电容器
11 晶体管
12 位线
13 字线
101 字线(Word line)
102 位线(Bit line)
103 接触结构(contact)
104 字线驱动器(Word line Driver)
105 字线译码电路
106 位线译码电路
107 电容器
108 环状的结构
201 半导体衬底
202 有源区
203 沟槽隔离结构
204 字线沟槽掩膜层
205 字线沟槽窗口
206 第一边界掩膜层
207 凸出部
208 第三边界掩膜层
209 第二边界掩膜层
30 字线结构
301 字线沟槽
302 第一介质层
303 导电材料层
304 凹槽
305 第二介质层
306 长端尾部
307 短端尾部
40 接触结构
401 接触窗
402 粘附层
403 金属层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图7a～图23。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图7a～图23所示，本实施例提供一种半导体存储器件结构的制作方法，所述制作方法包括：
如图7a及图7b所示，首先进行步骤1)，提供一半导体衬底201，所述半导体衬底201包括有源区202及沟槽隔离结构203，所述有源区202由所述沟槽隔离结构203隔离，所述有源区202及所述沟槽隔离结构203的排布可以包括3×2结构的存储器结构，如图7a所示，也可以包括2×3结构的存储器结构，如图7b所示。
所述半导体衬底201包含硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底201包含硅衬底。
采用光刻工艺及等离子体干法刻蚀工艺于所述半导体衬底201中形成沟槽，然后采用热氧化工艺于所述沟槽的底部及表面形成二氧化硅层，接着采用等离子体增强化学气相沉积于所述沟槽中填充绝缘层，所述绝缘层包含二氧化硅、氮化硅等，最后经过化学机械平坦化或蚀刻工艺进行平坦化处理，直至所述绝缘层的顶面与所述半导体衬底201的顶面齐平，以形成沟槽隔离结构203，所述有源区202由所述沟槽隔离结构203隔离。
如图8所示，接着进行步骤2)，于所述半导体衬底201表面形成字线沟槽掩膜层204，所述字线沟槽掩膜层204包括间隔排列的字线沟槽窗口205，所述字线沟槽窗口205与所述有源区202交叉。
作为示例，采用间距倍增工艺(Pitch Doubling)于所述半导体衬底201表面形成所述字线沟槽掩膜层204，以提高所述字线沟槽窗口205的密度。
所述字线沟槽掩膜层204具有间隔排列的多个呈直线型延伸的条状掩膜，相邻两所述条状掩膜之间包括所述字线沟槽窗口205，如图8所示。
如图9及图15所示，其中，图15显示为图9所示结构的整体布局示意图，接着进行步骤3)，于所述字线沟槽掩膜层204上形成边界图形掩膜层，所述边界图形掩膜层具有覆盖于所述字线沟槽掩膜层204的第一端的第一边界掩膜层206及覆盖于所述字线沟槽掩膜层204的第二端的第二边界掩膜层209，所述第一边界掩膜层206与所述第二边界掩膜层209具有相间排列的凸出部207，每个所述凸出部207覆盖一所述字线沟槽窗口205的尾部，且每相邻的两个所述凸出部207之间显露一所述字线沟槽窗口205，所述第一边界掩膜层206的凸出部207与所述第二边界掩膜层209的凸出部207呈交错排列。
优选地，步骤3)中，所述边界图形掩膜层还包括覆盖于所述字线沟槽掩膜层204两侧的第三边界掩膜层208，如图9及图15所示，所述第三边界掩膜层208用以在步骤4)基于所述第三边界掩膜层208将位于所述字线沟槽掩膜层204两侧的若干所述字线沟槽301排除，以将位于边界区域的形貌较差的字线沟槽301排除，保留位于中部区域的形貌良好的字线沟槽301。
所述第一边界掩膜层206与所述第二边界掩膜层209的所述凸出部207的宽度Z1介于30纳米～80纳米之间。
所述第一边界掩膜层206与所述第二边界掩膜层209的所述凸出部207的长度Z2介于20纳米～200纳米，使得后续形成的字线结构30的所述长端尾部306的长度介于20纳米～200纳米之间。
本发明采用的第一边界掩膜层206与所述第二边界掩膜层209可以使得后续形成的字线结构30呈直线延伸，不需要在尾部形成弯曲结构。
如图9～图11所示，其中，图10显示为图9中A-A’处的截面结构示意图，然后进行步骤4)，基于所述字线沟槽掩膜层204、所述第一边界掩膜层206、所述第二边界掩膜层209以及所述第三边界掩膜层208刻蚀所述半导体衬底201，以于所述半导体衬底201中形成相互独立的字线沟槽301，所述字线沟槽301的尾部呈长短交错排布。
如图12～14及图16所示，接着进行步骤5)，基于所述字线沟槽301制作字线结构30，相对于所述有源区202的配置数组区，任一所述字线结构30的一端具有长端尾部306，其另一端具有短端尾部307，且相邻的两所述字线结构30的所述长端尾部306与所述短端尾部307呈长短交错排布。
作为示例，步骤5)基于所述字线沟槽301制作字线结构30，包括：
如图12所示，首先进行步骤5-1)，于所述字线沟槽301的底部及侧壁形成第一介质层302。所述第一介质层302可以包含采用热氧化工艺形成的二氧化硅层(SiO2)等。
如图13所示，然后进行步骤5-2)，于所述字线沟槽301中填充导电材料层303，并刻蚀所述导电材料层303，以使其顶面低于所述半导体衬底201的顶面，以形成凹槽304。所述导电材料层303可以包含氮化钛层(TiN)及钨层(W)的复合结构层等。
如图14所示，最后进行步骤5-3)，于所述凹槽304中填充第二介质层305，以掩埋所述导电材料层303。作为示例，所述第二介质层305可以包含采用等离子体增强化学气相沉积工艺形成的二氧化硅层(SiO2)等。
图16显示为整体字线结构30的布局示意图，由图16可见，任一所述字线结构30的一端具有长端尾部306，其另一端具有短端尾部307，且相邻的两所述字线结构30的所述长端尾部306与所述短端尾部307呈长短交错排布。
如图17～图23所示，其中，图17显示为图16中B-B’处的截面结构示意图，最后进行步骤6)，于所述字线结构30的所述长端尾部306制作接触结构40，以实现所述字线结构30的电引出。
优选地，步骤6)于所述字线结构30的所述长端尾部306制作接触结构40，包括：
如图17～图18所示，首先进行步骤6-1)，形成接触窗401于所述半导体衬底201中，所述接触窗401显露所述字线结构30的所述长端尾部306中的所述导电材料层303。
如图19所示，接着进行步骤6-2)，形成粘附层402于所述接触窗401的底部及侧壁，所述粘附层402可以包含通过溅射工艺形成的氮化钛层(TiN)等。
如图20及图21所示，其中图21显示为形成有接触结构40的整体字线结构30的布局示意图，最后进行步骤6-3)，填充金属层403于所述接触窗401中，以形成所述接触结构40，所述金属层403可以包含通过沉积工艺形成的钨层(W)等。
所述接触结构40的长度Z3不大于所述字线结构30的所述长端尾部306的长度，具体地，所述接触结构40的长度介于20纳米～200纳米之间，所述接触结构40的宽度Z4介于10纳米～70纳米之间。
如图21所示，所述字线结构30呈直线型延伸，以提高所述接触结构40的定位精度。
本发明可以用于3×2结构的存储器结构，也可以用于2×3结构的存储器结构，图22显示为3×2结构的存储器结构的有源区202、沟槽隔离结构203、字线结构30及接触结构40的布局示意图，图23显示为2×3结构的存储器结构的有源区202、沟槽隔离结构203、字线结构30及接触结构40的布局示意图。由图22及图23可见，由于所述字线结构30的所述长端尾部306与所述短端尾部307呈长短交错排布，不需要增大接触结构40整体区域所占面积，便可大大增大接触结构40的制作窗口，避免接触结构40导致的相邻字线结构30的短路，并且，本发明不需要对字线结构30的尾部做弯曲处理，整根字线可呈直线延伸，从而降低了工艺复杂性并降低了接触结构40的定位难度。
作为示例，所述半导体存储器件结构还包括一字线驱动电路，所述字线驱动电路通过所述接触结构40与所述字线结构30连接。
如图7a～图23所示，本实施例还提供一种半导体存储器件结构，包括：半导体衬底201、字线结构30及接触结构40。
所述半导体衬底201包括有源区202及沟槽隔离结构203，所述有源区202由所述沟槽隔离结构203隔离。
所述半导体衬底201包含硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底201包含硅衬底。
所述沟槽隔离结构203具有形成于所述半导体衬底201中的若干呈波浪型延伸的沟槽，形成于所述沟槽的底部及表面的二氧化硅层、以及填充于所述沟槽中绝缘层，所述绝缘层包含二氧化硅、氮化硅等。
所述字线结构30形成于所述半导体衬底201中与所述有源区202交叉，相对于所述有源区202的配置数组区，任一所述字线结构30的一端具有长端尾部306，其另一端具有短端尾部307，且相邻的两所述字线结构30的所述长端尾部306与所述短端尾部307呈交错排布。
所述字线结构30呈直线型延伸，以提高所述接触结构40的定位精度。
所述字线结构30的所述长端尾部306的长度介于20纳米～200纳米之间。
所述半导体衬底201中形成有字线沟槽，所述字线结构30包括：第一介质层302，形成于所述字线沟槽301的底部及侧壁；导电材料层303，填充于所述字线沟槽301中，所述导电材料层303的顶面低于所述半导体衬底201的顶面，以形成凹槽304；以及第二介质层305，填充于所述凹槽304中，以掩埋所述导电材料层303。所述第一介质层302可以包含采用热氧化工艺形成的二氧化硅层(SiO2)等，所述导电材料层303可以包含氮化钛层(TiN)及钨层(W)的复合结构层等，所述第二介质层305可以包含采用等离子体增强化学气相沉积工艺形成的二氧化硅层(SiO2)等。
所述接触结构40形成于所述字线结构30的所述长端尾部306，以实现所述字线结构30的电引出。
所述接触结构40包括：接触窗401，形成于所述半导体衬底201中，所述接触窗401显露所述字线结构30的所述长端尾部306中的所述导电材料层303；粘附层402，形成于所述接触窗401的底部及侧壁；以及金属层403，填充于所述接触窗401中。所述粘附层402可以包含通过溅射工艺形成的氮化钛层(TiN)等，所述金属层403可以包含通过沉积工艺形成的钨层(W)等。
所述接触结构40的长度不大于所述字线结构30的所述长端尾部306的长度，所述接触结构40的长度介于20纳米～200纳米之间，所述接触结构40的宽度介于10纳米～70纳米之间。
本发明可以用于3×2结构的存储器结构，也可以用于2×3结构的存储器结构，图22显示为3×2结构的存储器结构的有源区202、沟槽隔离结构203、字线结构30及接触结构40的布局示意图，图，图23显示为2×3结构的存储器结构的有源区202、沟槽隔离结构203、字线结构30及接触结构40的布局示意图。由图22及图23可见，由于所述字线结构30的所述长端尾部306与所述短端尾部307呈长短交错排布，不需要增大接触结构40整体区域所占面积，便可大大增大接触结构40的制作窗口，避免接触结构40导致的相邻字线结构30的短路，并且，本发明不需要对字线结构30的尾部做弯曲处理，整根字线可呈直线延伸，从而降低了工艺复杂性并降低了接触结构40的定位难度。
作为示例，所述半导体存储器件结构还包括一字线驱动电路，所述字线驱动电路通过所述接触结构40与所述字线结构30连接。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明通过对字线沟槽301的掩膜设计，制备出尾部呈长短错落排布的字线结构30，不需要增大接触结构40整体区域所占面积，便可大大增大接触结构40的制作窗口，避免接触结构40导致的相邻字线结构30的短路。
本发明不需要对字线结构30的尾部做弯曲处理，整根字线可呈直线延伸，从而降低了工艺复杂性并降低了接触结构40的定位难度。
本发明结构及方法简单，在半导体设计及制造领域具有广泛的应用前景。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (18)
1.一种半导体存储器件结构的制作方法，其特征在于，所述制作方法包括：
1)提供一半导体衬底，所述半导体衬底包括有源区及沟槽隔离结构，所述有源区由所述沟槽隔离结构隔离；
2)形成字线沟槽掩膜层于所述半导体衬底表面，所述字线沟槽掩膜层具有间隔排列的字线沟槽窗口，所述字线沟槽窗口与所述有源区交叉；
3)形成边界图形掩膜层于所述字线沟槽掩膜层上，所述边界图形掩膜层具有覆盖于所述字线沟槽掩膜层的第一端的第一边界掩膜层及覆盖于所述字线沟槽掩膜层的第二端的第二边界掩膜层，所述第一边界掩膜层与所述第二边界掩膜层具有相间排列的凸出部，每个所述凸出部覆盖一所述字线沟槽窗口的尾部，且每相邻的两个所述凸出部之间显露一所述字线沟槽窗口，所述第一边界掩膜层的凸出部与所述第二边界掩膜层的凸出部呈交错排列；
4)基于所述字线沟槽掩膜层、所述第一边界掩膜层及所述第二边界掩膜层刻蚀所述半导体衬底，以于所述半导体衬底中形成相互独立的字线沟槽；
5)基于所述字线沟槽制作字线结构，相对于所述有源区的配置数组区，任一所述字线结构具有长端尾部及短端尾部，且相邻的两所述字线结构的所述长端尾部与所述短端尾部呈长短交错排布；以及
6)于所述字线结构的所述长端尾部制作接触结构，以实现所述字线结构的电引出。
2.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤2)中，所述字线沟槽掩膜层具有间隔排列的多个呈直线型延伸的条状掩膜，相邻两所述条状掩膜之间包括所述字线沟槽窗口。
3.根据权利要求2所述的半导体存储器件结构的制作方法，其特征在于：所述字线结构呈直线型延伸，以提高所述接触结构的定位精度。
4.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤2)中，采用间距倍增工艺于所述半导体衬底表面形成所述字线沟槽掩膜层，以提高所述字线沟槽窗口的密度。
5.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：所述第一边界掩膜层与所述第二边界掩膜层的所述凸出部的宽度介于30纳米～80纳米之间。
6.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：所述第一边界掩膜层与所述第二边界掩膜层的所述凸出部的长度介于20纳米～200纳米，使得所述字线结构的所述长端尾部的长度介于20纳米～200纳米之间。
7.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤3)中，所述边界图形掩膜层还具有覆盖于所述字线沟槽掩膜层两侧的第三边界掩膜层，以在步骤4)基于所述第三边界掩膜层将位于所述字线沟槽掩膜层两侧的若干所述字线沟槽排除。
8.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤5)基于所述字线沟槽制作字线结构，包括：
5-1)于所述字线沟槽的底部及侧壁形成第一介质层；
5-2)于所述字线沟槽中填充导电材料层，并刻蚀所述导电材料层，以使其顶面低于所述半导体衬底的顶面，以形成凹槽；以及
5-3)于所述凹槽中填充第二介质层，以掩埋所述导电材料层。
9.根据权利要求8所述的半导体存储器件结构的制作方法，其特征在于：步骤6)于所述字线结构的所述长端尾部制作接触结构，包括：
6-1)形成接触窗于所述半导体衬底中，所述接触窗显露所述字线结构的所述长端尾部中的所述导电材料层；
6-2)形成粘附层于所述接触窗的底部及侧壁；以及
6-3)填充金属层于所述接触窗中，以形成所述接触结构。
10.根据权利要求1～9任一项所述的半导体存储器件结构的制作方法，其特征在于：所述接触结构的长度不大于所述字线结构的所述长端尾部的长度，所述接触结构的长度介于20纳米～200纳米之间，所述接触结构的宽度介于10纳米～70纳米之间。
11.根据权利要求10所述的半导体存储器件结构的制作方法，其特征在于：还包括一字线驱动电路，所述字线驱动电路通过所述接触结构与所述字线结构连接。
12.一种半导体存储器件结构，其特征在于，包括：
半导体衬底，包括有源区及沟槽隔离结构，所述有源区由所述沟槽隔离结构隔离；
字线结构，形成于所述半导体衬底中与所述有源区交叉，相对于所述有源区的配置数组区，任一所述字线结构的一端具有长端尾部，其另一端具有短端尾部，且相邻的两所述字线结构的所述长端尾部与所述短端尾部呈交错排布；以及
接触结构，形成于所述字线结构的所述长端尾部，以实现所述字线结构的电引出。
13.根据权利要求12所述的半导体存储器件结构，其特征在于：所述字线结构呈直线型延伸，以提高所述接触结构的定位精度。
14.根据权利要求12所述的半导体存储器件结构，其特征在于：所述字线结构的所述长端尾部的长度介于20纳米～200纳米之间。
15.根据权利要求12所述的半导体存储器件结构，其特征在于：所述半导体衬底中形成有字线沟槽，所述字线结构包括：
第一介质层，形成于所述字线沟槽的底部及侧壁；
导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述半导体衬底的顶面，以形成凹槽；以及
第二介质层，填充于所述凹槽中，以掩埋所述导电材料层。
16.根据权利要求12所述的半导体存储器件结构，其特征在于：所述接触结构包括：
接触窗，形成于所述半导体衬底中，所述接触窗显露所述字线结构的所述长端尾部中的所述导电材料层；
粘附层，形成于所述接触窗的底部及侧壁；以及
金属层，填充于所述接触窗中。
17.根据权利要求12～16任一项所述的半导体存储器件结构，其特征在于：所述接触结构的长度不大于所述字线结构的所述长端尾部的长度，所述接触结构的长度介于20纳米～200纳米之间，所述接触结构的宽度介于10纳米～70纳米之间。
18.根据权利要求17所述的半导体存储器件结构，其特征在于：还包括一字线驱动电路，所述字线驱动电路通过所述接触结构与所述字线结构连接。
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