CN113745193A - 字线引出结构及其制备方法 - Google Patents
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- 238000002360 preparation method Methods 0.000 title claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 141
- 239000002184 metal Substances 0.000 claims abstract description 141
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000005530 etching Methods 0.000 claims description 24
- 238000000605 extraction Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 239000011799 hole material Substances 0.000 description 159
- 239000000463 material Substances 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请涉及一种字线引出结构及其制备方法,在衬底上形成沿X轴方向延伸的字线;形成沿Y轴方向覆盖字线的接触孔,X轴方向和Y轴方向垂直;形成覆盖接触孔的金属线,接触孔位于字线和金属线之间并分别与字线和金属线接触;其中,接触孔与金属线的接触面积大于接触孔与字线的接触面积。上述字线引出结构,通过使接触孔与金属线的接触面积大于接触孔与字线的接触面积,可以减小字线引出结构的接触电阻。
Description
技术领域
本发明涉及半导体领域,尤其涉及一种字线引出结构和位字引出结构的制备方法。
背景技术
半导体存储器是利用晶体管阵列控制存储电容的充放电而实现数据的存取。其中,晶体管的栅极与字线电连接,在衬底内形成字线后,需要在字线上方形成字线引出结构,通过字线引出结构实现字线与外部控制电路的电连接。
然而,随着半导体器件集成度的不断提高,字线尺寸以及字线之间的间距的不断缩小,字线引出结构的面积也会相应减小,使得字线引出结构与相应字线之间的接触电阻变大,导致流经字线的电流过小,从而降低了半导体存储器的感应裕度和存储电容的充放电速度。
发明内容
基于此,本申请针对上述接触电阻较大而降低半导体存储器的感应裕度和存储电容的充放电速度的技术问题,提出一种字线引出结构和字线引出结构的制备方法。
一种字线引出结构,包括:
字线,沿X轴方向延伸;
接触孔,沿Y轴方向覆盖所述字线,所述X轴方向和所述Y轴方向垂直;
金属线,覆盖所述接触孔,所述接触孔位于所述字线和所述金属线之间并分别与所述字线和所述金属线接触;
其中,所述接触孔与所述金属线的接触面积大于所述接触孔与所述字线的接触面积。
在其中一个实施例中,所述接触孔的横截面为T型结构。
在其中一个实施例中,所述字线引出结构包括2*N条所述字线、2*N个所述接触孔和2*N条所述金属线,各所述字线沿所述X轴方向并列分布,各所述金属线沿所述Y轴方向延伸;其中,N为正整数,2*N条所述字线、2*N个所述接触孔、2*N条所述金属线均一一对应。
在其中一个实施例中,各所述字线在Y轴方向上对齐排列。
在其中一个实施例中,N条所述金属线和N个所述接触孔位于所述字线的沿所述X轴方向的一侧,另外N条所述金属线和另外N个接触孔位于所述字线的沿所述X轴方向的另一侧;其中,位于同一侧的金属线沿所述Y轴方向并列分布。
在其中一个实施例中,位于所述字线的其中一侧的所述接触孔覆盖第奇数条所述字线,位于所述字线的另一侧的所述接触孔覆盖第偶数条所述字线。
在其中一个实施例中,所述字线与所述金属线具有不同的导电率。
一种字线引出结构的制备方法,包括:
在衬底内开设第一沟槽;
在所述第一沟槽内形成沿X轴方向延伸的字线,所述字线线的顶面低于所述衬底的顶面;
在所述字线和所述衬底上形成接触孔层;
在所述接触孔层上形成金属层;
刻蚀所述金属层和所述接触孔层,形成上述的字线引出结构。
在其中一个实施例中,所述衬底内形成有2*N条条所述字线,各所述字线沿Y轴方向并列分布;
所述在所述字线和所述衬底上形成接触孔层,包括:
在所述衬底和所述字线上形成介质层;
刻蚀所述介质层,形成沿Y轴方向延伸的第二沟槽,所述第二沟槽穿透所述介质层并暴露出所述字线和所述衬底;
在所述第一沟槽和第二沟槽内形成所述接触孔层;
所述刻蚀所述金属层和所述接触孔层,包括:
在所述金属层上形成2*N个掩膜,各所述掩膜沿X轴方向跨过所述第二沟槽且一个掩膜沿Y轴方向覆盖一条字线;
依次刻蚀所述金属层和所述接触孔层,保留所述掩膜下方的所述金属层以形成2*N个金属线、保留所述金属线下方的所述接触孔层以形成2*N个接触孔,其中,N为正整数,2*N条所述字线、2*N个所述接触孔、2*N条所述金属线均一一对应。
在其中一个实施例中,所述字线包括位于底部的金属结构和叠设于所述金属结构上的多晶硅结构,在所述第二沟槽内形成接触孔层之前,还包括:去除所述多晶硅结构,保留所述金属结构。
上述字线引出结构及其制备方法,在字线上形成接触孔和金属线,叠设于字线上的接触孔和金属线形成字线引出结构。其中,接触孔沿Y轴方向覆盖字线,而金属线覆盖接触孔,接触孔与金属线的接触面积大于接触孔与字线的接触面积。上述字线引出结构,通过调整接触孔与字线和金属线的接触面积,接触孔和字线的接触面积较小,可以减小接触孔对器件集成度的影响,而接触孔与金属线的接触面积较大,可以减小整个字线引出结构的接触电阻,从而提高半导体存储器的感应裕度和存储电容的充放电速度。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案,下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为一实施例的字线引出结构的分布俯视图;
图2为一实施例的对应图1中AA’剖面线的侧剖图;
图3为一实施例的字线引出结构的制备方法的步骤流程图;
图4a为一实施例的形成字线后的俯视图;
图4b为一实施例的对应图4a中AA’剖面线的侧剖图;
图5a为一实施例的在介质层上开设第二沟槽后的俯视图;
图5b为一实施例的对应图5a中AA’剖面线的侧剖图;
图6a为一实施例的在去除多晶硅结构后的俯视图;
图6b为一实施例的对应图6a中AA’剖面线的侧剖图;
图7a为一实施例的在第一沟槽和第二沟槽内填充接触孔层后的俯视图;
图7b为一实施例的对应图7a中AA’剖面线的侧剖图;
图8a为一实施例的形成金属层后的俯视图;
图8b为一实施例的对应图8a中AA’剖面线的侧剖图;
图9a为一实施例的形成2*N个掩膜后的俯视图;
图9b为一实施例的对应图9a中AA’剖面线的侧剖图;
图10a为一实施例的形成2*N条金属线后的俯视图;
图10b为一实施例的对应图10a中AA’剖面线的侧剖图。
标号说明
衬底:100;第一沟槽:101;字线:120;金属结构121;多晶硅结构122;介质层:200;第二沟槽201;接触孔层300;接触孔310;金属层400;金属线410;掩膜:500。
具体实施方式
为了便于理解本申请,下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是,本申请可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。
应当明白,当元件或层被称为“在...上”时,其可以直接地在其它元件或层上或者可以存在居间的元件或层。应当明白,尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分,这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此,在不脱离本发明教导之下,下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等,在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白,除了图中所示的取向以外,空间关系术语还包括使用和操作中的器件的不同取向。例如,如果附图中的器件翻转,描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此,示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外,器件也可以包括另外地取向(譬如,旋转90度或其它取向),并且在此使用的空间描述语相应地被解释。
在此使用时,单数形式的“一”、“一个”和“所述/该”也可以包括复数形式,除非上下文清楚指出另外的方式。还应当理解的是,术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在,但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时,在本说明书中,术语“和/或”包括相关所列项目的任何及所有组合。
图1为本申请中一实施例中字线引出结构的俯视图,图2为对应图1中AA’剖面线的侧剖图。
结合图1和图2所示,字线引出结构包括字线120、接触孔310和金属线410。
其中,字线120沿X轴方向延伸。
接触孔310位于字线120上方并沿Y轴方向覆盖字线120,Y轴方向与X轴方向相互垂直。接触孔310沿Y轴方向覆盖字线120,指的是接触孔310沿Y轴方向的宽度大于或等于字线120沿Y轴方向的宽度,在沿X轴方向上的一段字线120被接触孔310覆盖。
金属线410位于接触孔310上并覆盖接触孔310,即接触孔310位于字线120与金属线410之间,接触孔310的底面与字线120接触,接触孔310的顶面与金属线410接触。其中,接触孔310与金属线410的接触面积大于接触孔310与字线120的接触面积,接触孔310与金属线410的接触面沿Y轴方向的宽度大于接触孔310与字线120的接触面沿Y轴方向的宽度。
上述字线引出结构,字线120形成于半导体器件的内部,通过在字线120上方形成接触孔310和金属线410,可以通过金属线410和接触孔310将外部电信号传输至字线120,并通过字线120对半导体器件进行控制。在本申请中,接触孔310沿Y轴方向覆盖字线120,而金属线410覆盖接触孔310,接触孔310与金属线410的接触面积大于接触孔310与字线120的接触面积,通过调整接触孔310与字线120和金属线410的接触面积,接触孔310和字线120的接触面积较小,可以减小接触孔310对器件集成度的影响,而接触孔310与金属线410的接触面积较大,可以减小整个字线引出结构的接触电阻,从而提高半导体存储器的感应裕度和存储电容的充放电速度。
在一实施例中,如图2所示,接触孔310的横截面为T型结构,即接触孔310在图2所示的Z轴方向的截面为T型结构,其中,X轴、Y轴和Z轴两两垂直。在本实施例中,接触孔310呈T型结构,接触孔310顶面沿Y轴方向的宽度大于底面沿Y轴方向的宽度,从而实现接触孔310与金属线410的接触面积大于接触孔310与字线120的接触面积。
更具体的,衬底100开设有沿X轴方向延伸的第一沟槽101,字线120填充于第一沟槽101内,且字线120的厚度小于第一沟槽101的深度,即字线120的顶面低于衬底100的顶面。接触孔310的一部分填充于第一沟槽101内,且位于第一沟槽101外的接触孔310沿Y轴方向延伸至字线120两侧的衬底100上,此时,位于第一沟槽101内的接触孔310和位于第一沟槽101外的接触孔310共同形成具有T型结构的接触孔310。进一步的,接触孔310上方的金属线410沿Y轴方向的宽度等于接触孔310沿Y轴方向的宽度,且接触孔310和金属线410沿X轴方向延伸的侧面相互对齐。在一实施例中,字线120包括位于第一沟槽101底部的金属结构121和位于金属结构121顶部的多晶硅结构,在接触孔310覆盖区域的字线的多晶硅结构被去除,即在接触孔310的覆盖区域的字线不包括多晶硅结构,接触孔310直接与金属结构121接触,由此降低字线之间的寄生电阻。
在一实施例中,结合图1和图2所示,字线引出结构包括2*N条字线120,各字线120沿Y轴方向并列分布,2*N条字线120上分别形成2*N个接触孔310,2*N个接触孔310上分别形成2*N条金属线410,各金属线410沿X轴方向延伸;其中,N为正整数,2*N条字线120、2*N个接触孔310、2*N条金属线410均一一对应。在本实施例中,衬底100上形成有2*N沿Y轴方向并列分布的字线120,每条字线120上方均形成有与之对应的接触孔310和金属线410,即每条字线120对应一个独立的字线引出结构,从而可以分别对各条字线120独立控制。更进一步的,2*N条字线120在Y轴方向上对齐排列,即2*N条字线120沿X轴方向的长度相同,各字线120的端点沿Y轴方向对齐。
更具体的,如图1所示,N条金属线410和N个接触孔310位于字线120的沿X轴方向的一侧,另外N条金属线410和另外N个接触孔310位于字线120的沿X轴方向的另一侧;其中,位于同一侧的金属线410沿Y轴方向并列分布。在本实施例中,2*N个接触孔310和2*N条金属线410形成的2*N个引出结构共分为两组引出结构,第一组引出结构包括N个接触孔310和与该N个接触孔310接触的N条金属线410,第二组引出结构包括另外N个接触孔310和与该N个接触孔310接触的另外N条金属线410,其中,第一组引出结构靠近字线120一端端点,第二组引出结构靠近字线120另一端端点,通过将金属线410和接触孔310分散设置于字线120两侧,可以适当提高金属线410或接触孔310的宽度,从而减小字线引出结构的接触电阻。
更进一步的,位于字线120的其中一侧的接触孔310和金属线410覆盖第奇数条字线120,位于字线120的另一侧的接触孔310和金属线410覆盖第偶数条字线120。在本实施例中,2*N条字线120沿Y轴方向依次排布,第一组引出结构设于第奇数条字线120上,第二组引出结构设于第偶数条字线120上,由此可以增大相邻接触孔310之间的间距,继而可以增大接触孔310和金属线410的宽度,提高接触面积,减小接触电阻。
在一实施例中,接触孔310和金属线410具有不同的导电率,即接触孔310的金属线410的材料不同。具体的,接触孔310的材料可以为包含铜、铝、镍、钨、银、金等中的一种或多种的金属或金属合金,金属线410可以为铜线、铝线、镍线、钨线、银线、金线等中的一种。
如图3所示为本申请一实施例中的字线引出结构的制备方法。
在一实施例中,字线引出结构的制备方法包括:
步骤S100:在衬底上开设沿X轴方向延伸的第一沟槽。
步骤S200:在所述第一沟槽内形成沿X轴方向延伸的字线,所述字线的顶面低于所述衬底的顶面。
结合图4a和图4b,其中,图4a为形成字线120后的俯视图,图4b对应图4a中AA’剖面线的侧剖图。
具体的,在衬底100内开设沿X轴方向延伸的第一沟槽101,在第一沟槽101内形成沿X轴方向延伸的字线120,字线120的顶面低于衬底100的顶面,即字线120的厚度小于第一沟槽101的深度。进一步的,字线120包括位于第一沟槽101底部的金属结构121和位于金属结构121上的多晶硅结构122。
在一具体的实施例中,如图4a所示,衬底100上开设有2*N个分别沿X轴方向延伸的第一沟槽101,各沟槽沿Y轴方向并列分布,在2*N个第一沟槽101形成2*N条沿X轴方向延伸的字线120,各字线120沿Y轴方向并列分布。进一步的,上述各字线120在Y轴方向上对齐排列,即2*N条字线120沿X轴方向的长度相同,各字线120的端点沿Y轴方向对齐。
在一具体的实施例中,形成字线120的过程包括:
步骤S210:在所述第一沟槽内和所述第一沟槽外的衬底上沉积字线材料层。
具体的,通过沉积工艺覆盖一层字线材料层,字线材料层具有一定的厚度并覆盖第一沟槽101以及衬底100。
步骤S220:对所述字线材料层的顶面进行平坦化处理并去除衬底上的字线材料层,保留第一沟槽内的字线材料层。
在沉积字线材料层后,字线材料层具有凹凸不平的上表面,接着,通过化学机械研磨工艺,对字线材料层的上表面进行研磨,使字线材料层的上表面平坦化,刻蚀字线材料层以暴露出衬底100,保留第一沟槽101内的字线材料层。
步骤S230:回刻所述第一沟槽内的字线材料层,去除第一沟槽顶部的部分字线材料层,保留第一沟槽底部的部分字线材料层,形成所述字线。
具体的,具体通过刻蚀工艺刻蚀第一沟槽101内的字线材料层,削减字线材料层的厚度,使字线材料层的厚度小于第一沟槽101的深度,停止刻蚀后,所保留的字线材料层形成字线120。其中,对字线材料层的回刻深度可以根据具体需要灵活选择。
在形成上述字线120之后,继续执行:
步骤S300:在所述字线上和所述第一沟槽外的衬底上形成接触孔层。
在一实施例中,可以在字线120上和第一沟槽101外的衬底100上直接形成接触孔层300。
在另一实施例中,步骤S300也可以包括以下子步骤:
步骤S311:在所述衬底和所述第一沟槽上形成介质层。
通过沉积工艺,在衬底100和第一沟槽101上沉积介质层200,并对介质层200的顶面进行研磨,使介质层200的顶面平坦化。
步骤S312:刻蚀所述介质层,形成沿Y轴方向延伸的第二沟槽,所述第二沟槽穿透所述介质层并暴露出所述字线和所述衬底。
如图5a和图5b所示,其中,图5a为在介质层200上开设第二沟槽201后的俯视图,图5b对应图5a中AA’剖面线的侧剖图。刻蚀介质层200,在介质层200上形成沿Y轴方向延伸的第二沟槽201,第二沟槽201沿Z轴方向穿透介质层200并暴露出第二沟槽201底部的字线120(具体是暴露字线120中的多晶硅结构122)和衬底100。需要说明的是,在该实施例中,介质层200和衬底100的刻蚀选择比不同,因此,在刻蚀介质层200形成第二沟槽201期间,基本不会刻蚀衬底100。
在一实施例中,如图5a所示,在介质层200上开设有两个分别沿Y轴方向延伸的第二沟槽201,其中一个第二沟槽201位于字线120沿X轴方向延伸的一侧,其中另一个第二沟槽201位于字线120沿X轴方向延伸的另一侧,即两个第二沟槽201沿X轴方向并列分布。更进一步的,两个第二沟槽201分别靠近字线120沿X轴方向的两侧端点。
在一具体的实施例中,如图6a和图6b所示,其中,图6a为去除暴露的多晶硅结构后的俯视图,图6b对应图6a中AA’剖面线的侧剖图,通过第二沟槽201暴露出字线的多晶硅结构122时,继续执行:去除所暴露的多晶硅结构122,保留金属结构121。
步骤S313:在所述第一沟槽和第二沟槽内形成接触孔层。
如图7a和图7b所示,其中,图7a为在第一沟槽101和第二沟槽201内填充接触孔层300后的俯视图,图7b对应图7a中AA’剖面线的侧剖图。通过沉积工艺沉积一层较厚的接触孔材料,接触孔材料填充所暴露的第一沟槽101和第二沟槽201内并高于介质层200,再通过研磨工艺对接触孔材料进行平坦化处理,去除介质层200上方的接触孔材料,仅保留第一沟槽101和第二沟槽201内的接触孔材料,由此形成所需的接触孔层300。
上述实施例通过步骤S311~步骤S313形成接触孔层300,在其他的实施例中,还可以通过以下子步骤S321~步骤S323形成所需的接触孔层300:
步骤S321:在所述衬底100和所述第一沟槽101上沉积接触孔材料。
步骤S322:刻蚀所述接触孔材料,去除两侧的接触孔材料,形成沿Y轴方向延伸的接触孔层300。
步骤S323:沉积介质材料,并对介质材料进行平坦化处理,去除所述接触孔层300上方的介质材料层并暴露出所述接触孔层300,保留所述接触孔层300两侧的介质材料,形成介质层200。
通过上述步骤,形成接触孔层300后,继续执行:
步骤S400:在所述接触孔层上形成金属层。
如图8a和8b所示,其中,图8a为形成金属层400后的俯视图,图8b对应图8a中AA’剖面线的侧剖图。通过沉积工艺,在接触孔层300上形成金属层400。在一实施例中,接触孔层300形成于第二沟槽201内,金属层400形成于接触孔层300和介质层200上。
步骤S500:刻蚀所述金属层和所述接触孔层,形成上述字线引出结构。
在接触孔层300上形成金属层400之后,对金属层400和接触孔层300进行刻蚀,刻蚀金属层400形成金属线410,刻蚀接触孔层300形成接触孔310,由此形成上述字线引出结构,其中,字线引出结构中的字线120、接触孔310和金属线410的位置关系已在上文介绍,在此不再赘述。
在一实施例中,刻蚀所述金属层400和所述接触孔层300,具体包括:在金属层400上形成掩膜,在掩膜的保护下,向下刻蚀暴露的金属层400,形成金属线410,并在金属线410的保护下,继续向下刻蚀暴露的接触孔层300,形成接触孔310。即上述对接触孔层300的刻蚀属于自对准刻蚀,经自对准刻蚀后所形成的接触孔310和金属线410的边界对齐,避免两者对位出现偏移而影响器件电性性能。
在一具体的实施例中,衬底100上形成有2*N条字线120,接触孔层300形成于第二沟槽201内并沿Y轴方向延伸,此时,步骤S500包括:
步骤S510:在所述金属层上形成2*N个掩膜,各所述掩膜沿X轴方向跨过所述第二沟槽201且一个掩膜沿Y轴方向覆盖一条字线。
如图9a和图9b所示,其中,图9a为形成2*N个掩膜500后的俯视图,图8b对应图8a中AA’剖面线的侧剖图。在金属层400上形成2*N个掩膜500,各掩膜500沿X轴方向跨过第二沟槽201且一个掩膜500沿Y轴方向覆盖一条字线120,即2*N个掩膜500与2*N条字线120一一对应。进一步的,介质层200内开设有两个第二沟槽201,在两个第二沟槽201内分别对应形成两个沿Y轴方向延伸的接触孔层300时,上述2*N个掩膜500中,其中N个掩膜500位于金属层400沿X轴方向的一侧并分别沿X轴方向跨过位于同侧的第二沟槽201,且分别覆盖第奇数条字线120,另外N个掩膜500位于金属层400沿X轴方向的另一侧并分别沿X轴方向跨过位于同侧的另一第二沟槽201,且分别覆盖第偶数条字线120。进一步的,位于同一侧的掩膜500沿Y轴方向并列分布。
步骤S520:依次刻蚀所述金属层和所述接触孔层,保留所述掩膜下方的所述金属层以形成2*N个金属线、保留所述金属线下方的所述接触孔层以形成2*N个接触孔,其中,N为正整数,2*N条所述字线、2*N个所述接触孔、2*N条所述金属线均一一对应。
如图10a和图10b所示,其中,图10a为形成2*N条金属线410后的俯视图,图10b对应图10a中AA’剖面线的侧剖图。在2*N个掩膜的保护下,对暴露的金属层400进行刻蚀,形成2*N条独立的金属线410,在金属线410的保护下,继续对暴露的接触孔层300进行刻蚀,形成2*N个独立接触孔310,此时,2*N条所述字线120、2*N个所述接触孔310、2*N条所述金属线410均一一对应,每一条字线120通过其上方的接触孔310和金属线410引出。
在本实施例中,先形成沿Y轴方向延伸的接触孔层300,接触孔层300一体成型且与多个字线120电连接,接着在接触孔层300上和介质层200上形成金属层400,并在金属层400上形成掩膜600,掩膜600沿X轴方向跨过第二沟槽201,然后在掩膜600的遮挡作用下依次对暴露的金属层400和接触孔层300进行刻蚀,将沿Y轴方向延伸的接触孔层300切割成多个独立的部分,未被刻蚀的金属层400和接触孔层300便形成字线120的引出结构。由于上述对于接触孔层300采用自对准刻蚀,省略了传统技术中前后刻蚀的对准步骤,且本申请中,刻蚀后所保留的金属层400和接触孔层300的边界齐平,金属层400和接触孔层300不存在位置偏移,大大改善了半导体器件的电性性能。
通过上述字线引出结构制备方法,形成上文介绍的字线引出结构,其中,接触孔310沿Y轴方向覆盖字线120,而金属线410覆盖接触孔310,接触孔310与金属线410的接触面积大于接触孔310与字线120的接触面积。上述字线引出结构,通过调整接触孔310与字线120和金属线410的接触面积,接触孔310和字线120的接触面积较小,可以减小接触孔310对器件集成度的影响,而接触孔310与金属线410的接触面积较大,可以减小整个字线引出结构的接触电阻,从而提高半导体存储器的感应裕度和存储电容的充放电速度。
以上实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种字线引出结构,其特征在于,包括:
字线,沿X轴方向延伸;
接触孔,沿Y轴方向覆盖所述字线,所述X轴方向和所述Y轴方向垂直;
金属线,覆盖所述接触孔,所述接触孔位于所述字线和所述金属线之间并分别与所述字线和所述金属线接触;
其中,所述接触孔与所述金属线的接触面积大于所述接触孔与所述字线的接触面积。
2.根据权利要求1所述的字线引出结构,其特征在于,所述接触孔的横截面为T型结构。
3.根据权利要求2所述的字线引出结构,其特征在于,所述字线引出结构包括2*N条所述字线、2*N个所述接触孔和2*N条所述金属线,各所述字线沿所述X轴方向并列分布,各所述金属线沿所述Y轴方向延伸;其中,N为正整数,2*N条所述字线、2*N个所述接触孔、2*N条所述金属线均一一对应。
4.根据权利要求3所述的字线引出结构,其特征在于,各所述字线在Y轴方向上对齐排列。
5.根据权利要求3所述的字线引出结构,其特征在于,N条所述金属线和N个所述接触孔位于所述字线的沿所述X轴方向的一侧,另外N条所述金属线和另外N个接触孔位于所述字线的沿所述X轴方向的另一侧;其中,位于同一侧的金属线沿所述Y轴方向并列分布。
6.根据权利要求5所述的字线引出结构,其特征在于,位于所述字线的其中一侧的所述接触孔覆盖第奇数条所述字线,位于所述字线的另一侧的所述接触孔覆盖第偶数条所述字线。
7.根据权利要求1所述的字线引出结构,其特征在于,所述字线与所述金属线具有不同的导电率。
8.一种字线引出结构的制备方法,其特征在于,包括:
在衬底内开设第一沟槽;
在所述第一沟槽内形成沿X轴方向延伸的字线,所述字线线的顶面低于所述衬底的顶面;
在所述字线和所述衬底上形成接触孔层;
在所述接触孔层上形成金属层;
刻蚀所述金属层和所述接触孔层,形成权利要求1至7任一项所述的字线引出结构。
9.根据权利要求8所述的制备方法,其特征在于,所述衬底内形成有2*N条条所述字线,各所述字线沿Y轴方向并列分布;
所述在所述字线和所述衬底上形成接触孔层,包括:
在所述衬底和所述字线上形成介质层;
刻蚀所述介质层,形成沿Y轴方向延伸的第二沟槽,所述第二沟槽穿透所述介质层并暴露出所述字线和所述衬底;
在所述第一沟槽和第二沟槽内形成所述接触孔层;
所述刻蚀所述金属层和所述接触孔层,包括:
在所述金属层上形成2*N个掩膜,各所述掩膜沿X轴方向跨过所述第二沟槽且一个掩膜沿Y轴方向覆盖一条字线;
依次刻蚀所述金属层和所述接触孔层,保留所述掩膜下方的所述金属层以形成2*N个金属线、保留所述金属线下方的所述接触孔层以形成2*N个接触孔,其中,N为正整数,2*N条所述字线、2*N个所述接触孔、2*N条所述金属线均一一对应。
10.根据权利要求9所述的制备方法,其特征在于,所述字线包括位于底部的金属结构和叠设于所述金属结构上的多晶硅结构,在所述第二沟槽内形成接触孔层之前,还包括:去除所述多晶硅结构,保留所述金属结构。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010468064.XA CN113745193B (zh) | 2020-05-28 | 2020-05-28 | 字线引出结构及其制备方法 |
EP21812445.1A EP4002453A4 (en) | 2020-05-28 | 2021-05-17 | OUTLET STRUCTURE FOR WORD LINE AND PROCESS FOR THEIR PRODUCTION |
PCT/CN2021/094069 WO2021238696A1 (zh) | 2020-05-28 | 2021-05-17 | 字线引出结构及其制备方法 |
US17/400,456 US11862281B2 (en) | 2020-05-28 | 2021-08-12 | Word line lead-out structure and method for preparing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010468064.XA CN113745193B (zh) | 2020-05-28 | 2020-05-28 | 字线引出结构及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN113745193A true CN113745193A (zh) | 2021-12-03 |
CN113745193B CN113745193B (zh) | 2023-12-12 |
Family
ID=78724048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010468064.XA Active CN113745193B (zh) | 2020-05-28 | 2020-05-28 | 字线引出结构及其制备方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN113745193B (zh) |
WO (1) | WO2021238696A1 (zh) |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |