CN110473875B

CN110473875B - 一种三维存储器及其制备方法

Info

Publication number: CN110473875B
Application number: CN201910744330.4A
Authority: CN
Inventors: 王启光
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-08-13
Filing date: 2019-08-13
Publication date: 2020-06-09
Anticipated expiration: 2039-08-13
Also published as: CN110473875A

Abstract

本发明实施例公开了一种三维存储器，包括：衬底，以及位于所述衬底上的堆叠结构；所述堆叠结构包括若干栅极层，所述若干栅极层沿垂直所述衬底的方向间隔堆叠设置；所述堆叠结构中具有台阶区；所述台阶区中至少有一层台阶包括两层所述栅极层，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接。此外，本发明实施例还公开了一种三维存储器的制备方法。

Description

一种三维存储器及其制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

三维NAND存储器是目前非易失存储器的主流结构，其核心存储结构由存储区和台阶区(Stair Steps area，SS area)构成。其中，存储区内设置有若干沟道通孔(ChannelHole，CH)，用于信息的存储；台阶区围绕存储区设置，用于向所述存储区传输控制信息，以实现信息在所述存储区的读写。在台阶区的栅极层上一般设置有接触孔，在接触孔中填充导电材料形成导电插塞(Contact)，导电插塞的一端与所述栅极层电连接，另一端与后段互连线电连接，从而形成控制信息传输的通路。

长期以来，随着各类电子设备对数据存储密度的需求不断提高，三维存储器的堆叠层数越来越高，在这种情况下，台阶区的刻蚀成为三维存储器制备工艺中的重要挑战。台阶区刻蚀一般通过多次曝光-干法刻蚀-刻蚀推进过程实现，每一栅极层对应形成一层台阶；然而，由于堆叠层数的不断增高，相应的曝光与刻蚀次数随之增多，这无疑使得三维存储器的工艺成本大大增加，为工艺稳定性带来了更大的挑战。

因此，如何减少台阶区的曝光、刻蚀次数，降低工艺成本，同时保证每一栅极层与相应导电插塞的良好接触，成为本领域现阶段亟需解决的技术问题。

发明内容

有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种三维存储器，包括：衬底，以及位于所述衬底上的堆叠结构；

所述堆叠结构包括若干栅极层，所述若干栅极层沿垂直所述衬底的方向间隔堆叠设置；

所述堆叠结构中具有台阶区；

所述台阶区中至少有一层台阶包括两层所述栅极层，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接；

与同一台阶的两层所述栅极层分别连接的所述第一子导电插塞、所述第二子导电插塞呈分立分布。

上述方案中，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接，包括：

所述两层栅极层中相对远离所述衬底的第二栅极层通过侧表面与第一子导电插塞电连接，相对靠近所述衬底的第一栅极层通过上表面与第二子导电插塞电连接；

所述第二子导电插塞贯穿所述第二栅极层。

上述方案中，还包括隔离层，所述隔离层至少位于所述第二子导电插塞与所述第二栅极层之间。

所述两层栅极层中相对靠近所述衬底的第一栅极层通过侧表面与第一子导电插塞电连接，相对远离所述衬底的第二栅极层通过上表面与第二子导电插塞电连接。

上述方案中，还包括隔离层，所述隔离层至少位于所述第一子导电插塞与所述第二栅极层之间。

上述方案中，所述第一子导电插塞以及所述第二子导电插塞沿垂直所述衬底的方向设置。

上述方案中，在所述台阶区上还包括第一保护层以及第二保护层，所述第一保护层位于所述第一子导电插塞下方并位于所述台阶的一侧，所述第二保护层覆盖所述第一保护层以及所述堆叠结构。

上述方案中，所述台阶区内最靠近衬底的一层台阶仅包括一层栅极层；其他层台阶包括两层栅极层。

上述方案中，所述第一子导电插塞包括与所述一栅极层电连接的第一区域以及位于所述第一区域上的第二区域，所述第一区域的横截面积大于所述第二区域的横截面积。

本发明实施例还提供了一种三维存储器的制备方法，所述方法包括以下步骤：

提供衬底以及位于所述衬底上的堆叠结构，所述堆叠结构包括若干栅极层，所述若干栅极层沿垂直所述衬底的方向间隔堆叠设置；所述堆叠结构中具有台阶区，所述台阶区中至少有一层台阶包括两层所述栅极层；

在所述台阶区上形成导电插塞，所述两层栅极层中的一栅极层通过侧表面与所述导电插塞中的第一子导电插塞电连接，另一栅极层通过上表面与所述导电插塞中的第二子导电插塞电连接；

上述方案中，所述形成导电插塞之前，所述方法还包括：

形成第一保护层，所述第一保护层至少覆盖所述两层栅极层的侧表面；

形成第二保护层，所述第二保护层覆盖所述第一保护层以及所述堆叠结构；

刻蚀所述第二保护层以及所述第一保护层，形成暴露所述两层栅极层中相对远离所述衬底的第二栅极层的侧表面的第一子接触孔，在所述第一子接触孔内形成所述第一子导电插塞；以及，刻蚀所述第二保护层以及所述第二栅极层，形成暴露所述两层栅极层中相对靠近所述衬底的第一栅极层的上表面的第二子接触孔，在所述第二子接触孔内形成所述第二子导电插塞。

上述方案中，所述形成第一子导电插塞以及形成第二子导电插塞，具体包括：

刻蚀所述第二保护层，形成位于所述第一保护层上的第一子接触孔以及位于所述第二栅极层上的第二子接触孔；

刻蚀所述第二栅极层，以使所述第二子接触孔暴露出所述第一栅极层的上表面；

形成隔离层，所述隔离层至少位于所述第二子接触孔内并覆盖所述第二栅极层的暴露表面；

刻蚀所述第一保护层，以使所述第一子接触孔暴露出所述第二栅极层的侧表面；

在所述第一子接触孔以及所述第二子接触孔内填充导电材料，以分别形成所述第一子导电插塞以及所述第二子导电插塞。

上述方案中，所述形成导电插塞之前，所述方法还包括：

刻蚀所述第二保护层以及所述第一保护层，形成暴露所述两层栅极层中相对靠近所述衬底的第一栅极层的侧表面的第一子接触孔，在所述第一子接触孔内形成所述第一子导电插塞；以及，刻蚀所述第二保护层，形成暴露所述两层栅极层中相对远离所述衬底的第二栅极层的上表面的第二子接触孔，在所述第二子接触孔内形成所述第二子导电插塞。

形成隔离层，所述隔离层至少位于所述第一子接触孔内并覆盖所述第二栅极层的侧表面；

进一步刻蚀所述第一保护层，以使所述第一子接触孔暴露出所述第一栅极层的侧表面；

本发明实施例所提供的三维存储器及其制备方法，其中，三维存储器包括：衬底，以及位于所述衬底上的堆叠结构；所述堆叠结构包括若干栅极层，所述若干栅极层沿垂直所述衬底的方向间隔堆叠设置；所述堆叠结构中具有台阶区；所述台阶区中至少有一层台阶包括两层所述栅极层，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接。如此，减少了台阶区的台阶数量，相应减少了形成台阶区所需的曝光与刻蚀次数，降低了工艺成本，提高了工艺稳定性；通过一栅极层的侧表面与第一子导电插塞电连接，另一栅极层的上表面与第二子导电插塞电连接，为栅极层与导电插塞之间的电连接提供了一种新的设置方式，保证了每一栅极层与相应导电插塞的良好接触。

附图说明

图1为相关技术中三维存储器的结构剖面示意图；

图2a为本发明一实施例提供的三维存储器的结构剖面示意图；

图2b为本发明另一实施例提供的三维存储器的结构剖面示意图；

图3为本发明实施例提供的三维存储器的制备方法的流程示意图；

图4a至图4l为本发明一实施例提供的三维存储器的制备过程中的器件结构剖面示意图；

图5a至图5l为本发明另一实施例提供的三维存储器的制备过程中的器件结构剖面示意图。

附图标记说明：

10、20-衬底；

11、21-堆叠结构；111、211-介质层；212-伪栅极层；112’、212’-栅极层；

12-导电插塞；

22-第一保护层；

23-第二保护层；

241-第一子接触孔；242-第二子接触孔；

25-隔离层；

261-第一子导电插塞；262-第二子导电插塞。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1为相关技术中三维存储器的结构剖面示意图。如图所示，三维存储器包括衬底10，以及设置于所述衬底10上的堆叠结构11；所述堆叠结构11包括若干交替层叠的介质层111和栅极层112’；沿平行衬底10方向，所述堆叠结构11可以分为存储区和台阶区；在台阶区的各栅极层112’上设置有导电插塞12，从而使得每一栅极层112’可以通过与之对应的导电插塞12引出，实现向所述存储区传输控制信息。

台阶区的每一层台阶均需要通过掩膜层曝光-刻蚀过程形成，每一堆叠的介质层111和一栅极层112’构成一层台阶；然而，由于堆叠层数的不断增高，相应的曝光与刻蚀次数随之增多，大大增加了三维存储器的工艺成本。此外，由于三维存储器的台阶层数多，在刻蚀形成导电插塞所需的接触孔的步骤中，为了保证底层台阶处的栅极层能够被顺利引出，顶层台阶处的栅极层很容易被过刻蚀(Over Etch)，出现刻蚀穿通问题(如图1中右侧放大示意图所示)，导致栅极层之间相互短接，降低产品良率。

基于此，本发明实施例提供了一种三维存储器；具体请参见图2a或图2b。如图所示，所述三维存储器包括：衬底20，以及位于所述衬底20上的堆叠结构21；所述堆叠结构21包括若干栅极层212’，所述若干栅极层212’沿垂直所述衬底20的方向间隔堆叠设置；所述堆叠结构21中具有台阶区，所述台阶区中下层台阶沿平行所述衬底20方向凸出于上层台阶；所述台阶区中至少有一层台阶包括两层所述栅极层212’，所述两层栅极层212’中的一栅极层212’通过侧表面与第一子导电插塞261电连接，另一栅极层212’通过上表面与第二子导电插塞262电连接。

这里，所述三维存储器可以为三维NAND存储器。

所述衬底20，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

所述堆叠结构21还可以包括与若干所述栅极层212’交替层叠的若干介质层211，所述介质层211位于两相邻栅极层212’之间，以使所述栅极层212’间隔堆叠。所述介质层211的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。所述栅极层212’可以由电极材料形成，例如为钨、镍或者钨镍合金等。在一具体实施例中，所述介质层211的材料包括SiO₂；所述栅极层212’的材料包括金属钨。

在一实施例中，还可以包括包覆所述栅极层212’的高介电常数(高k)介质层以及金属阻挡层(图中未示出)；所述高k介质层以及所述金属阻挡层可以位于所述栅极层212’与所述介质层211之间。

图2a示出了本发明一实施例中三维存储器的结构剖面示意图。如图所示，所述两层栅极层212’中的一栅极层212’通过侧表面与第一子导电插塞261电连接，另一栅极层212’通过上表面与第二子导电插塞262电连接，包括：所述两层栅极层212’中相对远离衬底20的第二栅极层通过侧表面与第一子导电插塞261电连接，相对靠近衬底20的第一栅极层通过上表面与第二子导电插塞262电连接；所述第二子导电插塞262贯穿所述第二栅极层。

在一具体实施例中，所述三维存储器还可以包括隔离层25，所述隔离层25至少位于所述第二子导电插塞262与所述第二栅极层之间。如此，避免了所述第二子导电插塞262与所述第二栅极层短路。

此外，所述隔离层25还可以包覆所述第二子导电插塞262的侧壁。所述隔离层25还可以包覆所述第一子导电插塞261的部分侧壁，所述部分侧壁例如为所述第一子导电插塞261中位于所述第二栅极层的上表面以上的侧壁。

图2b示出了本发明另一实施例中三维存储器的结构剖面示意图。如图所示，所述两层栅极层212’中的一栅极层212’通过侧表面与第一子导电插塞261电连接，另一栅极层212’通过上表面与第二子导电插塞262电连接，包括：所述两层栅极层212’中相对靠近所述衬底20的第一栅极层通过侧表面与第一子导电插塞261电连接，相对远离衬底20的第二栅极层通过上表面与第二子导电插塞262电连接。

在一具体实施例中，所述三维存储器还可以包括隔离层25，所述隔离层25至少位于所述第一子导电插塞261与所述第二栅极层之间。如此，避免了所述第一子导电插塞261与所述第二栅极层短路。

此外，所述隔离层25还可以包覆所述第二子导电插塞262的侧壁。所述隔离层25还可以包覆所述第一子导电插塞261的部分侧壁，所述部分侧壁例如为所述第一子导电插塞261中位于所述第一栅极层的上表面以上的侧壁。

如图2a及2b所示，在一具体实施例中，所述第一子导电插塞261以及所述第二子导电插塞262沿垂直所述衬底20的方向设置。

在一具体实施例中，在所述台阶区上还包括第一保护层22以及第二保护层23，所述第一保护层22位于所述第一子导电插塞261下方并位于所述台阶的一侧，所述第二保护层23覆盖所述第一保护层22以及所述堆叠结构21。

在一具体实施例中，所述台阶区内最靠近衬底20的一层台阶仅包括一层栅极层；其他层台阶包括两层栅极层。

在一具体实施例中，所述第一子导电插塞261包括与所述一栅极层电连接的第一区域以及位于所述第一区域上的第二区域，所述第一区域的横截面积大于所述第二区域的横截面积。可以理解地，所述第一区域为所述第一子导电插塞261底部的、与所述一栅极层电连接的区域，进一步参考图2a及2b，所述第一区域具体可以为所述第一子导电插塞261上侧壁没有被所述隔离层25包覆的区域；所述第二区域为位于所述第一区域上的区域，进一步地，所述第二区域为与所述第一区域上表面连接的区域；由于所述第二区域的侧壁被所述隔离层25包覆，因此所述第二区域的横截面积相较于所述第一区域的横截面积变小；但是，这里并不对所述第二区域的上表面位置作具体限定，即所述第一子导电插塞261也可能由于工艺条件问题侧壁向外倾斜，而出现顶部横截面积变大的情况。

本发明实施例还提供了一种的三维存储器的制备方法；具体请参见附图3。如图所示，所述方法包括以下步骤：

步骤101、提供衬底以及位于所述衬底上的堆叠结构，所述堆叠结构包括若干栅极层，所述若干栅极层沿垂直所述衬底的方向间隔堆叠设置；所述堆叠结构中具有台阶区，所述台阶区中至少有一层台阶包括两层所述栅极层；

步骤102、在所述台阶区上形成导电插塞，所述两层栅极层中的一栅极层通过侧表面与所述导电插塞中的第一子导电插塞电连接，另一栅极层通过上表面与所述导电插塞中的第二子导电插塞电连接。

下面，结合图4a至图4l或图5a至图5l中三维存储器的制备过程中的器件结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。

首先，请参考图4c或图5c。提供衬底20以及位于所述衬底20上的堆叠结构21，所述堆叠结构21包括若干栅极层212’，所述若干栅极层212’沿垂直所述衬底20的方向间隔堆叠设置；所述堆叠结构21中具有台阶区，所述台阶区中下层台阶沿平行衬底方向凸出于上层台阶；所述台阶区中至少有一层台阶包括两层所述栅极层212’。

在一实施例中，在形成具有台阶区的所述堆叠结构21之前，所述方法还可以包括(请参考图4a或图5a)：提供衬底20，在所述衬底20上形成若干交替层叠的介质层211以及伪栅极层212(或称牺牲层)。

接下来，请参考图4b或图5b。多次曝光-显影，形成与各台阶相对应的图案化的掩膜层，分别以所述掩膜层为掩膜刻蚀所述衬底上的堆叠结构，逐步形成所述台阶区。值得注意的是，本发明实施例与相关技术不同的是，将每两层介质层与伪栅极层刻蚀成一层台阶，以使所述台阶包括两层伪栅极层。如此，减少了台阶区的台阶数量，相应减少了形成台阶区所需的曝光与刻蚀次数，降低了工艺成本，提高了工艺稳定性。

在一具体实施例中，所述台阶区内最靠近衬底20的一层台阶仅包括一层伪栅极层212；其他层台阶包括两层伪栅极层212。

这里，所述衬底20，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。

所述介质层211的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。所述伪栅极层212例如由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成。在一具体实施例中，所述介质层211的材料包括SiO₂，所述伪栅极层212的材料包括SiN，从而在所述衬底20上形成NO叠层。

接下来，请参考图4c或图5c。去除所述伪栅极层212，在所述伪栅极层212被去除的位置处形成所述栅极层212’。这里，所述栅极层212’可以由电极材料形成，例如为钨、镍或者钨镍合金等。在一实施例中，可以在完成所述三维存储器的沟道结构后，通过阵列共源极沟槽去除所述伪栅极层212，形成所述栅极层212’。在形成所述栅极层212’之前，还可以包括在所述伪栅极层212被去除的位置处形成一层高k介质层，在所述高k介质层内形成一层金属阻挡层，在所述金属阻挡层内填充栅极材料，形成所述栅极层212’。应当注意，这里仅为本发明中形成具有台阶区的所述堆叠结构21的一种可行的实施方式，所述栅极层212’也可以在其他步骤中替换所述伪栅极层212。

此外，本发明实施例也不排除直接形成若干交替排列的介质层211与栅极层212’的方式；即无需采用伪栅极层212占据位置，而是在衬底20上直接沉积三维存储器所需的栅极层材料。本发明实施例还不排除在最终制备得到的三维存储器结构中部分第二材料层仍然包括伪栅极层212的情况。

在本发明的其他实施例中，将不对所述栅极层进行严格区分，所述栅极层既可以指实际起到电极作用的栅极层，也可以指伪栅极层；或者，在制备过程中的某一些阶段指栅极层，在另一些阶段指伪栅极层。

接下来，在本发明的一实施例中，所述方法还包括：形成第一保护层，所述第一保护层至少覆盖所述两层栅极层的侧表面；形成第二保护层，所述第二保护层覆盖所述第一保护层以及所述堆叠结构；刻蚀所述第二保护层以及所述第一保护层，形成暴露所述两层栅极层中相对远离所述衬底的第二栅极层的侧表面的第一子接触孔，在所述第一子接触孔内形成所述第一子导电插塞；以及，刻蚀所述第二保护层以及所述第二栅极层，形成暴露所述两层栅极层中相对靠近所述衬底的第一栅极层的上表面的第二子接触孔，在所述第二子接触孔内形成所述第二子导电插塞。

请参考图4d。在所述堆叠结构21上沉积一层第一保护层22；此时，所述第一保护层22也可以包括与所述台阶区同形的台阶结构。接下来，请参考图4e，去除部分所述第一保护层材料，以使所述第一保护层22形成为至少覆盖所述两层栅极层的侧表面。所述去除部分所述第一保护层材料可以通过干法刻蚀工艺实现；形成的所述第一保护层22可以位于一层台阶上，并暴露出所述台阶的上层台阶的表面。

接下来，请参考图4f。形成第二保护层23，所述第二保护层23覆盖所述第一保护层22以及所述堆叠结构21。执行平坦化工艺，以使所述第二保护层23具有平坦的上表面。在本发明实施例中，所述第二保护层23的材料可以与所述第一保护层22的材料具有较大的刻蚀选择比。所述第一保护层22的材料例如包括碳化硅、氮化硅，或高K材料(如氧化铝、氧化锆等)；所述第二保护层23的材料例如包括氧化硅。在另外一些所述栅极层的位置被氮化硅牺牲层占据的实施例中，所述第一保护层22的材料不包括氮化硅，例如包括碳化硅或高K材料(如氧化铝、氧化锆等)；所述第二保护层23的材料例如包括氧化硅；以避免所述第一保护层22在后续步骤中由于去除所述氮化硅牺牲层而被损失。

接下来，请参考图4g。在一具体实施例中，所述形成第一子导电插塞以及形成第二子导电插塞，包括：刻蚀所述第二保护层23，形成位于所述第一保护层22上的第一子接触孔241以及位于所述第二栅极层上的第二子接触孔242。具体地，曝光-显影，形成图案化的掩膜层，以所述掩膜层为掩膜刻蚀所述第二保护层23，以形成所述第一子接触孔241以及所述第二子接触孔242；此时，由于不同材料之间的刻蚀速率差异，所述第一子接触孔241在所述第一保护层22上中止，所述第二子接触孔242在所述第二栅极层上中止。所述第一子接触孔241优选形成在靠近所述第二栅极层的端部的位置处。

接下来，请参考图4h。刻蚀所述第二栅极层，以使所述第二子接触孔242暴露出所述第一栅极层的上表面。可以理解地，通过再次刻蚀，使得所述第二子接触孔242进一步加深，并中止在所述第一栅极层的上表面；所述第一子接触孔241仍然中止于所述第一保护层22的上表面。

接下来，请参考图4i。形成隔离层25，所述隔离层25至少位于所述第二子接触孔242内并覆盖所述第二栅极层的暴露表面。

在一具体实施例中，在所述堆叠结构上沉积隔离层材料，形成的所述隔离层25还可以位于所述第一子接触孔241内；所述隔离层25覆盖所述第一子接触孔241以及所述第二子接触孔242的底表面以及侧表面。所述隔离层的材料为绝缘性材料，例如包括高K介质材料。接下来，请参考图4j。去除所述第一子接触孔241以及所述第二子接触孔242的底表面处的所述隔离层25，以使所述第一保护层22的上表面以及所述第一栅极层的上表面再次暴露。

接下来，请参考图4k。刻蚀所述第一保护层22，以使所述第一子接触孔241暴露出所述第二栅极层的侧表面。可以理解地，所述刻蚀所述第一保护层22可以通过干法刻蚀或者湿法刻蚀工艺实现；可以通过控制刻蚀反应的时间来控制刻蚀的位置；在采用湿法刻蚀工艺时，还可以通过控制刻蚀液的用量来控制刻蚀的位置。具体地，通过刻蚀在所述第一保护层22内形成一空腔，所述空腔暴露出所述第二栅极层的侧表面，并中止在所述第二栅极层与所述第一栅极层之间的介质层处，而不会与所述第一栅极层接触。

接下来，请参考图4l。在所述第一子接触孔241以及所述第二子接触孔242内填充导电材料，以分别形成所述第一子导电插塞261以及所述第二子导电插塞262。

在一些实施例中，在填充所述导电材料之前，还可以包括在所述第一子接触孔241以及所述第二子接触孔242内沉积一层阻挡层(图中未示出)的步骤；从而形成的三维存储器中，还包括包覆所述第一子导电插塞261以及所述第二子导电插塞262的阻挡层。所述阻挡层的材料例如包括TiN。

在图4a至图4l对应的实施例中，所述第二子接触孔242最终需要进一步贯穿所述第二栅极层，因而无需考虑上层台阶处的栅极层是否会出现刻蚀穿通问题；在图4h对应的刻蚀所述第二栅极层的步骤中，底层台阶与顶层台阶的刻蚀深度一致，从而减小了顶层台阶处的刻蚀压力，使得各台阶中所述第二子接触孔242均中止于所述第一栅极层的上表面，避免了栅极层被过刻蚀的问题。

此外，请参考图5d至图5l。在本发明的另一实施例中，所述形成导电插塞之前，所述方法还包括：形成第一保护层，所述第一保护层至少覆盖所述两层栅极层的侧表面；形成第二保护层，所述第二保护层覆盖所述第一保护层以及所述堆叠结构；刻蚀所述第二保护层以及所述第一保护层，形成暴露所述两层栅极层中相对靠近所述衬底的第一栅极层的侧表面的第一子接触孔，在所述第一子接触孔内形成所述第一子导电插塞；以及，刻蚀所述第二保护层，形成暴露所述两层栅极层中相对远离所述衬底的第二栅极层的上表面的第二子接触孔，在所述第二子接触孔内形成所述第二子导电插塞。

首先，请参考图5d。在所述堆叠结构21上沉积一层第一保护层22。

接下来，请参考图5e，去除部分所述第一保护层材料，以使所述第一保护层22形成为至少覆盖所述两层栅极层的侧表面。

接下来，请参考图5f。形成第二保护层23，所述第二保护层23覆盖所述第一保护层22以及所述堆叠结构21。

接下来，请参考图5g。在一具体实施例中，所述形成第一子导电插塞以及形成第二子导电插塞，具体包括：刻蚀所述第二保护层23，形成位于所述第一保护层22上的第一子接触孔241以及位于所述第二栅极层上的第二子接触孔242。

接下来，请参考图5h。刻蚀所述第一保护层22，以使所述第一子接触孔241暴露出所述第二栅极层的侧表面。

接下来，请参考图5i。形成隔离层25，所述隔离层25至少位于所述第一子接触孔241内并覆盖所述第二栅极层的侧表面。在本实施例中，所述隔离层25可以覆盖所述第一子接触孔241以及所述第二子接触孔242的底表面以及侧表面；接下来，去除所述第一子接触孔241以及所述第二子接触孔242的底表面处的所述隔离层25，以使所述第一保护层22的上表面以及所述第一栅极层的上表面再次暴露(请参考图5j)。

接下来，请参考图5k。进一步刻蚀所述第一保护层22，以使所述第一子接触孔241暴露出所述第一栅极层的侧表面。

接下来，请参考图5l。在所述第一子接触孔241以及所述第二子接触孔242内填充导电材料，以分别形成所述第一子导电插塞261以及所述第二子导电插塞262。

在一具体实施例中，所述第一子导电插塞261包括与所述一栅极层电连接的第一区域以及位于所述第一区域上的第二区域，所述第一区域的横截面积大于所述第二区域的横截面积。可以理解地，所述第一区域为所述第一子导电插塞261底部的、与所述一栅极层电连接的区域，进一步参考图2a及2b，所述第一区域具体可以为所述第一子导电插塞261上侧壁没有被所述隔离层25包覆的区域；所述第二区域为位于所述第一区域上的区域，进一步地，所述第二区域为与所述第一区域上表面连接的区域；由于所述第二区域的侧壁被所述隔离层25包覆，因此所述第二区域的横截面积相较于所述第一区域的横截面积变小。但是，这里并不对所述第二区域的上表面位置作具体限定；由于刻蚀工艺问题，所述第一子接触孔241的侧壁可能向外倾斜，导致第一子接触孔241的顶部横截面积变大，相应地，在第一子接触孔241内形成的所述第一子导电插塞261也可能出现顶部横截面积变大的情况；因此，所述第一子导电插塞261从底部的所述第一区域至其上的所述第二区域发生横截面积减小的突变，而至于所述第二区域以上部分的横截面积的大小不作比较。

本实施例中与前述图4a至图4l对应的实施例中相同的部分，这里不再赘述。

本发明各实施例，更改了相关技术中台阶区的刻蚀工艺以及形成导电插塞所需的接触孔的刻蚀工艺，减少了台阶区的台阶数量，相应减少了形成台阶区所需的曝光与刻蚀次数，降低了工艺成本，提高了工艺稳定性；形成了分别接触第一栅极层和第二栅极层的两种不同的导电插塞，为栅极层与导电插塞之间的电连接提供了一种新的设置方式，保证了每一栅极层与相应导电插塞的良好接触。

需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种三维存储器，其特征在于，包括：衬底，以及位于所述衬底上的堆叠结构；

所述堆叠结构中具有台阶区；

2.根据权利要求1所述的三维存储器，其特征在于，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接，包括：

所述第二子导电插塞贯穿所述第二栅极层。

3.根据权利要求2所述的三维存储器，其特征在于，还包括隔离层，所述隔离层至少位于所述第二子导电插塞与所述第二栅极层之间。

4.根据权利要求1所述的三维存储器，其特征在于，所述两层栅极层中的一栅极层通过侧表面与第一子导电插塞电连接，另一栅极层通过上表面与第二子导电插塞电连接，包括：

5.根据权利要求4所述的三维存储器，其特征在于，还包括隔离层，所述隔离层至少位于所述第一子导电插塞与所述第二栅极层之间。

6.根据权利要求1所述的三维存储器，其特征在于，所述第一子导电插塞以及所述第二子导电插塞沿垂直所述衬底的方向设置。

7.根据权利要求1所述的三维存储器，其特征在于，在所述台阶区上还包括第一保护层以及第二保护层，所述第一保护层位于所述第一子导电插塞下方并位于所述台阶的一侧，所述第二保护层覆盖所述第一保护层以及所述堆叠结构。

8.根据权利要求1所述的三维存储器，其特征在于，所述台阶区内最靠近衬底的一层台阶仅包括一层栅极层；其他层台阶包括两层栅极层。

9.根据权利要求1所述的三维存储器，其特征在于，所述第一子导电插塞包括与所述一栅极层电连接的第一区域以及位于所述第一区域上的第二区域，所述第一区域的横截面积大于所述第二区域的横截面积。

10.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：

11.根据权利要求10所述的方法，其特征在于，所述形成导电插塞之前，所述方法还包括：

12.根据权利要求11所述的方法，其特征在于，所述形成第一子导电插塞以及形成第二子导电插塞，具体包括：

13.根据权利要求10所述的方法，其特征在于，所述形成导电插塞之前，所述方法还包括：

14.根据权利要求11所述的方法，其特征在于，所述形成第一子导电插塞以及形成第二子导电插塞，具体包括：

15.根据权利要求10所述的方法，其特征在于，所述第一子导电插塞以及所述第二子导电插塞沿垂直所述衬底的方向设置。

16.根据权利要求10所述的方法，其特征在于，所述台阶区内最靠近衬底的一层台阶仅包括一层栅极层；其他层台阶包括两层栅极层。

17.根据权利要求10所述的方法，其特征在于，所述第一子导电插塞包括与所述一栅极层电连接的第一区域以及位于所述第一区域上的第二区域，所述第一区域的横截面积大于所述第二区域的横截面积。