KR20220066953A - 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법 - Google Patents
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Abstract
메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교차하는 제1 티어 및 제2 티어를 포함하는 스택을 형성하는 것을 포함한다. 수평으로 기다란 트렌치가 스택 내에 형성되어 측방-이격된 메모리-블록 영역을 형성할 수 있다. 측방으로 메모리-블록 영역 중 바로-측방-인접한 것들 사이에 있는 개별 트렌치에 벽이 형성된다. 벽을 형성하는 것은 트렌치의 측부를 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질로 라이닝하는 것을 포함한다. 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나 사이에 측방으로 뻗어 있도록 코어 물질이 트렌치 내에 형성된다. 방법 독립적인 구조물이 개시된다.
Description
본 명세서에 개시된 실시예는 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 메모리 어레이 및 방법과 관련된다.
메모리는 일종의 집적 회로이며 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 개별 메모리 셀의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀은 디지트라인(비트라인, 데이터 라인, 또는 감지 라인이라고도 지칭될 수 있음) 및 액세스 라인(워드라인이라고도 지칭될 수 있음)을 이용해, 써지거나, 읽힐 수 있다. 감지 라인은 어레이의 열을 따라 메모리 셀들을 전도성 인터커넥트할 수 있고, 액세스 라인은 어레이의 행을 따라 메모리 셀들을 전도성 인터커넥트할 수 있다. 각각의 메모리 셀은 감지 라인 및 액세스 라인의 조합을 통해 고유하게 주소 지정될 수 있다.
메모리 셀은 휘발성, 반-휘발성(semi-volatile), 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 전력이 부재할 때 연장된 시간 동안 데이터를 저장할 수 있다. 비휘발성 메모리는 적어도 약 10년의 보유 시간을 갖는 메모리로 특정되는 것이 일반적이다. 휘발성 메모리는 소멸성이며 따라서 데이터 저장을 유지하기 위해 리프레시/다시쓰기된다. 휘발성 메모리는 밀리초 이하의 보유 시간을 가질 수 있다. 어쨌든, 메모리 셀은 적어도 두 개의 상이한 선택가능 상태에서 메모리를 보유 또는 저장하도록 구성된다. 이진 시스템에서, 상태는 "0" 또는 "1"로 간주된다. 또 다른 시스템에서, 적어도 일부 개별 메모리 셀이 정보의 셋 이상의 레벨 또는 상태를 저장하도록 구성될 수 있다.
전계 효과 트랜지스터가 메모리 셀에서 사용될 수 있는 일종의 전자 구성요소이다. 이들 트랜지스터는 사이에 반도체 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하고 얇은 게이트 절연체에 의해 이로부터 분리된다. 게이트에 적절한 전압을 인가함으로써 전류가 채널 영역을 통해 소스/드레인 영역 중 하나로부터 다른 하나로 흐를 수 있다. 게이트로부터 전압이 제거될 때, 전류 대부분이 채널 영역을 통해 흐르지 못하게 된다. 전계 효과 트랜지스터는 게이트 절연체와 전도성 게이트 간 게이트 구조물의 일부로서 추가 구조물, 가령, 가역 프로그램 가능 전하-저장 영역을 더 포함할 수 있다.
플래시 메모리는 일종의 메모리이며, 현대의 컴퓨터 및 디바이스에서 많이 사용된다. 예를 들어, 현대의 개인 컴퓨터는 플래시 메모리 칩 상에 저장되는 BIOS를 가질 수 있다. 또 다른 예를 들면, 컴퓨터 및 그 밖의 다른 디바이스가 솔리드 스테이트 드라이브에서 플래시 메모리를 사용해 종래의 하드 드라이브를 대체하는 것이 점점 더 일반적이 되고 있다. 또 다른 예를 들면, 무선 전자 디바이스에서 플래시 메모리가 대중적인데, 왜냐하면 이로 인해 제조업체가 새로운 통신 프로토콜이 표준화됨에 따라 이를 지원하고 향상된 기능을 위해 디바이스를 원격으로 업그레이드할 수 있는 능력을 제공할 수 있기 때문이다.
NAND는 집적 플래시 메모리의 기본 아키텍처일 수 있다. NAND 셀 유닛이 메모리 셀들의 직렬 조합과 직렬로 결합되는 적어도 하나의 선택 디바이스를 포함한다(이때, 직렬 조합은 일반적으로 NAND 스트링이라고 지칭됨). NAND 아키텍처는 가역 프로그램 가능적 수직 트랜지스터를 개별적으로 포함하는 수직-스택 메모리 셀을 포함하는 3차원 배열로 구성될 수 있다. 제어 또는 그 밖의 다른 회로가 수직-스택 메모리 셀 아래에 형성될 수 있다. 그 밖의 다른 휘발성 또는 비휘발성 메모리 어레이 아키텍처가 트랜지스터를 개별적으로 포함하는 수직-스택 메모리 셀을 더 포함할 수 있다.
메모리 어레이는 메모리 페이지, 메모리 블록 및 부분 블록(가령, 서브-블록), 및 메모리 평면, 예를 들어, 본 명세서에 그 전체가 참조로서 포함되고 본 명세서에 개시된 발명의 일부 실시예에서 사용될 수 있는 양태를 갖는 미국 특허 출원 공개 번호 2015/0228659, 2016/0267984, 및 2017/0140833 중 어느 것에 도시되고 기재된 것으로 배열될 수 있다. 메모리 블록은 수직-스택 메모리 셀의 개별 워드라인 티어에서 개별 워드라인의 종방향 아웃라인을 적어도 부분적으로 정의할 수 있다.
도 1은 본 발명의 실시예 따른 공정 중의 기판의 일부분의 도 2의 선 1-1을 통해 취해진 단면도이다.
도 2는 도 1의 선 2-2을 통해 취해진 단면도이다.
도 3-13은 본 발명의 일부 실시예에 따른 도 1 및 2의 구성 및 이의 일부분의 도식적 순차 부분 및/또는 확대도이다.
도 2는 도 1의 선 2-2을 통해 취해진 단면도이다.
도 3-13은 본 발명의 일부 실시예에 따른 도 1 및 2의 구성 및 이의 일부분의 도식적 순차 부분 및/또는 확대도이다.
본 발명의 실시예는 메모리 어레이, 가령, 어레이 아래에 주변 제어 회로를 갖는 NAND 또는 그 밖의 다른 메모리 셀의 어레이(가령, CMOS-언더-어레이)를 형성하는 데 사용되는 방법을 포함한다. 본 발명의 실시예는 이른바 "게이트-라스트(gate-last)" 또는 "교체-게이트(replacement-gate)" 처리, 이른바 "게이트-퍼스트(gate-first)" 처리, 및 트랜지스터 게이트가 형성될 때와 무관하게, 기존의 또는 미래에 개발될 다른 처리를 포함한다. 본 발명의 실시예는 또한 제조 방법과 무관한 메모리 어레이(가령, NAND 아키텍처)를 포함한다. "게이트-라스트" 또는 "교체-게이트" 처리로 간주될 수 있는 도 1-13을 참조하여 방법 실시예가 기재된다.
도 1 및 2는 트랜지스터 및/또는 메모리 셀의 높이 방향으로 뻗어 있는(elevationally-extending) 스트링이 형성될 어레이 또는 어레이 영역(12)을 갖는 구성(10)을 도시한다. 구성(10)은 전도성/전도체/전도, 반도성/반도체/반도성, 또는 절연성/절연체/절연(즉, 본 명세서에서 전기적으로 절연) 물질 중 임의의 하나 이상을 갖는 베이스 기판(11)을 포함한다. 다양한 물질이 베이스 기판(11) 위에 높이 방향으로 형성되었다. 물질은, 도 1 및 2에 도시된 물질의 옆으로, 높이 방향으로 내측으로, 또는 높이 방향으로 외측으로 위치할 수 있다. 예를 들어, 집적 회로의 그 밖의 다른 부분 또는 완전히 제조된 구성요소가 베이스 기판(11) 위, 근방, 또는 내부 어딘가에 제공될 수 있다. 메모리 셀의 높이 방향으로 뻗어 있는 스트링의 어레이(가령, 어레이(12)) 내 구성요소들을 동작시키기 위한 제어 및/또는 그 밖의 다른 주변 회로가 또한 제조될 수 있으며 어레이 또는 서브-어레이 내에 전체적으로 또는 부분적으로 존재하거나 존재하지 않을 수 있다. 또한, 복수의 서브-어레이는 서로 독립적으로, 또는 협력하여, 또는 그 밖의 다른 방식으로 제조되고 동작될 수 있다. 본 명세서에서, "서브-어레이"가 또한 하나의 어레이로 간주될 수도 있다.
전도성 물질(17)을 포함하는 전도체 티어(conductor tier)(16)가 기판(11) 위에 형성되었다. 전도체 티어(16)는 트랜지스터 및/또는 어레이(12) 내에 형성될 메모리로의 읽기 및 쓰기 액세스를 제어하는 데 사용되는 제어 회로(가령, 주변부-언더-어레이 회로 및/또는 공통 소스 라인 또는 플레이트)의 일부를 포함할 수 있다. 수직으로 교차하는 절연성 티어(20) 및 전도성 티어(22)를 포함하는 스택(18)이 전도체 티어(16) 위에 형성되었다. 각각의 티어(20 및 22)에 대한 예시적 두께는 22 내지 60 나노미터이다. 적은 수의 티어(20 및 22)만 도시되는데, 스택(18)은 수십, 수백 개 이상의 티어(20 및 22)를 포함할 가능성이 높다. 주변 및/또는 제어 회로의 일부이거나 일부가 아닐 수 있는 그 밖의 다른 회로가 전도체 티어(16)와 스택(18) 사이에 있을 수 있다. 예를 들어, 이러한 회로의 전도성 물질 및 절연 물질의 복수의 수직으로 교차하는 티어가 전도성 티어(22) 중 최하부 아래 및/또는 전도성 티어(22) 중 최상부 위에 위치할 수 있다. 예를 들어, 하나 이상의 선택 게이트 티어(도시되지 않음)가 전도체 티어(16)와 최하부 전도성 티어(22) 사이에 있을 수 있고 하나 이상의 선택 게이트 티어가 전도성 티어(22)의 최상부 위에 있을 수 있다. 막론하고, "게이트-라스트" 또는 "교체-게이트"인 본 명세서에서 초기에 기재된 방법 실시예와 함께 공정의 이 시점에서 전도성 티어(22)(제1 티어라고도 지칭됨)는 전도성 물질을 포함하지 않을 수 있으며 절연성 티어(20)(제2 티어라고도 지칭됨)는 절연성 물질을 포함하지 않거나 절연성이지 않을 수 있다. 예시적인 전도성 티어(22)는 완전히 또는 부분적으로 희생될 수 있는 제1 물질(26)(가령, 실리콘 니트라이드)을 포함한다. 예시적인 절연성 티어(20)가 제1 물질(26)의 조성과 상이한 조성을 가지며 전체적으로 또는 부분적으로 희생될 수 있는 제2 물질(24)(가령, 실리콘 디옥사이드)를 포함한다.
채널 오프닝(25)이 (가령, 에칭에 의해) 절연성 티어(20) 및 전도성 티어(22)를 통해 전도체 티어(16)까지 형성되었다. 일부 실시예에서, 채널 오프닝(25)은 도시된 바와 같이 전도체 티어(16)의 전도성 물질(17) 내로 부분적으로 뻗어 있거나 그 위에서 정지될 수 있다(도시되지 않음). 대안으로, 예를 들어, 채널 오프닝(25)은 최저 절연성 티어(20) 위에서 또는 내부에서 정지될 수 있다. 채널 오프닝(25)을 적어도 전도체 티어(16)의 전도성 물질(17)까지 연장하는 이유는 이러한 연결이 희망될 때 대안 공정 및 구조를 이용하지 않고 후속 형성되는 채널 물질(아직 도시되지 않음)의 전도체 티어(16)로의 직접 전기 결합을 보장하기 때문이다. 에칭-저지 물질(도시되지 않음)은 전도체 티어(16)의 전도성 물질(17) 내에 또는 그 위에 있어서, 필요한 경우 전도체 티어(16)에 대한 채널 오프닝(25)의 에칭이 저지되는 것을 촉진시킬 수 있다. 이러한 에칭-저지 물질은 희생적이거나 비희생적일 수 있다. 채널 오프닝(25)은 행당 4 및 5개의 오프닝(25)의 엇갈린 행의 그룹 또는 열로 배열되거나 완성된 회로 구성에서 측방-이격된 메모리 블록(58)을 포함할 측방-이격된 메모리-블록 영역(58)으로 배열되는 것으로 나타난다. 본 명세서에서, "블록"은 "서브-블록"을 포함하는 총칭이다. 메모리-블록 영역(58) 및 결과적 메모리 블록(58)(아직 도시되지 않음)은, 예를 들어, 방향(55)을 따라, 종방향으로 기다랗고 배향되는 것으로 간주될 수 있다. 그렇지 않으면 메모리-블록 영역(58)은 공정의 이 시점에서 식별되지 않을 수 있다. 기존 또는 미래에 개발될 대체 배치 및 구성이 사용될 수 있다.
트랜지스터 채널 물질은 절연성 티어 및 전도성 티어을 높이 방향으로 따라 개별 채널 오프닝 내에 형성될 수 있으며, 따라서 전도체 티어 내 전도성 물질과 직접 전기 결합되는 개별 채널-물질 스트링을 포함한다. 형성되는 예시적인 메모리 어레이의 개별 메모리 셀은 게이트 영역(예를 들어, 제어-게이트 영역) 및 측방으로 게이트 영역과 채널 물질 사이에 위치하는 메모리 구조물을 포함할 수 있다. 이러한 한 가지 실시예에서, 메모리 구조물은 전하-차단 영역, 저장 물질(예를 들어, 전하-저장 물질), 및 절연성 전하-통로 물질을 포함하도록 형성된다. 개별 메모리 셀의 저장 물질(예를 들어, 플로팅 게이트 물질, 가령, 도핑되거나 도핑되지 않은 실리콘 또는 전하-트래핑 물질, 가령, 실리콘 니트라이드, 금속 도트 등)이 개별 전하-차단 영역을 높이 방향으로 따른다. 절연성 전하-통과 물질(가령, 두 개의 절연체 옥사이드[가령, 실리콘 디옥사이드] 사이에 끼워진 질소-함유 물질[가령, 실리콘 니트라이드]을 갖는 밴드 갭-엔지니어링된 구조물)이 측방으로 채널 물질과 저장 물질 사이에 있다.
도 3, 3a, 4 및 4a는 전하-차단 물질(30), 저장 물질(32), 및 전하-통로 물질(34)이 절연성 티어(20) 및 전도성 티어(22)을 높이 방향으로 따라 개별 채널 오프닝(25) 내에 형성된 하나의 실시예를 도시한다. 트랜지스터 물질(30, 32 및 34)(가령, 메모리 셀 물질)은 예를 들어 스택(18) 위 및 개별 채널 오프닝(25) 내에 각자의 얇은 층을 증착한 후 적어도 스택(18)의 상부 표면까지 이러한 배면을 평탄화함으로써 형성될 수 있다. 채널 물질(36)이 절연성 티어(20) 및 전도성 티어(22)를 높이 방향으로 따라 채널 오프닝(25) 내에 형성되었고, 따라서 개별 채널-물질 스트링(53)을 포함한다. 물질(30, 32, 34 및 36)은 스케일로 인해 도 3 및 4에서 물질(37)로만 집합적으로 도시되고 지정된다. 예시적인 채널 물질(36)은 적절하게 도핑된 결정질 반도체 물질, 가령, 하나 이상의 실리콘, 게르마늄 , 및 이른바 III/V 반도체 물질(가령, GaAs, InP, GaP, 및 GaN)을 포함한다. 물질(30, 32, 34 및 36) 각각에 대한 예시적인 두께는 25 내지 100옹스트롬이다. 물질(30, 32 및 34)을 채널 오프닝(25)의 바닥부로부터 제거하여 전도체 티어(16)를 노출시킴으로써, 채널 물질(36)이 전도체 티어(16)의 전도성 물질(17)에 직접 맞닿을 수 있도록 하기 위해 펀치 에칭이 실시될 수 있다. 이러한 펀치 에칭은 물질(30, 32, 및 34) 각각에 대해 개별적으로 발생(도시됨)하거나 물질(34)의 증착 후 전체에 대해 집합적으로 발생(도시되지 않음)할 수 있다. 또는, 단지 예시로서, 어떠한 펀치 에칭도 실시되지 않을 수 있고 개별 전도성 인터커넥트(도시되지 않음)에 의해 채널 물질(36)이 전도체 티어(16)의 전도성 물질(17)에 직접 전기 결합될 수 있다. 채널 오프닝(25)은 방사-중심 고체 유전체 물질(38)(가령, 스핀-온 유전체, 실리콘 디옥사이드, 및/또는 실리콘 니트라이드)을 포함하는 것으로 나타난다. 대안으로, 그리고 단지 예시로서, 채널 오프닝(25) 내의 방사-중심 부분이 빈 공간(들)(도시되지 않음)을 포함하거나 및/또는 그 곳에 고체 물질(도시되지 않음)이 없을 수 있다. 전도성 플러그(도시되지 않음)가 위에 놓이는 회로(도시되지 않음)로의 더 나은 전도성 연결을 위해 채널 물질 스트링(53) 위에 형성될 수 있다.
도 5 및 6를 참조하여, 수평으로 기다란 트렌치(horizontally-elongated trench)(40)가 스택(18) 내부에 형성되어 측방-이격된 메모리-블록 영역(58)을 형성할 수 있다. 수평으로 기다란 트렌치(40)는 전도체 티어(16)의 전도성 물질(17)에 직접 맞닿은 각자의 바닥을 갖거나(도시된 바와 같음), 전도체 티어(16)의 전도성 물질(17) 위에 각자의 바닥을 가질 수 있다(도시되지 않음). 수평으로 기다란 트렌치(40)는 측부(45)를 포함하는 것으로 간주될 수 있다.
상기의 공정은 트렌치(40)를 형성하기 전에 채널 오프닝(25)을 형성하고 충전하는 것을 나타낸다. 이러한 것은 반전될 수 있다. 대안으로, 트렌치(40)는 채널 오프닝(25)의 형성과 충전 사이에 형성될 수 있다(이상적이지는 않음).
도 7-9를 참조하며 하나의 실시예에서, 예를 들어 (가령, 물질(26)이 실리콘 니트라이드이고, 그 밖의 다른 물질이 하나 이상의 옥사이드 또는 폴리실리콘을 포함하는 경우 주 에칭제로서 액체 또는 증기 H3PO4 를 이용함으로써) 이상적으로는 그 밖의 다른 노출된 물질에 대해 선택적으로 트렌치(40)를 통해 등방성 에칭됨으로써 전도성 티어(22)의 물질(26)(도시되지 않음)이 제거되었다. 실시예에서 전도성 티어(22) 내 물질(26)이 희생되고, 차후 트렌치(40)로부터 제거되어 개별 전도성 라인(29)(가령, 워드라인) 및 개별 트랜지스터 및/또는 메모리 셀(56)의 높이 방향으로 뻗어 있는 스트링(49)을 형성하는 전도성 물질(48)로 교체되었다. 전도성 물질(48)은 (도시된 바와 같이) 트렌치 측부(45)으로부터 전도성 티어(22) 내에서 측방으로 후퇴되어 서로에 대한 개별 전도성 라인(29)의 수직 분리를 보장할 수 있다. 얇은 절연성 라이너(가령, Al2O3, 도시되지 않음)가 전도성 물질(48)의 형성 전에 형성될 수 있다.
트랜지스터 및/또는 메모리 셀(56)의 대략적인 위치는 도 9에서 브라킷으로 지시되며 일부는 도 7 및 8에서 점선 윤곽선으로 지시되고, 트랜지스터 및/또는 메모리 셀(56)은 도식된 예시에서 본질적으로 고리 형태 또는 환형이다. 대안으로, 각각의 채널 오프닝(25)이 둘 이상의 높이 방향으로 뻗어 있는 스트링(49)을 가질 수 있도록, 트랜지스터 및/또는 메모리 셀(56)은 개별 채널 오프닝(25)에 대해 완전히 둘러싸지 않을 수 있다(가령, 개별 전도성 티어 내 채널 오프닝당 다수의 워드라인이 있는 개별 전도성 티어 내 개별 채널 오프닝 주위의 다수의 트랜지스터 및/또는 메모리 셀, 도시되지 않음). 전도성 물질(48)은 개별 트랜지스터 및/또는 메모리 셀(56)의 제어-게이트 영역(52)에 대응하는 단자 단부(50)(도 9)를 갖는 것으로 간주될 수 있다. 도식된 실시예에서 제어-게이트 영역(52)은 개별 전도성 라인(29)의 개별 부분을 포함한다. 물질(30, 32 및 34)은 측방으로 제어-게이트 영역(52)과 채널 물질(36) 사이에 위치하는 메모리 구조물(65)로 간주될 수 있다. 하나의 실시예에서 예시적 "게이트-라스트(gate-last)" 공정에 대해 도시된 바와 같이, 트렌치(40)를 형성한 후 전도성 티어(22)의 전도성 물질(48)이 형성된다. 대안으로, 예를 들어, "게이트-퍼스트(gate-firs)" 공정에 대해, 트렌치(40)(도시되지 않음)를 형성하기 전 및/또는 채널 오프닝(25)을 형성하기 전에, 전도성 티어의 전도성 물질이 형성될 수 있다.
전하-차단 영역(가령, 전하-차단 물질(30))은 저장 물질(32)과 개별 제어-게이트 영역(52) 사이에 있다. 전하 차단부는 메모리 셀에서 다음과 같은 기능을 가질 수 있다: 프로그램 모드에서, 전하 차단부는 전하 캐리어가 저장 물질(가령, 플로팅-게이트 물질, 전하-트래핑 물질 등)로부터 제어 게이트를 향해 통과하는 것을 막고, 소거 모드에서, 전하 차단부는 전하 캐리어가 제어 게이트로부터 저장 물질로 흐르는 것을 막을 수 있다. 따라서, 전하 차단부는 제어-게이트 영역과 개별 메모리 셀의 저장 물질 사이의 전하 이주를 차단하는 기능을 할 수 있다. 도시된 예시적인 전하-차단 영역은 절연체 물질(30)을 포함한다. 또 다른 예로서, 전하-차단 영역은 (가령, 절연 저장 물질(32)과 전도성 물질(48) 사이에 임의의 상이한-조성 물질이 부재할 때) 이러한 저장 물질이 절연성인 저장 물질(가령, 물질(32))의 측방(가령, 방사방향) 외측 부분을 포함할 수 있다. 막론하고, 추가적인 예로서, 제어 게이트의 저장 물질과 전도성 물질의 계면은 임의의 별도의 조성-절연체 물질(30)이 부재할 때 전하-차단 영역으로서 기능하기에 충분할 수 있다. 또한, 절연체 물질(30)과 조합되는 물질(30)(존재하는 경우)과 전도성 물질(48)의 계면은 전하-차단 영역으로서 함께 기능할 수 있고 대안이나 추가로서 절연 저장 물질(가령, 실리콘 니트라이드 물질(32))의 측방-외측 영역일 수 있다. 예시적인 물질(30)은 실리콘 하프늄 옥사이드 및 실리콘 디옥사이드 중 하나 이상이다.
예를 들어 도 10-13을 참조하여 기재된 바와 같은 일부 실시예에서, 벽이 메모리-블록 영역 중 바로-측방-인접한 것들의 측방 사이에 있는 개별 트렌치 내에 형성된다.
도 10을 참조하면, 트렌치(40)의 측부(45)가 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질(70)로 라이닝되었다. 하나의 실시예에서, 절연성 물질은 절연성 니트라이드, 하나의 실시예에서, 원소-형태 붕소를 포함하며 한 실시예에서 둘 모두를 포함한다. 하나의 실시예에서, 절연성 니트라이드는 실리콘 니트라이드, 붕소 니트라이드, 탄소 니트라이드, 실리콘 니트라이드 카바이드, 및 게르마늄 니트라이드 중 하나 이상을 포함한다. 하나의 실시예에서 그리고 도시된 바와 같이, 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나가 전도성 라인(29)의 전도성 물질(48)에 직접 맞닿아 형성되고 하나의 실시예에서 산소를 포함하지 않는다(즉, 0 내지 0.1 미만의 원자 퍼센트의 산소). 일부 종래 기술의 방법 및 구성이 텅스텐 옥사이드의 형성을 원치 않게 야기하는 원소 형태 텅스텐 전도성 물질(48)과 직접 맞닿는 실리콘 디옥사이드를 형성했다. 특히 절연성 물질에 산소가 없는, 절연성 니트라이드 및/또는 원소-형태 붕소를 포함하는 절연성 물질을 이용하는 것이 옥사이드 형성을 적어도 감소시키거나 심지어 제거할 수 있다.
하나의 실시예에서, 개별 트렌치(40)가 수직 단면에서 최상부 최소 측방 폭, 가령, 도 10이 놓인 페이지의 평면인 수직 단면에서의 이러한 폭 W을 갖도록 형성된다. 이러한 실시예에서, 코어 물질(57)의 각각의 측부 상의 절연성 물질(70)이 수직 단면의 최상부 최소 측방 폭 W의 1% 내지 20%의 측방 폭을 가진다.
도 11 및 12를 참조하면, 절연성 니트라이드 및 원소-형태 붕소(70) 중 적어도 하나 사이에 측방으로 뻗어 있도록 트렌치(40) 내에 코어 물질(57)이 형성되어, 측방으로 바로-측방-인접한 메모리-블록 영역(58)들 사이에 있는 개별 트렌치(40) 내에 벽(75)을 형성한다. 하나의 실시예에서 그리고 도시된 바와 같이, 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나에 직접 맞닿아 코어 물질(57)이 형성된다. 하나의 실시예에서, 코어 물질(57)은 적어도 우세하게(즉, 50 초과 최대 100 원자 퍼센트로) 절연성 물질을 포함하고, 또 다른 실시예에서, 적어도 우세하게 전도성 물질을 포함하며, 또 다른 실시예에서 적어도 우세하게 반도성 물질을 포함한다. 전도성 물질의 예시는 금속 물질 및 전도성-도핑된 반도성 물질, 가령, 전도성-도핑된 원소 형태 실리콘, 전도성 도핑된 원소 형태 게르마늄, 전도성 도핑된 실리콘 및 게르마늄의 합금, 전도성 원소 금속(가령, W) 전도성 금속 니트라이드(가령, TiN), 및 전도성 금속 옥사이드(가령, 인듐 옥사이드, 루테늄 옥사이드 등)를 포함한다. 절연성 코어 물질의 예시는 절연성 옥사이드, 가령, 알루미늄 옥사이드, 실리콘 디옥사이드, 탄탈럼 옥사이드, 제이구리 옥사이드(cupric oxide), 제일구리 옥사이드(cuprous oxide), 철 옥사이드, 및 강유전성 옥사이드를 포함한다. 반도성 물질의 예시는 도핑되지 않거나 반도성-도핑된 원소 형태 실리콘, 도핑되지 않거나 반도성-도핑된 원소 형태 게르마늄, 및 도핑되지 않거나 반도성-도핑된 실리콘 및 게르마늄의 합금을 포함한다.
하나의 실시예에서, 코어 물질(57)은 균질(homogenous)하다. 하나의 실시예에서, 코어 물질(57)은 균질하지 않다. 예를 들어, 단지 예시로서, 코어 물질(57)은 측방-외측 절연성 옥사이드(가령, 앞서 서술된 것들 중 임의의 것) 및 절연성 옥사이드가 아닌 측방-내측 물질(즉, 이의 측방으로 내측)(가령, 앞서 기재된 절연성, 전도성, 및 반도성 물질 중 임의의 하나 이상)을 포함할 수 있다. 또한, 코어 물질(57)은 예를 들어, 그 내부(도시되지 않음)에 임의의 크기 또는 형태의 하나 이상의 빈 공간을 갖는 빈 공간(도시되지 않음)을 포함할 수 있다. 하나의 이상적인 실시예에서, 절연성 물질(70)은 전도성 물질(48)에 직접 맞닿는 실리콘 니트라이드를 포함하고 코어 물질(57)은 실리콘 니트라이드에 직접 맞닿은 측방-외측 실리콘 디옥사이드(절연성 물질(70)과 동일한, 더 작은, 또는 저 큰 두께) 및 실리콘 디옥사이드에 직접 맞닿은 측방-내측 도핑되지 않거나 저농도로 도핑된(이상적으로는 전도성 도핑되지 않은) 폴리실리콘을 포함한다.
도 13은 물질(70 및 57)이 적어도 스택(18)의 높이 방향으로 최외부 표면까지 평탄화되게 하여 트렌치(40) 내에 예시적 완성된 구성 벽(75)을 형성하는 다음 공정을 보여준다.
대안 실시예 구성이 앞서 기재된 방법 실시예 또는 그 밖의 다른 방식으로 도출될 수 있다. 어쨌든, 본 발명의 실시예는 제조 방법과 무관한 메모리 어레이를 포함한다. 그럼에도, 이러한 메모리 어레이는 본 명세서의 방법 실시예에서 기재된 속성 중 임의의 것을 가질 수 있다. 마찬가지로, 앞서 기재된 방법 실시예는 디바이스 실시예와 관련하여 기재된 속성들 중 임의의 것을 통합, 형성 및/또는 가질 수 있다.
본 발명의 실시예는 메모리 셀의 스트링을 포함하는 메모리 어레이(가령, 12)를 포함한다. 메모리 어레이는 교차하는 절연성 티어(가령, 20) 및 전도성 티어(가령, 22)를 포함하는 수직 스택(가령, 18)을 포함한다. 전도성 티어는 개별적으로 전도성 라인(가령, 29)을 포함한다. 스택 내 메모리 셀(가령, 56)의 스트링(가령, 49)은 절연성 티어 및 전도성 티어를 통해 뻗어 있는 채널 물질(가령, 36)을 포함한다. 개별 메모리 셀은 채널 물질, 개별 전도성 티어 내 전도성 라인 중 하나의 일부인 게이트 영역(가령, 52), 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널 물질 사이에 있는 메모리 구조물(가령, 65)을 포함한다.
벽(가령, 75)이 개별적으로 측방으로 전도성 라인 중 바로-인접한 것들 사이에 있는 절연성 티어 및 전도성 티어를 통해 뻗어 있다. 벽은 개별적으로 측방-외측 절연성 물질(가령, 70) 및 측방으로 측방-외측 절연성 물질들 사이에 뻗어 있는 코어 물질(가령, 57)을 포함한다. 측방-외측 절연성 물질은 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함한다.
다른 실시예와 관련하여 본 명세서에 도시 및/또는 기재된 임의의 다른 속성(들) 또는 양태(들)가 사용될 수 있다.
상기의 처리(들) 또는 구성(들)은 아래에 놓인 베이스 기판 위의 또는 그 일부로서의 이러한 구성요소의 단일 스택 또는 단일 데크로서 형성되거나(비록, 단일 스택/데크가 복수의 티어를 가질 수 있더라도) 그 내부에 형성되는 구성요소의 어레이에 대한 것으로 간주될 수 있다. 어레이 내에서 이러한 구성요소를 작동시키거나 액세스하기 위한 제어 및/또는 그 밖의 다른 주변 회로가 완성된 구성의 일부로 어디에나 형성될 수 있으며, 일부 실시예에서 어레이 아래에 있을 수 있다(가령, CMOS 언더-어레이). 막론하고, 하나 이상의 추가적인 이러한 스택(들)/데크(들)은 도면에 도시되거나 앞서 기재된 것 위 및/또는 아래에 제공되거나 제조될 수 있다. 또한, 구성요소의 어레이(들)는 상이한 스택/데크에서 서로에 대해 동일하거나 상이할 수 있으며 상이한 스택/데크는 서로 동일한 두께 또는 상이한 두께를 가질 수 있다. 바로 수직으로 인접한 스택/데크(가령, 추가 회로 및/또는 유전체 층) 사이에 개재 구조가 제공될 수 있다. 또한, 상이한 스택/데크가 서로에 대해 전기적으로 결합될 수 있다. 복수의 스택/데크는 개별적으로 그리고 순차적으로(가령, 하나가 다른 하나 위에) 제조될 수 있거나, 둘 이상의 스택/데크는 본질적으로 동시에 제조될 수 있다.
앞서 논의된 조립체 및 구조물은 집적 회로/회로망에서 사용될 수 있고 전자 시스템에 포함될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 장치 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 주문형 모듈에서 사용될 수 있으며 다중층, 다중칩 모듈을 포함할 수 있다. 전자 시스템은 다양한 시스템, 가령, 카메라, 무선 디바이스, 디스플레이, 칩 셋, 셋 톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화기, 개인 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등 중 임의의 것일 수 있다.
본 명세서에서 달리 명시되지 않는 한, "높은(elevational)", "더 높은(higher)", "상부(upper)", "하부(lower)", "상부(top)", "위에(atop)", "하부(bottom)", "위에(above)", "아래에(below)", "아래(under)", "밑에(beneath)", "상향(up)" 및 "하향(down)"은 일반적으로 수직 방향을 기준으로 한다. "수평(horizontal)"은 주 기판 표면을 따른 일반적인 방향(즉, 10도 이내)을 말하며, 제조 동안 기판이 처리되는 기준일 수 있으며, 수직(vertical)은 일반적으로 이에 직교하는 방향이다. "정확히 수평"이라는 언급은 주 기판 표면을 따르는 방향(즉, 주 기판 표면으로부터 기울어지지 않음)이며, 제조 동안 기판이 처리되는 기준일 수 있다. 또한, 본 명세서에 사용된 "수직" 및 "수평"은 일반적으로 서로에 대해 수직인 방향이고 3차원 공간에서의 기판의 배향과는 무관하다. 또한, "높이 방향으로 뻗어 있는(elevationally-extending)" 및 "높이 방향으로 뻗어 있는(extend(ing) elevationally)"은 정확한 수평에서 적어도 45°만큼 기울어진 방향을 지칭한다. 또한, 전계 효과 트랜지스터와 관련하여 "높이 방향으로 뻗어 있는", "높이 방향으로 뻗어 있는", "수평으로 뻗어 있는", "수평으로 뻗어 있는" 등은 소스/드레인 영역 사이에서 동작 중에 전류가 흐를 때 따르는 트랜지스터의 채널 길이의 배향에 대한 것이다. 바이폴라 접합 트랜지스터의 경우, "높이 방향으로 뻗어 있는", "높이 방향으로 뻗어 있는", "수평방향으로 뻗어 있는", "수평 방향으로 뻗어 있는" 등은 이미터와 콜렉터 사이에서 동작 중에 전류가 흐를 때 따르는 베이스 길이의 배향에 대한 것이다. 일부 실시예에서, 높이 방향으로 뻗어 있는 임의의 구성요소, 특징부 및/또는 영역은 수직으로 또는 수직의 10° 이내로 뻗어 있다.
또한, "직접 위에(directly above)", "직접 아래에(directly below)" 및 "직접 아래(directly under)"는 서로에 대해 언급된 두 개의 영역/물질/구성요소의 적어도 일부 측방(즉, 수평방향) 겹침을 요구한다. 또한, "직접(directly)"이 앞에 오지 않는 "위에(above)"의 사용은 다른 것 위에 있는 언급된 영역/물질/구성요소의 일부가 상기 다른 것보다 높이 방향으로 밖에 있을 것을 요구한다(즉, 두 개의 명시적 영역/물질/구성요소의 임의의 측방 겹침이 존재하는지 여부와 무관하다). 또한, "직접(directly)"이 앞에 오지 않는 "아래에(below)" 및 "아래(under)"의 사용은 다른 것 아래에 있는 언급된 영역/물질/구성요소의 일부가 상기 다른 것보다 높이 방향으로 안에 있을 것만 요구한다(즉, 두 개의 명시적 영역/물질/구성요소의 임의의 측방 겹침이 존재하는지 여부와 무관하다).
본 명세서에 기재된 물질, 영역, 및 구조물 중 임의의 것이 균질하거나 불균질할 수 있으며, 이와 무관하게 위에 놓이는 임의의 물질 위에서 연속이거나 비연속일 수 있다. 임의의 물질에 대해 하나 이상의 예시적인 조성물(들)이 제공되는 경우, 그 물질은 이러한 하나 이상의 조성물(들)을 포함하거나, 이로 본질적으로 구성되거나, 이로 구성될 수 있다. 또한, 달리 언급되지 않는 한, 각각의 물질은 임의의 적합한 기존 또는 미래의 개발될 기법을 이용해 형성될 수 있으며, 그 예로는 원자층 증착, 화학 기상 증착, 물리 기상 증착, 에피택시 성장, 확산 도핑 및 이온 주입이 있다.
또한, "두께" 자체(앞에 방향 형용사 없음)는 상이한 조성의 바로 인접한 물질 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 물질 또는 영역을 통과하는 평균 직선 거리로서 정의된다. 추가로, 본 명세서에 기재된 다양한 물질 또는 영역은 실질적으로 일정한 두께 또는 가변 두께를 가질 수 있다. 두께가 가변적인 경우, 두께는 달리 명시되지 않는 한 평균 두께를 말하며, 이러한 물질 또는 영역은 두께가 가변적이기 때문에 최소 두께와 최대 두께를 가진다. 본 명세서에서 사용될 때, "상이한 조성"은, 예를 들어 이러한 물질 또는 영역이 균질하지 않은 경우, 서로 직접 맞닿을 수 있는 언급되는 두 물질 또는 영역의 부분이 화학적 및/또는 물리적으로 상이할 것만 요구한다. 언급되는 두 물질 또는 영역이 서로 직접적으로 맞닿지 않은 경우 "상이한 조성"은, 이러한 물질 또는 영역이 균질하지 않은 경우 서로 가장 가까운 언급되는 두 물질 또는 영역의 부분이 화학적 및/또는 물리적으로 상이할 것만 요구한다. 본 명세서에서, 언급되는 물질, 영역, 또는 구조물의 서로에 대한 적어도 일부 물리적 접촉이 존재할 때 물질, 영역 또는 구조물은 다른 것에 "직접 맞닿는다." 이와 달리, "직접"이 앞에 오지 않는 "위에", "상에", "인접한", "따라" 및 "맞닿는"은 "직접 맞닿는" 뿐만 아니라 개재 물질(들), 영역(들), 또는 구조물(들) 결과(들)가 언급되는 물질, 영역, 또는 구조물과 물리적 접촉을 하지 않는 구성을 포함한다.
본 명세서에서, 영역-물질-구성요소는 정상 작동 시 전류가 하나의 것에서 다른 것으로 연속적으로 흐를 수 있고 충분히 생성될 때 아원자 양전하 및/또는 음전하의 이동에 의해 지배적으로 그렇게 하는 경우 서로에 대해 "전기적으로 결합"된다. 또 다른 전자 구성요소는 영역-물질-구성요소들 사이에 전기적으로 결합될 수 있다. 이와 달리, 영역-물질-구성요소가 "직접 전기적으로 결합"되는 것으로 언급될 때, 직접 전기적으로 결합된 영역-물질-구성요소들 사이에 어떠한 개재 전자 구성요소(가령, 다이오드, 트랜지스터, 저항기, 트랜스듀서, 스위치, 퓨즈 등)도 없다.
본 명세서에서 "행" 및 "열"을 사용하는 것은 하나의 시리즈 또는 배향의 특징부를 다른 시리즈 또는 배향의 특징부와 구별하고 구성요소가 존재하거나 형성될 수 있는 방향을 구별함에 있어 편의를 위한 것이다. "행"과 "열"은 기능과 무관하게 영역, 구성요소 및/또는 특징부의 임의의 시리즈에 대해 동의어로 사용된다. 막론하고, 행은 직선 및/또는 곡선 및/또는 서로 평행 및/또는 서로 비평행일 수 있으며, 열도 마찬가지일 수 있다. 또한, 행과 열은 서로 90° 또는 하나 이상의 다른 각도로 교차할 수 있다.
본 명세서에서 임의의 전도성/전도체/전도성 물질의 조성은 금속 물질 및/또는 전도성-도핑된 반도성/반도체/반도성 물질일 수 있다. "금속 물질"은 원소 금속, 둘 이상의 원소 금속의 임의의 혼합물 또는 합금, 및 임의의 하나 이상의 전도성 금속 화합물(들) 중 임의의 하나 또는 조합이다.
본 명세서에서, 에치, 에칭, 제거, 제거, 증착, 형성 및/또는 형성과 관련된 "선택적"이라는 임의의 사용은 언급된 다른 물질에 대한 언급된 하나의 물질의 작용이 적어도 2:1의 부피 비의 속도에서 그렇게 작용하는 것이다. 또한, 선택적으로 증착, 선택적으로 성장, 또는 선택적으로 형성하는 것의 임의의 사용은 적어도 첫 75 옹스트롬의 증착, 성장, 또는 형성 동안 하나의 물질을 다른 언급된 물질에 대해 적어도 2:1 부피비의 속도로 증착, 성장, 또는 형성하는 것이다.
달리 지시되지 않는 한, 본 명세서의 "또는"의 사용은 어느 하나 그리고 둘 모두를 포함한다.
결론
일부 실시예에서, 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교차하는 제1 티어 및 제2 티어를 포함하는 스택을 형성하는 것을 포함한다. 수평으로 기다란 트렌치가 스택 내에 형성되어 측방-이격된 메모리-블록 영역을 형성할 수 있다. 측방으로 메모리-블록 영역 중 바로-측방-인접한 것들 사이에 있는 개별 트렌치에 벽이 형성된다. 벽을 형성하는 것은 트렌치의 측부를 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질로 라이닝하는 것을 포함한다. 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나 사이에 측방으로 뻗어 있도록 코어 물질이 트렌치 내에 형성된다.
일부 실시예에서, 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법은 수직으로 교차하는 제1 티어 및 제2 티어를 포함하는 스택을 형성하는 것을 포함한다. 수평으로 기다란 트렌치가 스택 내에 형성되어 측방-이격된 메모리-블록 영역을 형성할 수 있다. 트렌치를 통해, 제1 티어 내에 있는 희생 물질이 등방성 에칭되며 개별 전도성 라인의 전도성 물질로 교체된다. 메모리 셀의 스트링의 개별 메모리 셀은 메모리-블록 영역 내 채널-물질 스트링의 채널 물질, 개별 제1 티어 내 개별 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 제1 티어 내 채널-물질 스트링의 채널 물질 사이에 있는 메모리 구조물을 포함하도록 형성된다. 개별 전도성 라인의 전도성 물질을 형성하기 전에 채널-물질 스트링이 형성된다. 교체 후에, 개별 트렌치 내 벽이 측방으로 메모리-블록 영역 중 바로-측방-인접한 것들 사이에 형성된다. 벽을 형성하는 것은 트렌치의 측부를 개별 전도성 라인의 전도성 물질에 직접 맞닿는 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질로 라이닝하는 것을 포함한다. 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나 사이에 측방으로 뻗어 있도록 코어 물질이 트렌치 내에 형성된다. 코어 물질을 형성하는 것은 절연성 니트라이드 및 원소-형태 붕소 중 상기 적어도 하나에 직접 맞닿은 측방-외측 실리콘 디옥사이드를 형성하는 것을 포함한다. 폴리실리콘이 상기 측방-외측 실리콘 디옥사이드에 직접 맞닿고 측방으로 이들 사이에 형성된다.
일부 실시예에서, 메모리 셀의 스트링을 포함하는 메모리 어레이는 교차하는 절연성 티어와 전도성 티어를 포함하는 수직 스택을 포함한다. 전도성 티어는 개별적으로 전도성 라인을 포함한다. 스택 내 메모리 셀의 스트링은 절연성 티어 및 전도성 티어를 통해 뻗어 있는 채널 물질을 포함한다. 개별 메모리 셀은 채널 물질, 개별 전도성 티어 내 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널 물질 사이에 있는 메모리 구조물을 포함한다. 벽이 개별적으로 측방으로 전도성 라인 중 바로-인접한 것들 사이에 있는 절연성 티어 및 전도성 티어를 통해 뻗어 있다. 벽은 개별적으로 측방-외측 절연성 물질 및 측방으로 측방-외측 절연성 물질들 사이에 뻗어 있는 코어 물질을 포함한다. 측방-외측 절연성 물질은 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함한다.
일부 실시예에서, 메모리 셀의 스트링을 포함하는 메모리 어레이는 교차하는 절연성 티어와 전도성 티어를 포함하는 수직 스택을 포함한다. 전도성 티어는 개별적으로 전도성 물질을 포함하는 전도성 라인을 포함한다. 스택 내 메모리 셀의 스트링은 절연성 티어 및 전도성 티어를 통해 뻗어 있는 채널 물질을 포함한다. 개별 메모리 셀은 채널 물질, 개별 전도성 티어 내 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널 물질 사이에 있는 메모리 구조물을 포함한다. 벽이 개별적으로 측방으로 전도성 라인 중 바로-인접한 두 개들 사이에 있는 절연성 티어 및 전도성 티어를 통해 뻗어 있다. 벽은 개별적으로 측방-외측 절연성 물질 및 측방으로 측방-외측 절연성 물질들 사이에 뻗어 있는 코어 물질을 포함한다. 측방-외측 절연성 물질은 절연성 니트라이드 및 전도성 라인의 전도성 물질에 직접 맞닿은 원소-형태 붕소 중 적어도 하나를 포함한다. 코어 물질은 절연성 니트라이드 및 원소-형태 붕소 중 상기 적어도 하나에 직접 맞닿은 측방-외측 실리콘 디옥사이드를 포함한다. 폴리실리콘이 상기 측방-외측 실리콘 디옥사이드에 직접 맞닿고 측방으로 이들 사이에 형성된다.
Claims (26)
- 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법으로서,
수직으로 교차하는 제1 티어 및 제2 티어를 포함하는 스택을 형성하는 단계,
상기 스택 내에 수평으로 기다란 트렌치를 형성하여 측방-이격된 메모리-블록 영역을 형성하는 단계,
상기 메모리-블록 영역 중 바로-측방-인접한 것들 사이에서 개별 트렌치 내에 벽을 형성하는 단계 - 상기 벽을 형성하는 단계는
절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질로 트렌치의 측부를 라이닝하는 단계, 및
측방으로 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나 사이에 뻗어 있도록 상기 트렌치 내에 코어 물질을 형성하는 단계를 포함함 - 를 포함하는, 방법. - 제1항에 있어서, 상기 절연성 물질은 절연성 니트라이드를 포함하는, 방법.
- 제1항에 있어서, 상기 절연성 물질은 원소-형태 붕소를 포함하는, 방법.
- 제1항에 있어서, 상기 절연성 물질은 절연성 니트라이드 및 원소-형태 붕소 모두를 포함하는, 방법.
- 제1항에 있어서, 수직 단면에서의 최상부 최소 측방 폭을 갖도록 개별 트렌치를 형성하는 단계를 포함하며, 코어 물질의 각각의 측부 상의 절연성 물질은 수직 단면에서의 최상부 최소 측방 폭의 1% 내지 20%의 측방 폭을 갖는, 방법.
- 제1항에 있어서,
개별 트렌치에 벽을 형성하기 전에, 전도성 티어 내에 있는 희생 물질을 등방성으로 에칭하고 개별 전도성 라인의 전도성 물질로 교체하는 단계,
메모리-블록 영역에 채널-물질 스트링의 채널 물질, 개별 전도성 티어 내 개별 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널-물질 스트링의 채널 물질 사이에 있는 메모리 구조물을 포함하도록 메모리 셀의 스트링의 개별 메모리 셀을 형성하여, 개별 전도성 라인의 전도성 물질을 형성하기 전에 채널-물질 스트링을 형성하는 단계, 및
교체 후, 개별 트렌치 내에 벽을 형성하는 단계를 포함하는, 방법. - 메모리 셀의 스트링을 포함하는 메모리 어레이를 형성하는 데 사용되는 방법으로서,
수직으로 교차하는 제1 티어 및 제2 티어를 포함하는 스택을 형성하는 단계,
상기 스택 내에 수평으로 기다란 트렌치를 형성하여 측방-이격된 메모리-블록 영역을 형성하는 단계,
트렌치를 통해, 전도성 티어 내에 있는 희생 물질을 등방성 에칭하고 개별 전도성 라인의 전도성 물질로 교체하는 단계,
메모리-블록 영역 내 채널-물질 스트링의 채널 물질, 개별 전도성 티어 내 개별 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널-물질 스트링의 채널 물질 사이에 있는 메모리 구조물을 포함하도록 메모리 셀의 스트링의 개별 메모리 셀을 형성하여, 개별 전도성 라인의 전도성 물질을 형성하기 전에 채널-물질 스트링을 형성하는 단계,
교체 후, 상기 메모리-블록 영역 중 바로-측방-인접한 것들 사이에 측방으로 있는 개별 트렌치 내에 벽을 형성하는 단계 - 상기 벽을 형성하는 단계는
개별 전도성 라인의 전도성 물질과 직접 맞닿은 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하는 절연성 물질로 트렌치의 측부를 라이닝하는 단계, 및
절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나 사이에 측방으로 뻗어 있는 트렌치 내 코어 물질을 형성하는 단계를 포함하며, 상기 코어 물질을 형성하는 단계는
절연성 니트라이드 및 원소-형태 붕소 중 상기 적어도 하나에 직접 맞닿은 측방-외측 실리콘 디옥사이드를 포함하는 단계, 및
상기 측방-외측 실리콘 디옥사이드에 직접 맞닿으면서 측방으로 이들 사이에 뻗어 있도록 폴리실리콘 형성하는 단계를 포함함 - 를 포함하는, 방법. - 메모리 셀의 스트링을 포함하는 메모리 어레이로서,
교차하는 절연성 티어 및 전도성 티어를 포함하는 수직 스택 - 상기 전도성 티어는 전도성 라인을 개별적으로 포함함 - ,
절연성 티어 및 전도성 티어를 통해 뻗어 있는 채널 물질을 포함하는 스택 내 메모리 셀의 스트링 - 개별 메모리 셀은 채널 물질, 개별 전도성 티어 내 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널 물질 사이에 있는 메모리 구조물을 포함함 - , 및
측방으로 상기 전도성 라인 중 바로-인접한 것들 사이에 있는 절연성 티어와 전도성 티어를 통해 개별적으로 뻗어 있는 벽 - 상기 벽은 개별적으로 측방-외측 절연성 물질 및 상기 측방-외측 절연성 물질 사이에 측방으로 뻗어 있는 코어 물질을 포함하며, 상기 측방-외측 절연성 물질은 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함함 - 을 포함하는, 메모리 어레이. - 제8항에 있어서, 상기 측방-외측 절연성 물질은 절연성 니트라이드를 포함하는, 메모리 어레이.
- 제9항에 있어서, 절연성 니트라이드는 붕소 니트라이드, 탄소 니트라이드, 실리콘 니트라이드, 실리콘 니트라이드 카바이드, 및 게르마늄 니트라이드 중 하나 이상을 포함하는, 메모리 어레이.
- 제8항에 있어서, 상기 측방-외측 절연성 물질은 원소-형태 붕소를 포함하는, 메모리 어레이.
- 제8항에 있어서, 상기 측방-외측 절연성 물질은 절연성 니트라이드와 원소-형태 붕소 모두를 포함하는, 메모리 어레이.
- 제8항에 있어서, 상기 측방-외측 절연성 물질에는 산소가 없는, 메모리 어레이.
- 제8항에 있어서, 상기 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나가 전도성 라인의 전도성 물질에 직접 맞닿아 있는, 메모리 어레이.
- 제8항에 있어서, 상기 코어 물질은 적어도 우세하게 절연성 물질을 포함하는, 메모리 어레이.
- 제8항에 있어서, 상기 코어 물질은 적어도 우세하게 전도성 물질을 포함하는, 메모리 어레이.
- 제8항에 있어서, 상기 코어 물질은 적어도 우세하게 반도성 물질을 포함하는, 메모리 어레이.
- 제17항에 있어서, 상기 반도성 물질은 적어도 우세하게 도핑되지 않은 원소 형태 실리콘을 포함하는, 메모리 어레이.
- 제8항에 있어서, 수직 단면에서, 코어 물질의 각각의 측부 상의 측방-외측 절연성 물질은 수직 단면에서 개별 벽의 최상부 최소 측방 폭의 1% 내지 20%의 측방 폭을 갖는, 메모리 어레이.
- 제8항에 있어서, 상기 코어 물질은 균질한, 메모리 어레이.
- 제8항에 있어서, 상기 코어 물질은 균질하지 않는, 메모리 어레이.
- 제21항에 있어서, 상기 코어 물질은 측방-외측 절연성 옥사이드 및 절연성 옥사이드가 아닌 측방-내측 물질을 포함하는, 메모리 어레이.
- 제22항에 있어서, 측방-외측 절연성 물질은 실리콘 니트라이드를 포함하는, 메모리 어레이.
- 제21항에 있어서, 코어 물질 내에 빈 공간을 포함하는, 메모리 어레이.
- 제8항에 있어서, NAND를 포함하는, 메모리 어레이.
- 메모리 셀의 스트링을 포함하는 메모리 어레이로서,
교차하는 절연성 티어 및 전도성 티어를 포함하는 수직 스택 - 상기 전도성 티어는 전도성 물질을 포함하는 전도성 라인을 개별적으로 포함함 - ,
절연성 티어 및 전도성 티어를 통해 뻗어 있는 채널 물질을 포함하는 스택 내 메모리 셀의 스트링 - 개별 메모리 셀은 채널 물질, 개별 전도성 티어 내 전도성 라인 중 하나의 일부인 게이트 영역, 및 측방으로 상기 게이트 영역과 개별 전도성 티어 내 채널 물질 사이에 있는 메모리 구조물을 포함함 - , 및
측방으로 상기 전도성 라인 중 두 개 사이에 있는 절연성 티어 및 전도성 티어를 통해 개별적으로 뻗어 있는 벽 - 상기 벽은 측방-외측 절연성 물질 및 측방으로 상기 측방-외측 절연성 물질 사이에 뻗어 있는 코어 물질을 개별적으로 포함하고, 상기 측방-외측 절연성 물질은 전도성 라인의 전도성 물질에 직접 맞닿은 절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나를 포함하고, 상기 코어 물질은
절연성 니트라이드 및 원소-형태 붕소 중 적어도 하나에 직접 맞닿은 측방-외측 실리콘 디옥사이드, 및
측방-외측 실리콘 디옥사이드에 직접 맞닿아 있고 측방으로 이들 사이에 뻗어 있는 폴리실리콘을 포함함 - 을 포함하는, 메모리 어레이.
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