JP2022551130A - メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法 - Google Patents

メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法 Download PDF

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Abstract

メモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法。メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。横方向に離隔されたメモリブロック領域を形成するために、水平方向に伸長するトレンチがスタック中に形成される。横方向に直ぐ隣接するメモリブロック領域の横方向に間のトレンチの個々内に壁が形成される。壁を形成することは、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料でトレンチの側面をライニングすることを含む。絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つの横方向に間に広がるように、トレンチ内にコア材料が形成される。方法に依存しない構造体が開示される。

Description

本明細書に開示する実施形態は、メモリアレイ、及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法に関する。
メモリは集積回路の一種であり、データを蓄積するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、又はセンス線とも称される）及びアクセス線（ワード線とも称される）を使用して、書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に相互接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センス線及びアクセス線の組み合わせを通じて一意にアドレッシングされ得る。
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力がない状態で長期間データを蓄積し得る。不揮発性メモリは、慣習的に、少なくとも約１０年の保持期間を有するメモリとして指定されている。揮発性メモリは消散し、それ故、データ蓄積を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、数ミリ秒以下の保持時間を有し得る。それでも、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、２つよりも多いレベル又は状態の情報を蓄積するように構成され得る。
電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、それらの間に半導電性チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートはチャネル領域に隣接し、薄いゲート絶縁体によってチャネル領域から分離される。ゲートへの適切な電圧の印加は、ソース／ドレイン領域の一方からチャネル領域を通じて他方へ電流が流れることを可能にする。電圧がゲートから除去された場合、電流がチャネル領域を流れることが大幅に妨げられる。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラミング可能な電荷蓄積領域を含み得る。
フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの用途を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されてくるとそれらをサポートすること、強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、集積フラッシュメモリの基本アーキテクチャであり得る。ＮＡＮＤセルユニットは、メモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含む（直列の組み合わせは一般的にＮＡＮＤストリングと称される）。ＮＡＮＤアーキテクチャは、可逆的にプログラミング可能な垂直トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含む３次元配列で構成され得る。制御又はその他の回路は、垂直方向に積み重ねられたメモリセルの下方に形成され得る。その他の揮発性又は不揮発性メモリアレイアーキテクチャもまた、トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含み得る。
メモリアレイは、例えば、参照により本明細書にこれにより完全に組み込まれ、その態様が本明細書に開示する発明の幾つかの実施形態で使用され得る米国特許出願公開第２０１５／０２２８６５９号、２０１６／０２６７９８４号、及び２０１７／０１４０８３３号の何れかで示され説明されるようなメモリページ、メモリブロック及び部分ブロック（例えば、サブブロック）、並びにメモリプレーン内に配列され得る。メモリブロックは、垂直方向に積み重ねられたメモリセルの個々のワード線ティア内の個々のワード線の長手方向の輪郭を少なくとも部分的に画定し得る。
発明の実施形態に従ったプロセス中の基板の一部分の概略的断面図であり、図２の線１－１を通って取られている。 図１の線２－２を通って取られた概略的断面図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１及び図２の構築物又はその一部分の概略的連続断面及び／又は拡大図である。
発明の実施形態は、メモリアレイ、例えば、アレイの下に周辺制御回路を有するＮＡＮＤ又はその他のメモリセルのアレイ（例えば、ＣＭＯＳアンダーアレイ）を形成することに使用される方法を包含する。発明の実施形態は、いわゆる“ゲートラスト”又は“置換ゲート”処理、いわゆる“ゲートファースト”処理、及びトランジスタのゲートが形成される時期とは無関係で既存であるか将来開発されるかに関わらないその他の処理を包含する。発明の実施形態はまた、製造方法に依存しないメモリアレイ（例えば、ＮＡＮＤアーキテクチャ）を包含する。例示的な方法の実施形態は、“ゲートラスト”又は”置換ゲート”プロセスとみなされ得る図１～図１３を参照して説明される。
図１及び２は、トランジスタ及び／又はメモリセルの高さ方向に拡張するストリングが形成されるであろうアレイ又はアレイ領域１２を有する構築物１０を示す。構築物１０は、導電性／導体／導電的、半導性／半導体／半導的、又は絶縁性／絶縁体／絶縁的（すなわち、本明細書では電気的）材料の内の何れか１つ以上を有するベース基板１１を含む。様々な材料がベース基板１１の高さ方向に上方に形成されている。材料は、図１及び図２に描写した材料の脇に、高さ方向に内向きに、又は高さ方向に外向きにあり得る。例えば、集積回路のその他の部分的又は全体的に製造されたコンポーネントは、ベース基板１１の上方、周囲、又は内部の何処かに提供され得る。メモリセルの高さ方向に拡張するストリングのアレイ（例えば、アレイ１２）内のコンポーネントを動作させるための制御及び／又はその他の周辺回路も製造され得、アレイ又はサブアレイ内に全体的に又は部分的に含まれてもよく、含まれなくてもよい。更に、複数のサブアレイもまた、独立して、タンデムに、さもなければ相互に関連して製造され得、及び動作し得る。この文書では、“サブアレイ”もアレイとみなされ得る。
導電性材料１７を含む導体ティア１６は、基板１１の上方に形成されている。導体ティア１６は、アレイ１２内に形成されるであろうトランジスタ及び／又はメモリセルに対する読み出し及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路及び／又は共通ソース線又はプレート）の一部を含み得る。垂直方向に交互の絶縁性ティア２０及び導電性ティア２２を含むスタック１８が導体ティア１６の上方に形成されている。ティア２０及び２２の各々に対する例示的な厚さは、２２～６０ナノメートルである。少数のティア２０及び２２のみが示され、スタック１８は、数十、１００以上等のティア２０及び２２を含む可能性が高い。周辺回路及び／又は制御回路の一部であってもなくてもよいその他の回路は、導体ティア１６とスタック１８との間にあり得る。例えば、そうした回路の導電性材料及びの絶縁性材料の複数の垂直方向に交互のティアは、導電性ティア２２の最下部よりも下方及び／又は導電性ティア２２の最上部より上方にあり得る。例えば、１つ以上の選択ゲートティア（図示せず）は、導体ティア１６と最下部の導電性ティア２２との間にあり得、１つ以上の選択ゲートティアは、導電性ティア２２の最上部よりも上方にあり得る。それでも、導電性ティア２２（代替的に第１のティアと称される）は導電材料を含まなくてもよく、絶縁性ティア２０（代替的に第２のティアと称される）は絶縁性材料を含まなくてもよく、又は“ゲートラスト”又は”置換ゲート”であるこれにより最初に説明した例示的な方法の実施形態と併せて処理のこの時点では絶縁性でなくてもよい。例示的な導電性ティア２２は、全体的又は部分的に犠牲的であり得る第１の材料２６（例えば、窒化ケイ素）を含む。例示的な絶縁性ティア２０は、第１の材料２６の組成物とは異なる組成物であり、全体的又は部分的に犠牲的であり得る第２の材料２４（例えば、二酸化ケイ素）を含む。
チャネル開口部２５は、絶縁性ティア２０及び導電性ティア２２を通って導体ティア１６まで（例えば、エッチングによって）形成されている。幾つかの実施形態では、チャネル開口部２５は、示されるように導体ティア１６の導電性材料１７中に部分的に入り得、又はその頂上で停止し得る（図示せず）。或いは、例として、チャネル開口部２５は、最下部の絶縁性ティア２０の頂上又は内部で停止し得る。チャネル開口部２５を少なくとも導体ティア１６の導電性材料１７まで拡張する理由は、そうした接続が望まれる場合に、そうするように、代替の処理及び構造体を使用することなく、その後に形成されるチャネル材料（まだ図示せず）の導体ティア１６への直接的電気結合を保証するためである。エッチング停止材料（図示せず）は、そうしたことが望まれる場合に、導体ティア１６に対するチャネル開口部２５のエッチングの停止を容易にするために、導体ティア１６の導電性材料１７内又は頂上にあってもよい。そうしたエッチング停止材料は、犠牲的又は非犠牲的であり得る。例として、簡潔にするために、チャネル開口部２５は、行毎に４つ及び５つの開口部２５の千鳥状の行のグループ又は列内に配列され、横方向に離隔されたメモリブロック領域５８を完成した回路構築物内に含むであろう横方向に離隔されたメモリブロック領域５８内に配列されるように示されている。この文書では、“ブロック”は“サブブロック”を含む一般的なものである。メモリブロック領域５８及びもたらされるメモリブロック５８（まだ図示せず）は、例えば方向５５に沿って長手方向に伸長し、向けられているとみなされ得る。メモリブロック領域５８は、さもなければ、処理のこの時点では区別可能ではなくてもよい。代替の既存の又は将来開発される配列及び構築物が使用され得る。
トランジスタチャネル材料は、絶縁性ティア及び導電性ティアに高さ方向に沿って個々のチャネル開口部内に形成され得、したがって、導体ティア内の導電性材料と直接電気的に結合される個々のチャネル材料ストリングを含む。形成される例示的なメモリアレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に間のメモリ構造体とを含み得る。そうした一実施形態では、メモリ構造体は、電荷遮断領域、蓄積材料（例えば、電荷蓄積材料）、及び絶縁性電荷通過材料を含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープ又は非ドープのシリコン等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷トラップ材料）は、電荷遮断領域の個々に高さ方向に沿ってある。絶縁性電荷通過材料（例えば、窒素含有材料［例えば、窒化ケイ素］が２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれたバンドギャップ工学構造体）は、チャネル材料と蓄積材料との横方向に間にある。
図３、図３Ａ、図４、及び図４Ａは、電荷遮断材料３０、蓄積材料３２、及び電荷通過材料３４が、絶縁性ティア２０及び導電性ティア２２に高さ方向に沿って個々のチャネル開口部２５内に形成された一実施形態を示す。トランジスタ材料３０、３２、及び３４（例えば、メモリセル材料）は、例えば、スタック１８の上方及び個々のチャネル開口部２５内にそれらの個別の薄層を堆積させ、続いて、そうした背面をスタック１８の少なくとも最上面まで平坦化することによって形成され得る。チャネル材料３６はまた、絶縁性ティア２０及び導電性ティア２２に高さ方向に沿ってチャネル開口部２５内に形成され、したがって、個々の動作チャネル材料ストリング５３を含む。材料３０、３２、３４、及び３６は、図３及び図４では、スケールに起因して纏めて材料３７として示され、材料３７としてのみ指定されている。例示的なチャネル材料３６は、１つ以上のシリコン、ゲルマニウム、及びいわゆるＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＩｇＧ）等の適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４、及び３６の各々に対する例示的な厚さは、２５～１００オングストロームである。チャネル材料３６が導体ティア１６の導電性材料１７に直接接触する（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）ように、導体ティア１６を露出するようにチャネル開口部２５のベースから材料３０、３２、及び３４を除去するために、示されるようにパンチエッチングが行われ得る。そうしたパンチエッチングは、（図示するように）材料３０、３２、及び３４の各々に関して別個に生じ得、又は材料３４の堆積後に全てに関して纏めて生じ得る（図示せず）。或いは、例としてのみ、パンチエッチングは何ら行われなくてもよく、チャネル材料３６は、別個の導電性相互接続（図示せず）によって導体ティア１６の導電性材料１７に直接電気的に結合され得る。チャネル開口部２５は、半径方向に中央の固体誘電性材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むものとして示されている。或いは、例としてのみ、チャネル開口部２５内の半径方向に中央の部分は、空隙スペース（図示せず）を含み得、及び／又は固体材料を欠いていてもよい（図示せず）。導電性プラグ（図示せず）は、上にある回路（図示せず）へのより良い導電性接続のために、チャネル材料ストリング５３の頂上に形成され得る。
図５及び図６を参照すると、横方向に離隔されたメモリブロック領域５８を形成するために、（例えば、異方性エッチングによって）スタック１８中に、水平方向に伸長するトレンチ４０が形成される。水平方向に伸長するトレンチ４０は、（図示するように）導体層１６の（例えば、頂上又は内部の）導電性材料１７に直接接触する個別の底部を有し得、又は導体層１６の導電性材料１７の上方にある個別の底部を有し得る（図示せず）。水平方向に伸長するトレンチ４０は、側面４５を含むとみなされ得る。
上記の処理は、トレンチ４０を形成する前にチャネル開口部２５を形成及び充填することを示している。こうしたことは逆にされ得る。或いは、トレンチ４０は、チャネル開口部２５の形成と充填との間に形成され得る（理想的ではない）。
図７～図９を参照すると、一実施形態では、導電性ティア２２の材料２６（図示せず）は、例えば、（例えば、材料２６が窒化ケイ素であり、他の材料が１つ以上の酸化物又はポリシリコンを含む場合に、主たるエッチャントとして液体又は蒸気のＨ３ＰＯ４を使用して）その他の露出された材料に対して理想的には選択的にトレンチ４０を通して等方的にエッチング除去されることによって除去される。例示的な実施形態の導電性ティア２２内の材料２６は犠牲的であり、導電材料４８と置換され、それは、その後、トレンチ４０から除去され、したがって、個々の導電線２９（例えば、ワード線）と、個々のトランジスタ及び／又はメモリセル５６の高さ方向に拡張するストリング４９とを形成する。導電材料４８は、個々の導電線２９の相互に対する垂直方向の分離を確実にするために、（図示するように）トレンチ側面４５から導電性ティア２２内に横方向に後退させられ得る。導電材料４８を形成する前に、薄い絶縁性ライナー（例えば、Ａｌ２Ｏ３。図示せず）が形成され得る。
トランジスタ及び／又はメモリセル５６の凡その位置は、図９に括弧で指し示され、幾つかは、図７及び図８に破線の輪郭で示され、トランジスタ及び／又はメモリセル５６は、描写する例では本質的にリング状又は環状である。或いは、２つ以上の高さ方向に拡張するストリング４９を各チャネル開口部２５が有し得るように、トランジスタ及び／又はメモリセル５６は、個々のチャネル開口部２５に対して完全に取り囲まなくてもよい（例えば、個々の導電性ティア内のチャネル開口部毎に複数のワード線を恐らく備える個々の導電線ティア内の個々のチャネル開口部の周囲の複数のトランジスタ及び／又はメモリセル。図示せず）。導電材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する末端５０（図９）を有するとみなされ得る。描写する実施形態における制御ゲート領域５２は、個々の導電線２９の個々の部分を含む。材料３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。一実施形態では、例示的な“ゲートラスト”処理に関して示されるように、導電性ティア２２の導電材料４８は、トレンチ４０を形成した後に形成される。或いは、導電性ティアの導電材料は、トレンチ４０を形成する前に（図示せず）、及び／又は、例えば“ゲートファースト”処理に関してチャネル開口部２５を形成する前に形成され得る。
電荷遮断領域（例えば、電荷遮断材料３０）は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷遮断は、メモリセル内で以下の機能を有し得、プログラムモードでは、電荷遮断は、電荷キャリアが蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かって通過することを防止し得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから蓄積材料中に流入することを防止し得る。したがって、電荷遮断は、個々のメモリセルの制御ゲート領域と蓄積材料との間の電荷移動を遮断するように機能し得る。示したような例示的な電荷遮断領域は、絶縁体材料３０を含む。更なる例として、電荷遮断領域は、そうした蓄積材料が絶縁性である場合（例えば、絶縁性蓄積材料３２と導電材料４８との間に異なる組成物材料が何らない場合）に蓄積材料（例えば、材料３２）の横方向に（例えば半径方向に）外側部分を含み得る。それでも、追加の例として、蓄積材料と制御ゲートの導電性材料との界面は、別個の組成物絶縁体材料３０がない場合に電荷遮断領域として機能するのに十分であり得る。更に、絶縁体材料３０との組み合わせた導電材料４８の材料３０との界面（存在する場合）は、電荷遮断領域として共に機能し得、代替的又は追加的に、絶縁性蓄積材料（例えば、窒化ケイ素材料３２）の横方向に外側の領域として機能し得る。例示的な材料３０は、酸化ケイ素ハフニウム及び二酸化ケイ素の内の１つ以上である。
例えば、図１０～図１３を参照して説明するように、幾つかの実施形態では、横方向に直ぐ隣接するメモリブロック領域の横方向に間のトレンチの個々内に壁が形成される。
図１０を参照すると、トレンチ４０の側面４５は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料７０でライニングされている。一実施形態では、絶縁性材料は、絶縁性窒化物、一実施形態では元素形態のホウ素、及び一実施形態ではそれら両方を含む。一実施形態では、絶縁性窒化物は、窒化ケイ素、窒化ホウ素、窒化炭素、窒化ケイ素炭化物、及び窒化ゲルマニウムの内の１つ以上を含む。一実施形態では、示すように、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つは、導電線２９の導電材料４８に直接接触して形成され、一実施形態では、酸素を欠いている（すなわち、０～０．１原子パーセント以下である）。幾つかの従来技術の方法及び構築物は、元素形態のタングステン導電材料４８に直接接触して二酸化ケイ素が形成され、これは望ましくないことに酸化タングステンの形成を引き起こした。絶縁性窒化物及び／又は元素形態のホウ素を含む絶縁性材料を使用することは、特に絶縁性材料が酸素を欠いている場合に、酸化物の形成を少なくとも低減又は排除さえし得る。
一実施形態では、個々のトレンチ４０は、垂直方向の断面において最上部の最小の横幅、例えば、図１０が存在するページの平面である垂直方向の断面におけるそうした幅Ｗを有するように形成される。そうした実施形態では、コア材料５７の各側面の絶縁性材料７０は、垂直方向の断面における最上部の最小の横幅Ｗの１％～２０％の横幅を有する。
図１１及び図１２を参照すると、コア材料５７は、絶縁性窒化物及び元素形態のホウ素７０の内の少なくとも１つの横方向に間に広がるようにトレンチ４０内に形成され、したがって、横方向に直ぐ隣接するメモリブロック５８の横方向に間の個々のトレンチ４０内に壁７５を形成する。一実施形態では、示すように、コア材料５７は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つに直接接触して形成される。一実施形態では、コア材料５７は、少なくとも主として（すなわち、５０を上回り１００を含む原子パーセントで）絶縁性材料を含み、別の実施形態では、少なくとも主として導電性材料を含み、更に別の実施形態では、少なくとも主として半導電性材料を含む。例示的な導電性材料は、金属材料及び導電的にドープされた半導電性材料、例えば、導電的にドープされた元素形態のシリコン、導電的にドープされた元素形態のゲルマニウム、シリコン及びゲルマニウムの導電的にドープされた合金、導電性元素金属（例えば、Ｗ）、導電性金属窒化物（例えば、ＴｉＮ）、及び導電性金属酸化物（例えば、インジウム酸化物、ルテニウム酸化物等）を含む。例示的な絶縁性コア材料は、絶縁性酸化物、例えば、酸化アルミニウム、二酸化ケイ素、酸化タンタル、酸化第二銅、酸化第一銅、酸化鉄、及び強誘電性酸化物を含む。例示的な半導電性材料は、非ドープの又は半導電的にドープされた元素形態のシリコン、非ドープの又は半導電的にドープされた元素形態のゲルマニウム、及びシリコンとゲルマニウムの非ドープの又は半導電的にドープされた合金を含む。
一実施形態では、コア材料５７は均質である。別の実施形態では、コア材料５７は均質ではない。例えば、例としてのみ、コア材料５７は、横方向に外側の絶縁性酸化物（例えば、上述のものの何れか）と、絶縁性酸化物ではない横方向に内側の（すなわち、その横方向に内きの）材料（例えば、上に説明した絶縁性、導電性、及び半導電性材料の何れか１つ以上）とを含み得る。更に、コア材料５７は、例えば、その内部に任意のサイズ又は形状の１つ以上の空隙スペース（図示せず）を有する空隙スペース（図示せず）を含み得る。理想的な一実施形態では、絶縁性材料７０は、導電材料４８に直接接触する窒化ケイ素を含み、コア材料５７は、窒化ケイ素に直接接触する（絶縁性材料７０と同じ、よりも薄い、又はよりも厚い）横方向に外側の二酸化ケイ素と、二酸化ケイ素に直接接触する横方向に内側の非ドープの又は低濃度にドープされた（理想的には導電的にドープされていない）ポリシリコンとを含む。
図１３は、材料７０及び５７がスタック１８の高さ方向に最外面まで少なくとも平坦化され、それによってトレンチ４０内に例示的な完成した構築物の壁７５を形成する後続の処理を示す。
代替の実施形態の構築物は、上に説明した方法の実施形態、又は他の方法からもたらされ得る。それでも、発明の実施形態は、製造方法に依存しないメモリアレイを包含する。それでも、そうしたメモリアレイは、方法の実施形態において本明細書に説明したような属性の内の何れかを有し得る。同様に、上に説明した方法の実施形態は、デバイスの実施形態に関して説明した属性の内の何れかを組み込み得、形成し得、及び／又は有し得る。
発明の実施形態は、メモリセルのストリングを含むメモリアレイ（例えば、１２）を含む。メモリアレイは、交互の絶縁性ティア（例えば、２０）及び導電性ティア（例えば、２２）を含む垂直スタック（例えば、１８）を含む。導電性ティアは、導電線（例えば、２９）を個々に含む。スタック内のメモリセル（例えば、５６）のストリング（例えば、４９）は、絶縁性ティア及び導電性ティアを通って拡張するチャネル材料（例えば、３６）を含む。メモリセルの個々は、チャネル材料と、導電性ティアの個々内の導電線の内の１つの一部であるゲート領域（例えば、５２）と、及び個々の導電性ティア内のゲート領域とチャネル材料との横方向に間のメモリ構造体（例えば、６５）とを含む。
壁（例えば、７５）は、直ぐ隣接する導電線の横方向の間に、絶縁性ティア及び導電性ティアを通って個々に拡張する。壁は、横方向に外側の絶縁性材料（例えば、７０）と、横方向に外側の絶縁性材料の横方向に間に広がるコア材料（例えば、５７）とを含む。横方向に外側の絶縁性材料は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む。
他の実施形態に関して本明細書に示され及び／又は説明される任意のその他の属性又は態様が使用され得る。
上記の処理又は構築物は、基礎となるベース基板の上方の又はその一部としてのコンポーネントの（単一のスタック／デッキは複数のティアを有し得るが）単一のスタック又は単一のデッキとして、又はそれらの内に形成されたそうしたコンポーネントのアレイに関連するとみなされ得る。アレイ内のそうしたコンポーネントを動作させる又は該コンポーネントにアクセスするための制御及び／又はその他の周辺回路もまた、完成した構築物の一部として何処にでも形成され得、幾つかの実施形態では、アレイの下にあり得る（例えば、ＣＭＯＳアンダーアレイ）。それでも、１つ以上の追加のそうしたスタック／デッキは、図に示される又は上に説明されるものの上方及び／又は下方に提供又は製造され得る。更に、コンポーネントのアレイは、異なるスタック／デッキにおいて相互に同じ又は異なり得、異なるスタック／デッキは、相互に同じ厚さ又は異なる厚さのものであり得る。介在する構造体（例えば、追加の回路及び／又は誘電体層）は、垂直方向に直ぐに隣接するスタック／デッキ間に提供され得る。また、異なるスタック／デッキは、相互に電気的に結合され得る。複数のスタック／デッキは、別個に連続して（例えば、相互に積み重なって）製造され得、又は２つ以上のスタック／デッキは、本質的に同時に製造され得る。
上で論じたアセンブリ及び構造体は、集積回路／回路で使用され得、電子システムに組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
この文書では、特に明記されていない限り、“高さ”、“より高い”、“上部”、“下部”、“最上部”、“頂上”、“底部”、“上方”、“下方”、“下の”、“下にある”、“上”、“下”は、一般的に、垂直方向を基準にする。“水平”は、主たる基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造中に基板が処理される相対的な方向であり得、垂直は、一般にそれに直交する方向である。“正確に水平”への言及は、主たる基板表面に沿った（すなわち、そこからの角度がない）方向であり、製造中に基板が処理される相対的な方向であり得る。更に、本明細書に使用するような“垂直”及び“水平”は、一般に、相互に対して垂直な方向であり、３次元空間における基板の向きとは無関係である。また、“高さ方向に拡張する（ｅｌｅｖａｔｉｏｎａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”及び“高さ方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｅｌｅｖａｔｉｏｎａｌｌｙ）”は、正確な水平から少なくとも４５°離れた角度である方向を指す。更に、電界効果トランジスタに関して、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する（ｅｘｔｅｎｄ（ｉｎｇ） ｈｏｒｉｚｏｎｔａｌｌｙ）”、及び“水平方向に拡張する（ｈｏｒｉｚｏｎｔａｌｌｙ－ｅｘｔｅｎｄｉｎｇ）”等は、動作中にソース／ドレイン領域間に電流が流れるトランジスタのチャネル長の向きに関する。バイポーラ接合トランジスタに対しては、“高さ方向に拡張する”、“高さ方向に拡張する”、“水平方向に拡張する”、及び“水平方向に拡張する”等は、動作中にエミッタとコレクタとの間に電流が流れるベース長の向きに関する。幾つかの実施形態では、高さ方向に拡張する任意のコンポーネント、機構、及び／又は領域は、垂直方向又は垂直方向の１０°以内に拡張する。
更に、“真上”、“真下（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）”、及び“真下（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）”は、相互に対して２つの記載された領域／材料／コンポーネントの少なくとも幾らかの横方向の重なり（すなわち、水平方向）を必要とする。また、“直接（ｄｉｒｅｃｔｌｙ）”が先行しない“上方”の使用は、その他の上方にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に外側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方”及び“下”の使用は、その他の下方／下にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に内側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。
本明細書で説明する材料、領域、及び構造体の何れも、均質又は不均質であり得、それでも、そうしたものの上にある任意の材料に渡って連続的又は不連続であり得る。１つ以上の例示的な組成物が任意の材料に提供される場合、該材料は、そうした１つ以上の組成物を含み得、本質的にそれからなり得、又はそれからなり得る。更に、特に明記しない限り、各材料は、任意の適切な既存の又は将来開発される技術を使用して形成され得、原子層堆積、化学気相成長、物理気相成長、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である。
また、“厚さ”それ自体（先行する方向の形容詞なし）は、異なる組成物の直ぐ隣接する材料の、又は直ぐ隣接する領域の最も近い表面から垂直に、所与の材料又は領域を通る平均直線距離として定義される。また、本明細書に説明する様々な材料又は領域は、実質的に一定の厚さのもの又は可変の厚さのものであり得る。可変の厚さのものである場合、厚さは、特に明記しない限り、平均厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、何らかの最小の厚さ及び何らかの最大の厚さを有するであろう。本明細書で使用するとき、“異なる組成物”は、例えば、そうした材料又は領域が均質でない場合、相互に直接接触し得る２つの記載された材料又は領域のそれらの部分のみが化学的及び／又は物理的に異なることのみを必要とする。２つの記載された材料又は領域が相互に直接接触しない場合、“異なる組成物”は、そうした材料又は領域が均質でない場合、相互に最も近い２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることのみを必要とする。この文書では、材料、領域、又は構造体は、記載された材料、領域、又は構造体が相互に少なくとも幾らか物理的に接触している場合に、相互に“直接接触する”。対照的に、“直接”が先行しない“上方に（ｏｖｅｒ）”、“上”、“隣接する”、“沿って”、及び“接触する”は、“直接接触する”と共に、介在する材料、領域、又は構造体が、記載された材料、領域、又は構造体の相互の物理的な接触を何らもたらさない構築物を包含する。
本明細書において、領域－材料－コンポーネントは、通常の動作中に電流が一方から他方へ連続的に流れることが可能であり、そうしたことが十分に生成される場合に、亜原子の正及び／又は負の電荷の移動によって主にそうする場合、相互に“電気的に結合される”。別の電子コンポーネントは、領域－材料－コンポーネントの間にあり得、それらに電気的に結合され得る。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、トランスデューサ、スイッチ、ヒューズ等）はない。
この文書での“行”及び“列”の何れかの使用は、機構のある系列又は向きを機構の別の系列又は向きと区別し、それに沿ってコンポーネントが形成されている、又は形成され得る際の便宜のためである。“行”及び“列”は、機能とは無関係に領域、コンポーネント、及び／又は機構の任意の系列に関して同義語として使用される。それでも、行は、直線的及び／若しくは湾曲及び／若しくは平行であり得、並びに／又は相互に平行ではないことがあり、列でもそうであり得る。更に、行及び列は、９０°で又は１つ以上のその他の角度で相互に交差し得る。
本明細書の導電性／導体／導電材料の何れかの組成物は、金属材料及び／又は導電的にドープされた半導電性／半導体／半導電材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の任意の混合物若しくは合金、及び任意の１つ以上の導電性金属化合物の内の任意の１つ又は組み合わせである。
本明細書において、エッチング、エッチングすること、除去すること、除去、堆積すること、形成すること、及び／又は形成に関する“選択的”の任意の使用は、体積で少なくとも２：１の比率で作用されるような別の記載された材料に対する、ある記載された材料のそうした作用である。更に、選択的に堆積すること、選択的に成長すること、又は選択的に形成することの任意の使用は、堆積すること、成長すること、又は形成することの少なくとも最初の７５オングストロームに対して、体積で少なくとも２：１の比率で別の記載された１つ以上の材料に対して、ある材料を堆積すること、成長すること、又は形成することである。
［結論］
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。横方向に離隔されたメモリブロック領域を形成するために、水平方向に伸長するトレンチがスタック中に形成される。横方向に直ぐ隣接するメモリブロック領域の横方向に間のトレンチの個々内に壁が形成される。壁を形成することは、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料でトレンチの側面をライニングすることを含む。絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つとの横方向に間に広がるようにトレンチ内にコア材料が形成される。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイを形成することに使用される方法は、垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することを含む。横方向に離隔されたメモリブロック領域を形成するために、水平方向に伸長するトレンチがスタック中に形成される。トレンチを通って、第１のティア内にある犠牲材料が等方的にエッチング除去され、個々の導電線の導電材料と置換される。メモリセルのストリングの個々のメモリセルは、メモリブロック領域内のチャネル材料ストリングのチャネル材料と、第１のティアの個々内の個々の導電線の内の１つの一部であるゲート領域と、個々の第１のティア内のゲート領域とチャネル材料ストリングのチャネル材料との横方向に間のメモリ構造体とを含むように形成される。チャネル材料ストリングは、個々の導電線の導電材料を形成することの前に形成される。置換することの後に、横方向に直ぐ隣接するメモリブロック領域の横方向の間に、トレンチの個々内の壁が形成される。壁を形成することは、個々の導電線の導電材料に直接接触する絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料でトレンチの側面をライニングすることを含む。絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つの横方向の間に広がるトレンチ内にコア材料が形成される。コア材料を形成することは、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つに直接接触する横方向に外側の二酸化ケイ素を形成することを含む。ポリシリコンは、横方向に外側の二酸化ケイ素に直接接触して形成され、該二酸化ケイ素の横方向に間に広がる。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、交互の絶縁性ティア及び導電性ティアを含む垂直スタックを含む。導電性ティアは導電線を個々に含む。スタック内のメモリセルのストリングは、絶縁性ティアと導電性ティアを通って拡張するチャネル材料を含む。メモリセルの個々は、チャネル材料と、導電性ティアの個々内の導電線の内の１つの一部であるゲート領域と、個々の導電性ティア内のゲート領域とチャネル材料との横方向に間のメモリ構造体とを含む。直ぐ隣接する導電線の横方向に間に、絶縁性ティア及び導電性ティアを通って、壁が個々に拡張する。壁は、横方向に外側の絶縁性材料と、横方向に外側の絶縁性材料の横方向に間に広がるコア材料とを個々に含む。横方向に外側の絶縁性材料は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む。
幾つかの実施形態では、メモリセルのストリングを含むメモリアレイは、交互の絶縁性ティア及び導電性ティアを含む垂直スタックを含む。導電性ティアは、導電材料を含む導電線を個々に含む。スタック内のメモリセルのストリングは、絶縁性ティア及び導電性ティアを通って拡張するチャネル材料を含む。メモリセルの個々は、チャネル材料と、導電性ティアの個々内の導電線の内の１つの一部であるゲート領域と、個々の導電性ティア内のゲート領域とチャネル材料との横方向に間のメモリ構造体とを含む。導電性ティアの内の２つの横方向に間に、絶縁性材料及び導電性材料を通って、壁が個々に拡張する。壁は、横方向に外側の絶縁性材料と、横方向に外側の絶縁性材料の横方向に間に広がるコア材料とを個々に含む。横方向に外側の絶縁性材料は、導電線の導電材料に直接接触する絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む。コア材料は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つに直接接触する、横方向に外側の二酸化ケイ素を含む。ポリシリコンは、前記横方向に外側の二酸化ケイ素に直接接触し、横方向に外側の二酸化ケイ素の横方向に間に広がる。

Claims (26)

  1. メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
    垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することと、
    横方向に離隔されたメモリブロック領域を形成するために、前記スタック中に水平方向に伸長するトレンチを形成することと、
    横方向に直ぐ隣接する前記メモリブロック領域の横方向に間の前記トレンチの個々内に壁を形成することであって、前記壁を形成することは、
    絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料でトレンチの側面をライニングすることと、
    前記絶縁性窒化物及び前記元素形態のホウ素の内の前記少なくとも１つの横方向に間に広がるように、前記トレンチ内にコア材料を形成すること
    を含むこと
    を含む、方法。
  2. 前記絶縁性材料は絶縁性窒化物を含む、請求項１に記載の方法。
  3. 前記絶縁性材料は元素形態のホウ素を含む、請求項１に記載の方法。
  4. 前記絶縁性材料は、絶縁性窒化物及び元素形態のホウ素の両方を含む、請求項１に記載の方法。
  5. 垂直方向の断面内に最上部の最小の横幅を有するように個々の前記トレンチを形成することであって、前記コア材料の各側面の前記絶縁性材料は、前記垂直方向の断面内に前記最上部の最小の横幅の１％～２０％の横幅を有することを含む、請求項１に記載の方法。
  6. 個々の前記トレンチ内に前記壁を形成することの前に、前記導電性ティア内にある犠牲材料を等方的にエッチング除去し、個々の導電線の導電材料と置換することと、
    前記メモリブロック領域内のチャネル材料ストリングのチャネル材料と、前記導電性ティアの個々内の個々の前記導電線の内の１つの一部であるゲート領域と、個々の前記導電性ティア内の前記ゲート領域と前記チャネル材料ストリングの前記チャネル材料との横方向に間のメモリ構造体とを含むように、メモリセルの前記ストリングの個々のメモリセルを形成することであって、個々の前記導電線の前記導電材料を形成することの前に前記チャネル材料ストリングを形成することと、
    前記置換することの後に、個々の前記トレンチ内に前記壁を形成すること
    を含む、請求項１に記載の方法。
  7. メモリセルのストリングを含むメモリアレイを形成することに使用される方法であって、
    垂直方向に交互の第１のティア及び第２のティアを含むスタックを形成することと、
    横方向に離隔されたメモリブロック領域を形成するために、前記スタック中に水平方向に伸長するトレンチを形成することと、
    前記トレンチを通って、前記導電性ティア内にある犠牲材料を等方的にエッチング除去し、個々の導電線の導電材料と置換することと、
    前記メモリブロック領域内のチャネル材料ストリングのチャネル材料と、前記導電性ティアの個々内の個々の前記導電線の内の１つの一部であるゲート領域と、個々の前記導電性ティア内の前記ゲート領域と前記チャネル材料ストリングの前記チャネル材料との横方向に間のメモリ構造体とを含むように、メモリセルの前記ストリングの個々のメモリセルを形成することであって、個々の前記導電線の前記導電材料を形成することの前に前記チャネル材料ストリングを形成することと、
    前記置換することの後に、横方向に直ぐ隣接する前記メモリブロック領域の横方向の間の前記トレンチの個々内に壁を形成することであって、前記壁を形成することは、
    個々の前記導電線の前記導電材料に直接接触する絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む絶縁性材料でトレンチの側面をライニングすることと、
    前記絶縁性窒化物及び前記元素形態のホウ素の内の前記少なくとも１つの横方向に間に広がる前記トレンチ内にコア材料を形成することであって、前記コア材料を形成することは、
    絶縁性窒化物及び元素形態のホウ素の内の前記少なくとも１つに直接接触する、横方向に外側の二酸化ケイ素を形成することと、
    前記横方向に外側の二酸化ケイ素に直接接触し、前記横方向に外側の二酸化ケイ素の横方向に間に広がるようにポリシリコンを形成すること
    を含むこと
    を含むこと
    を含む、方法。
  8. メモリセルのストリングを含むメモリアレイであって、
    交互の絶縁性ティア及び導電性ティアを含む垂直スタックであって、前記導電性ティアは導電線を個々に含む、前記垂直スタックと、
    前記絶縁性ティア及び前記導電性ティアを通って拡張するチャネル材料を含む前記スタック内のメモリセルのストリングであって、前記メモリセルの個々は、前記チャネル材料と、前記導電性ティアの個々内の前記導電線の内の１つの一部であるゲート領域と、個々の前記導電性ティア内の前記ゲート領域と前記チャネル材料との横方向に間のメモリ構造体とを含む、前記メモリセルの前記ストリングと、
    直ぐ隣接する前記導電線の横方向に間の、前記絶縁性ティア及び前記導電性ティアを通って個々に拡張する壁であって、前記壁は、横方向に外側の絶縁性材料と、横方向に外側の前記絶縁性材料の横方向に間に広がるコア材料とを含み、横方向に外側の前記絶縁性材料は、絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含む、前記壁と
    を含む、メモリアレイ。
  9. 横方向に外側の前記絶縁性材料は絶縁性窒化物を含む、請求項８に記載のメモリアレイ。
  10. 前記絶縁性窒化物は、窒化ホウ素、窒化炭素、窒化ケイ素、窒化ケイ素炭化物、及び窒化ゲルマニウムの内の１つ以上を含む、請求項９に記載のメモリアレイ。
  11. 横方向に外側の前記絶縁性材料は元素形態のホウ素を含む、請求項８に記載のメモリアレイ。
  12. 横方向に外側の前記絶縁性材料は、絶縁性窒化物及び元素形態のホウ素の両方を含む、請求項８に記載のメモリアレイ。
  13. 横方向に外側の前記絶縁性材料は酸素を欠く、請求項８に記載のメモリアレイ。
  14. 絶縁性窒化物及び元素形態のホウ素の内の前記少なくとも１つは、前記導電線の導電材料に直接接触する、請求項８に記載のメモリアレイ。
  15. 前記コア材料は、絶縁性材料を少なくとも主として含む、請求項８に記載のメモリアレイ。
  16. 前記コア材料は、導電性材料を少なくとも主として含む、請求項８に記載のメモリアレイ。
  17. 前記コア材料は、半導電性材料を少なくとも主として含む、請求項８に記載のメモリアレイ。
  18. 前記半導電性材料は、非ドープの元素形態のシリコンを少なくとも主として含む、請求項１７に記載のメモリアレイ。
  19. 垂直方向の断面において、前記コア材料の各側面の横方向に外側の前記絶縁性材料は、前記垂直方向の断面内に個々の前記壁の最上部の最小の横幅の１％～２０％の横幅を有する、請求項８に記載のメモリアレイ。
  20. 前記コア材料は均質である、請求項８に記載のメモリアレイ。
  21. 前記コア材料が均質ではない、請求項８に記載のメモリアレイ。
  22. 前記コア材料は、横方向に外側の絶縁性酸化物と、絶縁性酸化物ではない横方向に内側の材料とを含む、請求項２１に記載のメモリアレイ。
  23. 横方向に外側の前記絶縁性材料は窒化ケイ素を含む、請求項２２に記載のメモリアレイ。
  24. 前記コア材料内に空隙スペースを含む、請求項２１に記載のメモリアレイ。
  25. ＮＡＮＤを含む、請求項８に記載のメモリアレイ。
  26. メモリセルのストリングを含むメモリアレイであって、
    交互の絶縁性ティア及び導電性ティアを含む垂直スタックであって、前記導電性ティアは、導電材料を含む導電線を個々に含む、前記垂直スタックと、
    前記絶縁性ティア及び前記導電性ティアを通って拡張するチャネル材料を含む前記スタック内のメモリセルのストリングであって、前記メモリセルの個々は、前記チャネル材料と、前記導電性ティアの個々内の前記導電線の内の１つの一部であるゲート領域と、個々の前記導電性ティア内の前記ゲート領域と前記チャネル材料との横方向に間のメモリ構造体とを含む、前記メモリセルの前記ストリングと、
    前記導電線の内の２つの横方向に間の、前記絶縁性ティア及び前記導電性ティアを通って個々に拡張する壁であって、前記壁は、横方向に外側の絶縁性材料と、横方向に外側の前記絶縁性材料の横方向に間に広がるコア材料とを含み、横方向に外側の前記絶縁性材料は、前記導電線の前記導電材料に直接接触する絶縁性窒化物及び元素形態のホウ素の内の少なくとも１つを含み、前記コア材料は、
    絶縁性窒化物及び元素形態のホウ素の内の前記少なくとも１つに直接接触する横方向に外側の二酸化ケイ素と、
    前記横方向に外側の二酸化ケイ素に直接接触し、前記横方向に外側の二酸化ケイ素の横方向に間に広がるポリシリコンと
    を含む、前記壁と
    を含む、メモリアレイ。
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