JP2022533339A - メモリアレイ並びにメモリアレイ及び導電性アレイ貫通ビア（ｔａｖ）を形成することに使用される方法 - Google Patents

メモリアレイ並びにメモリアレイ及び導電性アレイ貫通ビア（ｔａｖ）を形成することに使用される方法 Download PDF

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Abstract

メモリアレイ並びにメモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法。メモリアレイ及びアレイ貫通ビア（ＴＡＶ）を形成することに使用される方法は、垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することを含む。マスクは、スタックの上方に、水平方向に細長いトレンチ開口部及び実行的ＴＡＶ開口部を含むように形成される。エッチングは、スタック内に水平方向に細長いトレンチ開口部を形成するために、及びスタック内に実行的ＴＡＶ開口部を形成するために、マスク内のトレンチ及び実行的ＴＡＶ開口部を通ってスタックのマスクされていない部分に対して行われる。導電性材料は、スタック内の実行的ＴＡＶ開口部の個々内に個々の実行的ＴＡＶを形成するために、スタック内の実行的ＴＡＶ開口部内に形成される。ワード線介在構造体は、スタック内のトレンチ開口部の個々内に形成される。

Description

本明細書に開示される実施形態は、メモリアレイに関し、メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法に関する。
メモリは集積回路の一種であり、データを蓄積するためにコンピュータシステムで使用される。メモリは、個々のメモリセルの１つ以上のアレイで製造され得る。メモリセルは、デジット線（ビット線、データ線、又はセンス線とも称され得る）及びアクセス線（ワード線とも称され得る）を使用して、書き込まれ得、又は読み出され得る。センス線は、アレイの列に沿ってメモリセルを導電的に相互接続し得、アクセス線は、アレイの行に沿ってメモリセルを導電的に相互接続し得る。各メモリセルは、センス線とアクセス線との組み合わせを通じてユニークにアドレッシングされ得る。
メモリセルは、揮発性、半揮発性、又は不揮発性であり得る。不揮発性メモリセルは、電力がない状態で長期間データを蓄積し得る。不揮発性メモリは、従来、少なくとも約１０年の保持期間を有するメモリとして指定されている。揮発性メモリは消散し、それ故、データ蓄積を維持するためにリフレッシュ／再書き込みされる。揮発性メモリは、ミリ秒以下の保持時間を有し得る。それでも、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。バイナリシステムでは、状態は“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個々のメモリセルは、２つよりも多いレベル又は状態の情報を蓄積するように構成され得る。
電界効果トランジスタは、メモリセルで使用され得る電子コンポーネントの一種である。これらのトランジスタは、それらの間に半導電性チャネル領域を有する一対の導電性ソース／ドレイン領域を含む。導電性ゲートはチャネル領域に隣接し、薄いゲート絶縁体によってそれから分離される。ゲートへの適切な電圧の印加は、電流がソース／ドレイン領域の内の一方からチャネル領域を通じて他方の領域に流れることを可能にする。電圧がゲートから除去された場合、電流がチャネル領域を流れることが大幅に妨げられる。電界効果トランジスタはまた、追加の構造体、例えば、ゲート絶縁体と導電性ゲートとの間のゲート構築物の一部として可逆的にプログラミング可能な電荷蓄積領域を含み得る。
フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスでの多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルをそれらが標準化されてくるとサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、集積フラッシュメモリの基本的なアーキテクチャであり得る。ＮＡＮＤセルユニットは、メモリセルの連続的な組み合わせに直列に結合された少なくとも１つの選択デバイスを含む（連続的な組み合わせは、一般的にＮＡＮＤストリングと称される）。ＮＡＮＤアーキテクチャは、可逆的にプログラミング可能な垂直トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含む３次元配列で構成され得る。制御又はその他の回路は、垂直方向に積み重ねられたメモリセルの下方に形成され得る。その他の揮発性又は不揮発性メモリアレイアーキテクチャもまた、トランジスタを個々に含む垂直方向に積み重ねられたメモリセルを含み得る。
発明の実施形態に従ったプロセス中の基板の一部分の概略断面図であり、図２の線１－１を通って取られている。 図１の線２－２を通って取られた概略断面図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の幾つかの実施形態に従ったプロセス中の図１の構築物の概略的連続断面図及び／又は拡大図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。 発明の実施形態に従ったプロセス中の基板の一部分の概略断面図である。
発明の実施形態は、メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）、例えば、アレイの下に周辺制御回路（例えば、ＣＭＯＳアンダーアレイ）を有するＮＡＮＤ又はその他のメモリセルのアレイを形成することに使用される方法を包含する。発明の実施形態は、所謂“ゲートラスト”又は“置換ゲート”処理、所謂“ゲートファースト”処理、及びトランジスタゲートがいつ形成されるかに無関係の既存の又は将来開発される他の処理を包含する。発明の実施形態はまた、製造方法とは無関係のメモリアレイ（例えば、ＮＡＮＤアーキテクチャ）を包含する。第１の例示的な方法の実施形態は、“ゲートラスト”又は“置換ゲート”プロセスとみなされ得る図１～図３３を参照して説明される。
図１及び図２は、トランジスタ及び／又はメモリセルの高さ方向に延伸するストリングが形成されるであろうアレイ又はアレイ領域１２を有する構築物１０を示す。構築物１０は、導電性／導体／導電、半導電性／半導体／半導電、又は絶縁性／絶縁体／絶縁（すなわち、本明細書では電気的）材料の内の任意の１つ以上を有するベース基板１１を含む。様々な材料がベース基板１１に渡って高さ方向に形成される。材料は、図１及び図２に描写した材料の横に、高さ方向に内側に、又は高さ方向に外側にあり得る。例えば、集積回路の他の部分的に又は全体的に製造されるコンポーネントは、ベース基板１１の上方、付近、又は内の何処かに提供され得る。メモリセルの高さ方向に延伸するストリングのアレイ（例えば、アレイ１２）内のコンポーネントを動作するための制御及び／又はその他の周辺回路も製造され得、全体的又は部分的にアレイ又はサブアレイ内にあってもよく、なくてもよい。更に、複数のサブアレイもまた、独立して、タンデムに、又はさもなければ相互に関連して製造及び動作され得る。この文書では、“サブアレイ”もアレイとみなされ得る。
例示的な構築物１０は、基板１１の上方に形成された導電性ティア１６を含む。例示的な導電性ティア１６は、金属材料１９（例えば、ＷＳｉｘ）の上方に導電性材料１７（例えば、導電的にドープされたポリシリコン等の導電的にドープされた半導電性材料）を含むものとして示される。エッチング停止領域２１は、導電性材料１７内にあり得る。領域２１は、導電性、絶縁性、又は半導電性であり得、元素タングステンが例であり、犠牲的であり得る。導電性ティア１６は、アレイ１２内に形成されるであろうトランジスタ及び／又はメモリセルへの読み出し及び書き込みアクセスを制御するために使用される制御回路（例えば、周辺アンダーアレイ回路及び／又は共通ソース線若しくはプレート）の一部を含み得る。
スタック１８は、導電性ティア１６の上方に形成される。幾つかの実施形態では、スタック１８は、最上部絶縁ティア１３と、最上部絶縁ティア１３の下方の最上部導体ティア１５と、最上部導体ティア１５の下方の交互の絶縁性ティア２０及びワード線ティア２２とを含む。こうしたティアの各々に対する厚さの例は、２５～６０ナノメートルである。少数のティア２０及び２２のみが示され、スタック１８は、数十、百以上等のティア２０及び２２を含む可能性が高い。周辺回路及び／又は制御回路の一部であってもなくてもよい他の回路は、導電性ティア１６とスタック１９との間にあり得る。例えば、そうした回路の導電性材料及び絶縁性材料の複数の垂直方向に交互のティアは、最下部のワード線ティア２２の下方及び／又は最上部のワード線ティア２２の上方にあり得る。例えば、１つ以上の選択ゲートティア（図示せず）は、導電性ティア１６と最下部ワード線ティア２２との間にあり得、１つ以上の選択ゲートティアは、最上部のワード線ティア２２の上方にあり得る。それでも、最上部導体ティア１５はワード線ティアであり得、又はワード線ティアでなくてもよい。それでも、ワード線ティア２２及び最上部導体ティア１５は、“ゲートラスト”又は“置換ゲート”である本明細書で最初に説明された例示的な方法の実施形態と併せて、処理のこの時点では導電性材料を含まなくてもよい。更に、絶縁性ティア２０及び最上部絶縁ティア１３は、処理のこの時点では絶縁性材料を含まなくてもよく、又は絶縁性でなくてもよい。例示的なワード線ティア２２及び最上部導体ティア１５は、全体的又は部分的に犠牲であり得る第１の材料２６（例えば、窒化ケイ素）を含む。例示的な絶縁性ティア２０及び最上部絶縁ティア１３は、第１の材料２６のものとは異なる組成のものであり、及び全体的又は部分的に犠牲的であり得る第２の材料２４（例えば、二酸化ケイ素）を含む。
図３及び図４を参照すると、一実施形態では、チャネル開口部２５は、絶縁性ティア２０及びワード線ティア２２（及びティア１３及び１５）を通って導電性ティア１６の材料１７までエッチングされている。チャネル開口部２５は、示されるように材料１７中に部分的に入り得、その頂上で停止し得（図示せず）、又は材料１９上で停止するか若しくは少なくとも部分的にその中に入るかの何れかで完全にそこを通って入り得る（図示せず）。或いは、例として、チャネル開口部２５は、最下部絶縁性ティア２０の頂上又は内で停止し得る。チャネル開口部２５を少なくとも材料１７まで延長する理由は、そうした接続が要望される場合にそうするために代替の処理及び構造体を使用せずに、その後に形成されるチャネル材料（まだ図示せず）の導電性ティア１６への直接的な電気結合を保証するためである。エッチング停止材料（図示せず）は、そうしたことが要望される場合に、導電性ティア１６の頂上にあるようにチャネル開口部２５のエッチングの停止を容易にするために、導電性材料１７内にあり得る。そうしたエッチング停止材料は、犠牲的又は非犠牲的であり得る。例として、簡潔にするために、チャネル開口部２５は、行毎に４つの開口部２５の千鳥状の行のグループ又は列内に配列されているものとして示されている。代替の既存又は将来開発される配列及び構築物が使用されてもよい。
トランジスタチャネル材料は、絶縁性ティア及びワード線ティアに高さ方向に沿って個々のチャネル開口部内に形成され得、したがって、導電性ティア内の導電性材料と直接電気的に結合される個々のチャネル材料ストリングを含む。形成されている例示的なメモリアレイの個々のメモリセルは、ゲート領域（例えば、制御ゲート領域）と、ゲート領域とチャネル材料との横方向に間のメモリ構造体とを含み得る。そうした一実施形態では、メモリ構造体は、電荷遮断領域、蓄積材料（例えば、電荷蓄積材料）、絶縁性電荷通過材料を含むように形成される。個々のメモリセルの蓄積材料（例えば、ドープされた又は非ドープのシリコン等のフローティングゲート材料、又は窒化ケイ素、金属ドット等の電荷トラップ材料）は、電荷遮断領域の個々に高さ方向に沿ってある。絶縁性電荷通過材料（例えば、２つの絶縁体酸化物［例えば、二酸化ケイ素］の間に挟まれた窒素含有材料［例えば、窒化ケイ素］を有するバンドギャップ工学構造体）は、チャネル材料と蓄積材料との横方向に間にある。
図５及び図６は、電荷遮断材料３０、蓄積材料３２、及び電荷通過材料３４が、絶縁性ティア２０及びワード線ティア２２に高さ方向に沿って個々のチャネル開口部２５内に形成されている一実施形態を示す。トランジスタ材料３０、３２、及び３４（例えば、メモリセル材料）は、例えば、スタック１８の上方に及び個々のチャネル開口部２５内にその個別の薄層を堆積し、続いてそうした背面を少なくともスタック１８の最上面まで平坦化することによって形成され得る。チャネル材料３６は、絶縁性ティア２０及びワード線ティア２２に高さ方向に沿ってチャネル開口部２５内に形成され、したがって、個々のチャネル材料ストリング５３を含む。例示的なチャネル材料３６は、１つ以上のシリコン、ゲルマニウム、及び所謂ＩＩＩ／Ｖ半導体材料（例えば、ＧａＡｓ、ＩｎＰ、ＧａＰ、及びＧａＮ）等の適切にドープされた結晶性半導体材料を含む。材料３０、３２、３４、及び３６の各々に対する例示的な厚さは、２５～１００オングストロームである。チャネル材料３６が導電性ティア１６の導電性材料１７に直接対抗するように導電性ティア１６を露出するために、チャネル開口部２５のベースから材料３０、３２、及び３４を除去するために、示されるようにパンチエッチングが行われ得る。或いは、例としてのみで、パンチエッチングが行われなくてもよく、チャネル材料３６は、別個の導電性相互接続（図示せず）によって材料１７／１９に直接電気的に結合され得る。チャネル開口部２５は、半径方向に中央の固体誘電体材料３８（例えば、スピンオン誘電体、二酸化ケイ素、及び／又は窒化ケイ素）を含むものとして示されている。或いは、例としてのみで、チャネル開口部２５内の半径方向に中央部分は、空隙空間（図示せず）を含み得、及び／又は固体材料を欠いていてもよい（図示せず）。
図７～図９を参照すると、マスキング材料２７（例えば、フォトレジスト）を含むマスク２３が、スタック１８の上方に形成されている。マスク２３は、水平方向に細長いトレンチ開口部２８と、実行的（operative）アレイ貫通ビア（ＴＡＶ）開口部３１とを含む。この文書の文脈では、“実行的ＴＡＶ開口部”は、導電性材料がスタック内に形成される又は形成されるであろう開口部であり、製造された又は製造されている集積回路の完成した構築物内の異なる高さでの電子部品間の動作導電性相互接続である開口部である。マスク２３内の水平方向に細長いトレンチ開口部２８のすぐ隣は、個々のワード線ティア２２内に形成される個々のワード線の長手方向の輪郭の長手方向の形状を含み得る。例示的な実行的ＴＡＶ開口部３１は、トレンチ開口部２８の間にあり、それによって、個々のワード線の長手方向の輪郭内に、及びチャネル開口部２５のグルーピングの終端にあるものとして示されている。実行的ＴＡＶ開口部３１の代替の配置が使用され得る。例えば、１つ以上の実行的ＴＡＶ開口部は、チャネル開口部２５のグルーピングの間に、及び／又は任意のワード線の輪郭の外側のすぐ隣接するトレンチ開口部２８の外側に配置され得る。
図１０～図１２を参照すると、マスク２３は、スタック１８内に水平方向に細長いトレンチ開口部４０を形成するために、及びスタック１８内に実行的ＴＡＶ開口部３３を形成するために、スタック１８のマスクされていない部分をマスク２３内のトレンチ開口部２８及び実行的ＴＡＶ開口部３１を通ってエッチングする間に（例えば、エッチングマスクとして）使用されている。理想的には、少なくともＴＡＶ開口部３３は、少なくとも導電性ティア１６まで延伸する。一実施形態では、示されるように、チャネル開口部及びチャネル材料ストリングは、図１０～図１２により例示されたエッチングの前に、絶縁性ティア及びワード線ティアを通って形成される。或いは、そうしたチャネル材料開口部及び／又はチャネル材料ストリングは、そうしたエッチングの後に形成され得る（図示せず）。それでも、開口部４０及び３３は、内向きに又は外向きに先細りであり得、僅かに内向きの先細りが示されている。或いは、例として、開口部４０及び３３の側壁の全ては垂直であり得る。
幾つかの実施形態では、犠牲プラグは、スタック１８内の個々の実行的ＴＡＶ開口部３３及びスタック１８内の個々のトレンチ開口部４０内に形成され、そこから除去される。例示的なそうした処理は、図１３～図１９を参照して次に説明される。
図１３を参照すると、マスク２３（図示せず）が除去されている。材料３７を含む犠牲プラグ３５は、開口部３３及び４０内に形成されている。材料３７は、絶縁的、導電性、及び／又は半導電性の内の何れかであり得、例はＡｌ２Ｏ３である。ティア１５及び２２内の材料２６は、プラグ３５を形成する前に横方向に凹んでいてもよい（図示せず）。それでも、一実施形態では、示されるように、そうした犠牲プラグは、開口部３３及び４０を充填するよりも少なく、それによって、そうしたプラグの下方のそうした開口部内に空隙空間３９を残し、又は含む。或いは、例としてのみで、そうした犠牲プラグは、個別の開口部を完全に充填し得る（図示せず）。
図１４を参照すると、犠牲マスキング材料４１（例えば、炭素）は、スタック１８の頂上に形成され、覆われたトレンチ開口部４０内の犠牲プラグ３５を残しながら、それを通って実行的ＴＡＶ開口部３３内の犠牲プラグ３５まで至る開口部４２を含む。
図１５を参照すると、実行的ＴＡＶ開口部３３（図示せず）内の露出した犠牲プラグ３５は除去され、続いて、犠牲マスキング材料４１（図示せず）を除去し、犠牲プラグ３５をトレンチ開口部４０内に残す。
図１６を参照すると、絶縁性ライニング４３（例えば、二酸化ケイ素）が、実行的ＴＡＶ開口部３３内に形成されている。
図１７を参照すると、絶縁性ライニング４３は、導電性ティア１６の導電性材料１７を露出するためにパンチエッチングに供され、続いて、その中に導電性材料４４を形成し、そうした背面を少なくとも最上部絶縁性ティア１３の高さ方向に最外面まで平坦化し、したがって、スタック１８内の個々の実行的ＴＡＶ開口部３３内に実行的ＴＡＶ４５を形成する。一実施形態では、示されるように、スタック１８内の個々の実行的ＴＡＶ開口部３３内に導電性材料４４を形成することは、スタック１８内の個々のトレンチ開口部４０の下半分の少なくとも全てが完全に閉塞されている間に、一実施形態では、示されているように、スタック１８内の個々のトレンチ開口部４０の全てが完全に閉塞されている間に生じる。
図１８を参照すると、絶縁体材料５１（例えば、二酸化ケイ素）がスタック１８の頂上に形成され、それによって、最上部絶縁ティア１３の一部を含む。マスキング材料４６（例えば、炭素）がその上方に形成されている。そうしたものは、スタック１８内のトレンチ開口部４０の対応する輪郭を有するマスク開口部４７をその中に有するように形成されている。開口部４７は、トレンチ開口部４０と同じ横方向の幅（図示せず）のものであってもよく、又は（示されているように）トレンチ開口部４０よりも幅が広くてもよい。それでも、典型的には、開口部４７は、下にあるトレンチ開口部４０に対して少なくとも片側にずれていることがある（右側へのずれが示されている）。
図１９及び図２０を参照すると、一実施形態では、マスキング材料４６（図示せず）が、開口部４７（図示せず）を通って、及び一実施形態では、最上部絶縁ティア１３中に絶縁体材料５１をエッチングする間にマスクとして使用され、マスキング材料４６（図示せず）は、その後、犠牲プラグ３５（図示せず）と同様に、トレンチ開口部４０から除去される。一例では、エッチングは、最上部絶縁ティア１３を通って最上部導体ティア１５の材料２６まで完全に行われ得る。
図２０Ａ、図２０Ｂ、及び図２０Ｃは、夫々、代替の例示的な構築物１０ａ、１０ｂ、１０ｃを示す。上で説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは、夫々、接尾辞“ａ”、“ｂ”、及び“ｃ”で指し示されている。図２０Ａの構築物１０ａは、図２０のものと同様であるが、トレンチ開口部４０に対するマスキング材料開口部４７（図示せず）の完全ではない左右のマスク位置合わせを示すためのものである。図２０Ｂは、図１８に示したものと同じ右のマスクのずれを有する構築物１０ｂを示すが、その後のエッチングが最上部絶縁ティア１３中に部分的にのみ生じている。図２０Ｃは、図２０Ａのものと同様の別の代替の例示的構築物１０ｃを示し、マスキング材料開口部４７（図示せず）の完全な左右のマスク位置合わせが生じ、その後の部分的なエッチングのみが、図２０Ｂに示されるものと同様に最上部絶縁性ティア１３中に行われている。
図２１及び図２２を参照すると、ワード線ティア２２及び最上部導体ティア１５の材料２６（図示せず）は、（例えば、材料２６が窒化ケイ素で材料２４が二酸化ケイ素である場合、一次エッチャントとして液体又は蒸気Ｈ３ＰＯ４を使用して）例えば、材料２４、３０、３２、３４、３６、及び３８に対してそうしたものを選択的にエッチングすることによって除去され得る。そうしたものには、ワード線ティアの空隙９０及び最上部導体ティアの空隙９２が形成されている。
図２３～図２５を参照すると、導電材料４８は、トレンチ４０を通って、ワード線ティア２２内のワード線ティアの空隙中に、及び最上部導体ティア１５内の最上部導体ティアの空隙中に形成されている。薄い絶縁材料ライナー（例えば、Ａｌ２Ｏ３及びＨｆＯｘの内の少なくとも１つ。図示せず）は、導電材料４８の形成の前に形成され得る。それでも、任意の適切な導電材料４８には、例えば、金属材料及び導電的にドープされた半導電性材料の内の一方又は両方が使用され得る。しかしながら、例示的な一実施形態では、導電材料４８は、第１に堆積されたコンフォーマル窒化チタンライナー（図示せず）を含み、別の組成の金属材料（例えば、元素タングステン）の堆積がそれに続く。
図２６～図２９を参照すると、導電材料４８が個々のトレンチ４０から除去されている。こうしたものは、ワード線２９と、個々のトランジスタ及び／又はメモリセル５６の高さ方向に延伸するストリング４９との形成をもたらしている。トランジスタ及び／又はメモリセル５６の凡その位置は、図２９で括弧を用いて、幾つかは、図２６及び図２８内に破線の輪郭を用いて指し示され、描写された例では、トランジスタ及び／又はメモリセル５６は本質的にリング状または環状である。導電材料４８は、トレンチ開口部４０（図示せず）内の材料２４の側壁に対して横方向に凹んでいてもよい。導電材料４８は、個々のトランジスタ及び／又はメモリセル５６の制御ゲート領域５２に対応する端子端５０（図２９）を有するとみなされ得る。描写された実施形態における制御ゲート領域５２は、個々のワード線２９の個々の部分を含む。材料３０、３２、及び３４は、制御ゲート領域５２とチャネル材料３６との横方向に間にあるメモリ構造体６５とみなされ得る。
電荷遮断領域（例えば、電荷遮断材料３０）は、蓄積材料３２と個々の制御ゲート領域５２との間にある。電荷遮断は、メモリセルにおいて以下の機能を有し得、プログラムモードでは、電荷遮断は、電荷キャリアが蓄積材料（例えば、フローティングゲート材料、電荷トラップ材料等）から制御ゲートに向かって通過するのを防ぎ得、消去モードでは、電荷遮断は、電荷キャリアが制御ゲートから蓄積材料中に流入するのを防ぎ得る。したがって、電荷遮断は、制御ゲート領域と個々のメモリセルの蓄積材料との間の電荷マイグレーションを遮断するように機能し得る。示されるような例示的な電荷遮断領域は、絶縁体材料３０を含む。更なる例として、電荷遮断領域は、そうした蓄積材料が絶縁性である場合（例えば、絶縁性蓄積材料３２と導電材料４８との間に何らかの異なる組成材料がない場合）、蓄積材料（例えば、材料３２）の横方向（例えば、半径方向）に外側の部分を含み得る。それでも、追加の例として、蓄積材料と制御ゲートの導電性材料との界面は、何れの別個の組成の絶縁体材料３０がない場合にも電荷遮断領域として機能するのに十分であり得る。更に、絶縁体材料３０との組み合わせた材料３０（存在する場合）との導電材料４８の界面は、電荷遮断領域として共に機能し得、代替的又は追加的に、絶縁性蓄積材料（例えば、窒化ケイ素材料３２）の横方向に外側の領域として共に機能し得る。例示的な材料３０は、酸化ハフニウムケイ素及び二酸化ケイ素の内の１つ以上である。
図３０～図３３を参照すると、（誘電性の、及び／又はドープされていないポリシリコン等のシリコン含有の）材料５７が個々のトレンチ４０内に形成され、したがって、スタック１８内の個々のトレンチ開口部４０内にワード線介在構造体５５（直接隣接するワード線間の構造体）を形成する。
他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様は、上で説明した実施形態に関して使用され得る。
上記の処理は一例にすぎず、スタック１８内の個々の実行的ＴＡＶ開口部３３内の導電性材料４４は、スタック１８内にワード線介在構造体５５を形成する前に形成される。或いは、このことは逆にされ得る（図示せず）。上記の処理はまた、犠牲プラグ３５が個々の実行的ＴＡＶ開口部３３内に、及び個々のトレンチ開口部４０内に同時に形成され、その上、異なる時間間隔の期間に除去される一例にすぎない。そうした描写された処理はまた、個々のトレンチ開口部４０内にある犠牲プラグ３５を除去する前に個々の実行的ＴＡＶ開口部３３から犠牲プラグ３５を除去する一例の実施形態であり、個々の実行的ＴＡＶ開口部３３内に導電性材料４４を形成することは、トレンチ開口部４０内にある犠牲プラグ５５を除去する前に生じる。或いは、このことは逆にされ得る（図示せず）。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
一実施形態では、水平方向に細長いトレンチ開口部（例えば、２８）及び実行的ＴＡＶ開口部（例えば、３１）を含むマスク（例えば、２３）は、ダミーＴＡＶ開口部を含むように形成され得る。この文書の文脈において、“ダミーＴＡＶ開口部”は、ダミーＴＡＶがスタック内に形成される、又は形成されるであろう開口部であり、“ダミーＴＡＶ”は、完成した回路構築物内で電流がそこを通って流れることのないＴＡＶであり、電子コンポーネントに出入りする場合であっても、回路の電流経路の一部ではない、回路が動作不能な行き止まりであり得るＴＡＶである。一例として、図７及び図８の描写されたＴＡＶ開口部３１の内の１つ以上は、ダミーＴＡＶ開口部であり得る。或いは、ダミーＴＡＶ開口部は、実行的ＴＡＶ開口部の間の他の場所に、及び／又は任意のワード線の横方向に外側に形成され得る。それでも、そうした実施形態では、スタック１８のマスクされていない部分のそうしたエッチングは、ダミーＴＡＶ開口部を通じてもその後行われるであろうし、それによってスタック１８内にダミーＴＡＶ開口部を形成する。その後しばらくして、スタック内のダミーＴＡＶ開口部の個々内にダミー材料が形成される。この文書では、“ダミー材料”は、ダミー材料が導電性、半導電性、及び／又は絶縁性であるか否かに関係なく、完成した回路構築物内でそれを通って電流が流れない材料である。一実施形態では、そうしたダミー材料は、導電性材料４４がスタック内の実行的ＴＡＶ開口部に形成されるのと同時に個々のダミーＴＡＶ開口部内に形成される導電性材料４４を含み得る。或いは、例として、ダミー材料は、そうした導電性材料４４を含まなくてもよく、実行的ＴＡＶ開口部３３内に導電性材料４４を形成すること、及びスタック内の個々のダミーＴＡＶ開口部内にダミー材料を形成することは、異なる時間間隔の期間に生じる。どちらか一方は他方の前に形成され得、一実施形態では、スタック内の個々のダミーＴＡＶ開口部内にダミー材料を形成する前に、スタック１８内の個々の実行的ＴＡＶ開口部内に導電性材料４４が形成される。
一実施形態では、メモリアレイ１２は、ＣＭＯＳアンダーアレイ回路を含むように形成される。
発明の幾つかの実施形態は、ワード線の個々の少なくとも片側上に交互の絶縁性ティア及びワード線ティアの絶縁性ティアの最上部の頂上又は上方にステップを形成することを含み、ワード線介在構造体はそうしたステップの頂上にある。例えば、上で説明した例示的な実施形態に従って処理された図３１～図３３を参照。そうしたものは、スタック１８内の最上部絶縁性ティア２０の頂上へのステップ５９（図３１及び図３２のスペースの制約のために図３３のみに指定される）の形成を示し、ステップ５９は、そうした最上部絶縁性ティア２０の絶縁性材料２４を含む。ステップ５９は、そうした絶縁性材料（図示せず）中に高さ方向に埋め込まれ得、又は示されるようにそうした絶縁性材料の最上面を含み得る。それでも、ワード線介在構造体５５はステップ５９の頂上にある。
図３３Ａ、図３３Ｂ、及び図３３Ｃは、図２０Ａ、図２０Ｂ、及び図２０Ｃに夫々示されるように、代替の構築物１０ａ、１０ｂ、及び１０ｃを夫々処理することからもたらされ得、１つ以上の個別のステップ５９を有する構造体を示す。したがって、幾つかの実施形態では、ステップ５９は、最上部絶縁性ティア２０の上方にあり、幾つかのそうした実施形態では、最上部導体ティア１５の上方にある。幾つかのそうした実施形態では、ステップは、最上部絶縁ティア１３の絶縁材料内にある。一実施形態では、ステップは、個々のワード線２９の片側のみの上にあり、別の実施形態では、個々のワード線２９の両側の上にある。幾つかの実施形態では、ステップは水平である。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
幾つかの実施形態では、ステップは、最上部導体ティア（図示せず）の頂上にあり、例えば、犠牲材料２６が最初に堆積されないゲートファースト処理で生じ得るように、導体ティア（図示せず）の導電材料を含む。そうした例示的な実施形態では、ステップは、導体ティアの導電材料の最上面を含み得、又はその中に高さ方向に埋め込まれ得る。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
発明の幾つかの実施形態は、最上部導体ティアの上方のそれらの内の各々の少なくとも幾らかが、最上部導体ティアの下方の対向する横方向に外側の長手方向エッジよりも全体的に急勾配ではない、対向する横方向に外側の長手方向エッジを含むように、ワード線介在構造体を形成することを含む。そうした実施形態の第１の例は、構築物１０ｄに関する図３４及び図３５を参照して説明される。上で説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ｄ”又は異なる数字で指し示されている。
図３４を参照すると、そうしたものは、第１に説明した実施形態において図２０により示されたものと同じ処理シーケンスにおける構造体を示す。最上部絶縁ティア１３の材料５１及び２４の先細りした／傾斜した側壁が形成され、最上部導体ティア１５の下方よりも全体的に急勾配ではない。そうしたものは、右にずれ、開口部４０を形成するためのエッチングのアーチファクトとして、より幅が広いマスク開口部４７（図１８）を使用することからもたらされ得る。或いは、そうしたものは、図１８に示されるよりも幅が広いマスク開口部を使用するか否かに関係なく、エッチングの作用にある程度の等方性を導くために、エッチング力及び／又はエッチング化学を変化させることからもたらされ得る。
図３５は、第１に説明された実施形態において図３３によって示されるものを通じて、及びそれに従って生じ、それによってワードライン介在構造５５ｄが形成された例示的な後続の処理を示す。そうしたものは、対向する横方向に外側の長手方向エッジ７０を含む。最上部導体ティア１５の上方の対向する横方向に外側の長手方向エッジ７０の各々の少なくとも幾らかは、最上部導体ティア１５の下方の対向する横方向に外側の長手方向エッジ７０よりも全体的に急勾配ではない。他の実施形態に関して本明細書に示され及び／又は説明されるような属性又は態様が使用されてもよい。
一実施形態では、示されるように、最上部導体ティア１５の上方の対向する横方向に外側の長手方向エッジ７０の各々の少なくとも幾らか（例えば、示されるように全て）は、最上部導体ティア１５の上方に一定の傾斜（ライズオーバラン）を有する。或いは、例えば、最上部導体ティア１５の上方の対向する横方向に外側の長手方向エッジ７０の各々の少なくとも幾らかは、例えば、図４２の代替の実施形態の構築物１０ｈに関して示されるように、一定の傾斜を有さなくてもよい。上で説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ｈ”で指し示されている。そうしたものは、最上部導体ティア１５の上方の対向する横方向に外側の長手方向エッジ７０の各々が、開口部４０に対して凸状に湾曲している例を示している。他の実施形態に関して本明細書に示され及び／又は説明されるような他の属性又は態様が使用されてもよい。
図３５はまた、各側上の対向する横方向に外側の長手方向エッジ７０の各々が、個別の最低位置７５を有し、急勾配が最低位置７５の下方で異なる一定の急勾配に変化し、各側上の最低位置７５が相互に異なる高さにある（例えば、左側の位置７５が右側の位置７５よりも高い）例示的な実施形態を示す。これは、図１８に例示されるように、マスキング材料４６内のマスク開口部４７の左又は右のマスクのずれからもたらされ得る。他の実施形態に関して本明細書に示され及び／又は説明されるような他の任意の属性又は態様が使用されてもよい。
図３６及び図３７は、代替の例示的な構築物１０ｅを示している。上で説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは接尾辞“ｅ”で指し示されている。図３６及び図３７は、完全な左右のマスク位置合わせを示しており、それによって、例えば、ワード線介在構造体５５ｅの各側上の最低位置７５ｅは、相互に同じ高さにある。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
図３８、図３９と図４０、図４１とは、類似の代替の実施形態の構築物１０ｆ及び１０ｇを夫々示す。上で説明した実施形態からの同様の数字が適切な場合に使用され、幾つかの構築物の違いは、接尾辞“ｆ”及び“ｇ”で夫々指し示されている。図３８及び図３９は、右側への僅かなマスクのずれが生じ、構造体５５ｆの最低位置７５ｆが最上部絶縁ティア１３内にあり、相互に異なる高さにある例示的な実施形態を示す。図４０及び図４１は、完全なマスク位置合わせが生じ、構造体５５ｇの最低位置７５ｇが最上部絶縁ティア１３内にあり、相互に同じ高さにある、代替の例示的な実施形態を示す。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
発明の実施形態は、製造方法とは無関係なメモリアレイを包含する。それにもかかわらず、そうしたメモリアレイは、方法の実施形態において本明細書で説明したような属性の何れかを有し得る。同様に、上で説明した方法の実施形態は、デバイスの実施形態に関して説明した属性の何れかを組み込み得、形成し得る。メモリアレイの実施形態は、製造のアーチファクトからもたらされ得、それでも、発明に従う／従わない以前の構築物と比較して、動作に変更（例えば、改善）を有してもよく、有さなくてもよい。
発明の一実施形態は、最上部絶縁ティア（例えば、１３）と、絶縁ティアの下方の最上部導体ティア（例えば、１５）と、最上部導体ティアの下方の交互の絶縁性ティア（例えば。２０）及びワード線ティア（例えば、２２）とを含む垂直スタック（例えば、１８）を含むメモリアレイ（例えば、１２）を含む。ワード線ティアは、個々のメモリセル（例えば、５６）のゲート領域（例えば、５２）を含む。ゲート領域は、ワード線ティアの個々内のワード線（例えば、２９）の一部を個々に含む。チャネル材料ストリング（例えば、５３）は、絶縁性ティア及びワード線ティアを通って高さ方向に延伸する。個々のメモリセルは、ゲート領域の個々とチャネル材料ストリングのチャネル材料（例えば、３６）との横方向に間にメモリ構造体（例えば、６５）を含む。ワード線介在構造体（例えば、５５、５５ａ、５５ｂ、５５ｃ）は、すぐ隣接するワード線の間のスタックを通って延伸する。ステップ（例えば、５９）は、個々のワード線の少なくとも片側上の絶縁性ティアの最上部の頂上又は上方にある。ワード線介在構造体はステップの頂上にある。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
幾つかの実施形態では、メモリアレイ（例えば、１２）は、最上部絶縁ティア（例えば、１３）と、絶縁ティアの下方の最上部導体ティア（例えば、１５）と、最上部導体ティアの下方の交互の絶縁性ティア（例えば、２０）及びワード線ティア（例えば、２２）とを含む垂直スタック（例えば、１８）を含む。ワード線ティアは、個々のメモリセル（例えば、５６）のゲート領域（例えば、５２）を含む。ゲート領域は、ワード線ティアの個々内にワード線（例えば、２９）の一部を個々に構成する。チャネル材料ストリング（例えば、５３）は、絶縁性ティア及びワード線ティアを通って高さ方向に延伸する。個々のメモリセルは、ゲート領域の個々とチャネル材料ストリングのチャネル材料（例えば、３６）との横方向に間にメモリ構造体（例えば、６５）を含む。ワード線介在構造体（例えば、５５ｄ、５５ｅ、５５f、５５ｇ、５５ｈ）は、すぐ隣接するワード線の間のスタックを通って延伸する。ワード線介在構造は、対向する横方向に外側の長手方向エッジ（例えば、７０）を含む。最上部導体ティアの上方の対向する横方向に外側の長手方向エッジの各々の少なくとも幾らかは、最上部導体ティアの下方の対向する横方向に外側の長手方向エッジよりも全体的に急勾配ではない。他の実施形態に関して本明細書に示され及び／又は説明されるような任意の他の属性又は態様が使用されてもよい。
上記の処理又は構築物は、下にあるベース基板の上方に又は一部として、そうしたコンポーネントの単一のスタック又は単一のデッキとして又はその内に形成されたコンポーネントのアレイに関連するとみなされ得る（ただし、単一のスタック／デッキは複数のティアを有し得る）。アレイ内のそうしたコンポーネントを動作又はアクセスするための制御及び／又はその他の周辺回路もまた、完成した構築物の一部として何処にでも形成され得、幾つかの実施形態では、アレイの下にあり得る（例えば、ＣＭＯＳアンダーアレイ）。それでも、１つ以上の追加のそうしたスタック／デッキは、図に示され又は上で説明されるものの上方及び／又は下方に提供又は製造され得る。更に、コンポーネントのアレイは、異なるスタック／デッキにおいて、相互に同じであってもよく、又は異なってもよい。介在構造体は、すぐに垂直方向に隣接するスタック／デッキの間に提供され得る（例えば、追加の回路及び／又は誘電性層）。また、異なるスタック／デッキは、相互に電気的に結合され得る。複数のスタック／デッキは、別々に及び順次に（例えば、相互に積み重ねて）製造され得、又は２つ以上のスタック／デッキは本質的に同時に製造され得る。
上で論じたアセンブリ及び構造体は、集積回路内で使用され得、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
この文書では、特に明記されていない限り、“高さ方向”、“より高い”、“上部”、“下部”、“最上部”、“頂上”、“底部”、“上方（above）”、“下方”、“下”、“下にある”、“上へ”、及び“下へ”は、一般的に垂直方向を基準にしている。“水平方向”は、主たる基板表面に沿った一般的な方向（すなわち、１０度以内）を指し、製造の間に基板が処理される相対的な方向であり得、垂直方向は、一般的にそれに直交する方向である。“正確に水平方向”への言及は、主たる基板表面に沿った方向（すなわち、そこからの角度なし）であり、製造の間に基板が処理される相対的な方向であり得る。更に、本明細書で使用される“垂直方向”及び“水平方向”は、一般的に、相互に垂直な方向であり、３次元空間における基板の向きとは無関係である。更に、“高さ方向に延伸する（elevationally-extending）”及び“高さ方向に延伸する（extend(ding) elevationally）”は、正確な水平方向から少なくとも４５°だけ離れた角度をなす方向を指す。更に、電界効果トランジスタに関して、“高さ方向に延伸する”、“高さ方向に延伸する”、“水平方向に延伸する（extend(ing) horizontally）”、及び“水平方向に延伸する（horizontally-extending）”等は、電流がソース／ドレイン領域間でそれに沿って動作中に流れるトランジスタのチャネル長の向きを基準にしている。バイポーラ接合トランジスタに対しては、“高さ方向に延伸する”、“高さ方向に延伸する”、“水平方向に延伸する”、及び“水平方向に延伸する”等は、電流がエミッタとコレクタとの間でそれに沿って動作中に流れるベース長の向きを基準にしている。幾つかの実施形態では、高さ方向に延伸する任意のコンポーネント、機構、及び／又は領域は、垂直方向又は垂直方向の１０°以内に延伸する。
更に、“真上”、“真下（directly below）”、及び“真下（directly under）”は、相互に対して２つの記載された領域／材料／コンポーネントの少なくとも幾らかの横方向の重なり（すなわち、水平方向）を必要とする。また、“直接（directly）”が先行しない“上方”の使用は、その他の上方にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に外側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。同様に、“直接”が先行しない“下方”及び“下”の使用は、その他の下方／下にある記載された領域／材料／コンポーネントの幾らかの部分が、該その他の高さ方向に内側にあることを必要とするのみである（すなわち、２つの記載された領域／材料／コンポーネントの何らかの横方向の重なりがあるか否かとは無関係である）。
本明細書で説明する材料、領域、及び構造体の何れも、均質又は不均質であり得、それでも、そうしたものの上にある任意の材料に渡って連続的又は不連続であり得る。１つ以上の例示的な組成が任意の材料に提供される場合、その材料は、そうした１つ以上の組成を含み得、本質的にそれからなり得、又はそれからなり得る。更に、特に明記しない限り、各材料は、任意の適切な既存の又は将来開発される技術を使用して形成され得、原子層堆積、化学気相成長、物理気相成長、エピタキシャル成長、拡散ドーピング、及びイオン注入が例である。
また、“厚さ”それ自体（先行する方向の形容詞なし）は、異なる組成のすぐ隣接する材料の、又はすぐ隣接する領域の最も近い表面から垂直に、所与の材料又は領域を通る平均直線距離として定義される。また、本明細書で説明する様々な材料又は領域は、実質的に一定の厚さのもの又は可変の厚さのものであり得る。可変の厚さのものである場合、厚さは、特に明記しない限り平均厚さを指し、そうした材料又は領域は、厚さが可変であることに起因して、幾つかの最小の厚さ及び幾つかの最大の厚さを有するであろう。本明細書で使用されるとき、“異なる組成”は、例えば、そうした材料又は領域が均質でない場合、相互に直接対抗し得る２つの記載された材料又は領域のそれらの部分のみが化学的及び／又は物理的に異なることのみを必要とする。２つの記載された材料又は領域が相互に直接対抗しない場合、“異なる組成”は、そうした材料又は領域が均質でない場合、相互に最も近い２つの記載された材料又は領域のそれらの部分が化学的及び／又は物理的に異なることのみを必要とする。この文書では、材料、領域、又は構造体は、記載された材料、領域、又は構造体が相互に少なくとも幾らか物理的に接触している場合、相互に“直接対抗する”。対照的に、“直接”が先行しない“上方に（over）”、“上”、“隣接する”、“沿って”、及び“対抗する”は、“直接対抗する”と共に、介在する材料、領域、又は構造体が、記載された材料、領域、又は構造体の相互の物理的な接触をもたらさない構築物を包含する。
本明細書において、領域－材料－コンポーネントは、通常の動作中に電流が一方から他方へ連続的に流れることが可能であり、そうしたことが十分に生成される場合に、亜原子の正及び／又は負の電荷の移動によって主にそうする場合、相互に“電気的に結合される”。別の電子コンポーネントは、領域－材料－コンポーネントの間にあり得、それらに電気的に結合され得る。対照的に、領域－材料－コンポーネントが“直接電気的に結合される”と称される場合、直接電気的に結合された領域－材料－コンポーネントの間には介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗、トランスデューサ、スイッチ、ヒューズ等）はない。
本明細書の導電性／導体／導電材料の何れかの組成は、金属材料及び／又は導電的にドープされた半導電性／半導体／半導電材料であり得る。“金属材料”は、元素金属、２つ以上の元素金属の任意の混合物若しくは合金、及び任意の１つ以上の導電性金属化合物の内の任意の１つ又は組み合わせである。
本明細書において、エッチング、エッチングすること、除去すること、除去、堆積すること、形成すること、及び／又は形成に関する“選択的”は、体積で少なくとも２：１の比率で作用されるような別の記載された材料に対する、ある記載された材料のそうした作用である。更に、選択的に堆積すること、選択的に成長すること、又は選択的に形成することは、堆積すること、成長すること、又は形成することの少なくとも最初の７５オングストロームに対して、体積で少なくとも２：１の比率で別の記載された１つ以上の材料に対して、ある材料を堆積すること、成長すること、又は形成することである。
特に明記しない限り、本明細書における“又は”の使用は、何れか及び両方を包含する。
［結論］
幾つかの実施形態では、メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法は、垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することを含む。マスクは、スタックの上方に、水平方向に細長いトレンチ開口部及び実行的ＴＡＶ開口部を含むように形成される。エッチングは、スタック内に水平方向に細長いトレンチ開口部を形成するために、及びスタック内に実行的ＴＡＶ開口部を形成するために、マスク内のトレンチ及び実行的ＴＡＶ開口部を通ってスタックのマスクされていない部分に対して行われる。導電性材料は、スタック内の実行的ＴＡＶ開口部の個々内に個々の実行的ＴＡＶを形成するために、スタック内の実行的ＴＡＶ開口部内に形成される。ワード線介在構造体は、スタック内のトレンチ開口部の個々内に形成される。
幾つかの実施形態では、メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法は、最上部導体ティアと、垂直方向に交互の絶縁性ティア及びワード線ティアとを含むスタックを形成することを含む。最上部導体ティア及びワード線ティアは第１の材料を含み、絶縁性ティアは、第１の材料のものとは異なる組成の第２の材料を含む。チャネル材料ストリングは、絶縁性ティア及びワード線ティアを通じて形成される。マスクは、スタックの上方に、水平方向に細長いトレンチ開口部及び実行的ＴＡＶ開口部を含むように形成される。エッチングは、スタック内に水平方向に細長いトレンチ開口部を形成するために、及びスタック内に実行的ＴＡＶ開口部を形成するために、マスク内のトレンチ及び実行的ＴＡＶ開口部を通ってスタックのマスクされていない部分に対して行われる。導電性材料は、スタック内の実行的ＴＡＶ開口部の個々内に個々の実行的ＴＡＶを形成するために、スタック内の実行的ＴＡＶ開口部内に形成される。第１の材料は、ワード線ティアの空隙と最上部導体ティアの空隙とを形成するために、スタック内の実行的ＴＡＶ開口部内に導電性材料を形成した後に除去される。導電材料は、個々のワード線を含むためのワード線ティアの空隙内に、及び最上部導体ティアの空隙内に形成される。導電材料を形成した後、スタック内のトレンチ開口部の個々内にワード線介在構造体が形成される。
幾つかの実施形態では、メモリアレイは、最上部絶縁ティアと、絶縁ティアの下方の最上部導体ティアと、最上部導体ティアの下方の交互の絶縁性ティア及びワード線ティアとを含む垂直スタックを含む。ワード線ティアは、個々のメモリセルのゲート領域を含み、ゲート領域は、ワード線ティアの個々内のワード線の一部を個々に含む。チャネル材料ストリングは、絶縁性ティア及びワード線ティアを通って高さ方向に延伸する。個々のメモリセルは、ゲート領域の個々とチャネル材料ストリングのチャネル材料との横方向に間にメモリ構造体を含む。ワード線介在構造体は、すぐ隣接のワード線の間のスタックを通って延伸する。ステップは、ワード線の個々の少なくとも片側上の交互の絶縁性ティア及びワード線ティアの絶縁ティアの最上部の頂上又は上方にある。ワード線介在構造体はステップの頂上にある。
幾つかの実施形態では、メモリアレイは、最上部絶縁ティアと、絶縁ティアの下方の最上部導体ティアと、最上部導体ティアの下方の交互の絶縁性ティア及びワード線ティアとを含む垂直スタックを含む。ワード線ティアは、個々のメモリセルのゲート領域を含み、ゲート領域は、ワード線ティアの個々内のワード線の一部を個々に含む。チャネル材料ストリングは、絶縁性ティア及びワード線ティアを通って高さ方向に延伸する。個々のメモリセルは、ゲート領域の個々とチャネル材料ストリングのチャネル材料との横方向に間にメモリ構造体を含む。ワード線介在構造体は、すぐ隣接のワード線の間のスタックを通って延伸する。ワード線介在構造体は、対向する横方向に外側の長手方向エッジを含み、対向する横方向に外側の長手方向エッジの各々の少なくとも幾らかは、最上部導体ティアの上方にあり、最上部導体ティアの下方の対向する横方向に外側の長手方向エッジよりも全体的に急勾配ではない。

Claims (42)

  1. メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法であって、
    垂直方向に交互の絶縁性ティア及びワード線ティアを含むスタックを形成することと、
    前記スタックの上方に、水平方向に細長いトレンチ開口部及び実行的ＴＡＶ開口部を含むマスクを形成することと、
    前記スタック内に水平方向に細長いトレンチ開口部を形成するために、及び前記スタック内に実行的ＴＡＶ開口部を形成するために、前記スタックのマスクされていない部分を前記マスク内の前記トレンチ及び実行的ＴＡＶ開口部を通ってエッチングすることと、
    前記スタック内の前記実行的ＴＡＶ開口部の個々内に個々の実行的ＴＡＶを形成するために、前記スタック内の前記実行的ＴＡＶ開口部に導電性材料を形成することと、
    前記スタック内の前記トレンチ開口部の個々内にワード線介在構造体を形成することと
    を含む、方法。
  2. 前記エッチングすることの前に、前記絶縁性ティア及び前記ワード線ティアを通じてチャネル材料ストリングを形成することを含む、請求項１に記載の方法。
  3. 前記エッチングすることの後に、前記絶縁性ティア及び前記ワード線ティアを通じてチャネル材料ストリングを形成することを含む、請求項１に記載の方法。
  4. 前記スタック内に前記ワード線介在構造体を形成する前に、前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を形成することを含む、請求項１に記載の方法。
  5. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を形成する前に、前記スタック内に前記ワード線介在構造体を形成することを含む、請求項１に記載の方法。
  6. ダミーＴＡＶ開口部を含むように前記マスクを形成することと、
    前記スタック内にダミーＴＡＶ開口部をも形成するように前記エッチングすることと、
    前記スタック内の前記ダミーＴＡＶ開口部の個々内にダミー材料を形成することと
    を含む、請求項１に記載の方法。
  7. 前記ダミー材料は前記導電性材料を含み、
    前記スタック内の前記個々の実行的ＴＡＶ開口部内に、及び前記スタック内の前記個々のダミーＴＡＶ開口部内に前記導電性材料を前記形成することは同時に生じる、
    請求項６に記載の方法。
  8. 前記ダミー材料は前記導電性材料を含まず、
    前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を前記形成すること、及び前記スタック内の前記個々のダミーＴＡＶ開口部内に前記ダミー材料を前記形成することは、異なる時間間隔の期間に生じる、
    請求項６に記載の方法。
  9. 前記スタック内の前記個々のダミーＴＡＶ開口部内に前記ダミー材料を形成する前に、前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を形成することを含む、請求項８に記載の方法。
  10. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を形成する前に、及び前記スタック内に前記ワード線介在構造体を形成する前に、前記スタック内の前記個々の実行的ＴＡＶ開口部内に、及び前記スタック内の前記個々のトレンチ開口部内に犠牲プラグを形成及び除去することを含む、請求項１に記載の方法。
  11. 前記スタック内の前記個々の実行的ＴＡＶ開口部内の、及び前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグは、前記スタック内の前記個々の実行的ＴＡＶ開口部を充填するよりも少なく、前記スタック内の前記個々のトレンチ開口部を充填するよりも少なく、それによって、前記個々の実行的ＴＡＶ開口部内の、及び前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグの個々の下方に空隙空間を含む、請求項１０に記載の方法。
  12. 前記スタック内の前記個々の実行的ＴＡＶ開口部内の、及び前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグは、前記スタック内の前記個々の実行的ＴＡＶ開口部を完全に充填し、前記スタック内の前記個々のトレンチ開口部を完全に充填する、請求項１０に記載の方法。
  13. 前記スタック内の前記個々の実行的ＴＡＶ開口部内の、及び前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグは、同時に形成され、異なる時間間隔の期間に除去される、請求項１０に記載の方法。
  14. 前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグを除去する前に、前記スタック内の前記個々の実行的ＴＡＶ開口部から前記犠牲プラグを除去することを含み、前記スタック内の前記個々の実行的ＴＡＶ開口部内の前記導電性材料を前記形成することは、前記スタック内の前記個々のトレンチ開口部内の前記犠牲プラグを除去する前に生じる、請求項１０に記載の方法。
  15. 前記スタックは、最上部導体ティアを含み、
    個々のワード線の少なくとも片側上の前記絶縁性ティアの最上部の頂上又は上方にステップを形成することであって、前記ワード線介在構造体は前記ステップの頂上にあること
    を更に含む、請求項１に記載の方法。
  16. 前記スタックは、最上部導体ティアを含み、
    対向する横方向に外側の長手方向エッジを含むように前記ワード線介在構造体を形成することであって、前記最上部導体ティアの上方の前記対向する横方向に外側の長手方向エッジの各々の少なくとも幾らかは、前記最上部導体ティアの下方の前記対向する横方向に外側の長手方向エッジよりも全体的に急勾配ではないこと
    を更に以下を含む、請求項１に記載の方法。
  17. 前記エッチングすることは、単一のエッチングステップで行われる、請求項１に記載の方法。
  18. メモリアレイ及び導電性アレイ貫通ビア（ＴＡＶ）を形成することに使用される方法であって、
    最上部導体ティアと、垂直方向に交互の絶縁性ティア及びワード線ティアとを含むスタックを形成することであって、前記最上部導体ティア及びワード線ティアは第１の材料を含み、前記絶縁性ティアは、前記第１の材料のものとは異なる組成の第２の材料を含むことと、
    前記絶縁性ティア及び前記ワード線ティアを通じてチャネル材料ストリングを形成することと、
    前記スタックの上方に、水平方向に細長いトレンチ開口部及び実行的ＴＡＶ開口部を含むマスクを形成することと、
    前記スタック内に水平方向に細長いトレンチ開口部を形成するために、及び前記スタック内に実行的ＴＡＶ開口部を形成するために、前記スタックのマスクされていない部分を前記マスク内の前記トレンチ及び前記実行的ＴＡＶ開口部を通ってエッチングすることと、
    前記スタック内の前記実行的ＴＡＶ開口部の個々内に個々の実行的ＴＡＶを形成するために、前記スタック内の前記実行的ＴＡＶ開口部内に導電性材料を形成することと、
    ワード線ティアの空隙及び最上部導体ティアの空隙を形成するために、前記スタック内の前記実行的ＴＡＶ開口部内に前記導電性材料を形成した後に、前記第１の材料を除去することと、
    個々のワード線を含むための前記ワード線ティアの空隙内に、及び前記最上部導体ティアの空隙内に導電材料を形成することと、
    前記導電材料を形成した後に、前記スタック内の前記トレンチ開口部の個々内にワード線介在構造体を形成することと
    を含む、方法。
  19. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を前記形成することは、前記スタック内の前記トレンチ開口部の個々の下半分の少なくとも全てが完全に閉塞されている間に生じる、請求項１８に記載の方法。
  20. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を前記形成することは、前記スタック内の前記トレンチ開口部の個々の全てが完全に閉塞されている間に生じる、請求項１９に記載の方法。
  21. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を前記形成することは、前記スタック内の前記個々のトレンチ開口部の全てよりも少ない量が犠牲材料で完全に充填され、それによって、前記スタック内の前記個々のトレンチ開口部内の前記犠牲材料の下方に空隙空間を含む間に生じる、請求項２０に記載の方法。
  22. 前記スタック内の前記個々の実行的ＴＡＶ開口部内に前記導電性材料を前記形成することは、前記スタック内の前記個々のトレンチ開口部の全てが犠牲材料で完全に充填されている間に生じる、請求項２０に記載の方法。
  23. 最上部絶縁ティアと、前記絶縁ティアの下方の最上部導体ティアと、前記最上部導体ティアの下方の交互の絶縁性ティア及びワード線ティアとを含む垂直スタックであって、前記ワード線ティアは、個々のメモリセルのゲート領域を含み、前記ゲート領域は、前記ワード線ティアの個々内のワード線の一部を個々に含む、前記垂直スタックと、
    前記絶縁性ティア及び前記ワード線ティアを通って高さ方向に延伸するチャネル材料ストリングと、
    前記ゲート領域の個々と前記チャネル材料ストリングのチャネル材料との横方向に間にメモリ構造体を含む前記個々のメモリセルと、
    すぐ隣接の前記ワード線の間の前記スタックを通って延伸するワード線介在構造体と、
    前記ワード線の個々の少なくとも片側上の前記交互の絶縁性ティア及びワード線ティアの前記絶縁ティアの最上部の頂上又は上方のステップであって、前記ワード線介在構造体は前記ステップの頂上にある、前記ステップと
    を含む、メモリアレイ。
  24. 前記ステップは、前記交互の絶縁性ティア及びワード線ティアの前記最上部絶縁性ティアの頂上にあり、前記交互の絶縁性ティア及びワード線ティアの前記最上部絶縁性ティアの絶縁性材料を含む、請求項２３に記載のメモリアレイ。
  25. 前記ステップは、前記絶縁性材料の最上面を含む、請求項２４に記載のメモリアレイ。
  26. 前記ステップは、前記交互の絶縁性ティア及びワード線ティアの前記最上部絶縁性ティアの上方にある、請求項２３に記載のメモリアレイ。
  27. 前記ステップは、前記最上部導体ティアの上方にある、請求項２６に記載のメモリアレイ。
  28. 前記ステップは、前記最上部絶縁ティアの絶縁材料内にある、請求項２７に記載のメモリアレイ。
  29. 前記ステップは、前記最上部導体ティアの頂上にあり、前記導体ティアの導電材料を含む、請求項２６に記載のメモリアレイ。
  30. 前記ステップは、前記導電材料の最上面を含む、請求項２９に記載のメモリアレイ。
  31. 前記ステップは、前記個々のワード線の片側のみの上にある、請求項２３に記載のメモリアレイ。
  32. 前記ステップは、前記個々のワード線の両側の上にある、請求項２３に記載のメモリアレイ。
  33. 前記ステップは水平である、請求項２３に記載のメモリアレイ。
  34. ＣＭＯＳアンダーアレイ回路を形成することを含む、請求項２３に記載のメモリアレイ。
  35. 最上部絶縁ティアと、前記絶縁ティアの下方の最上部導体ティアと、前記最上部導体ティアの下方の交互の絶縁性ティア及びワード線ティアとを含む垂直スタックであって、前記ワード線ティアは、個々のメモリセルのゲート領域を含み、前記ゲート領域は、前記ワード線ティアの個々内のワード線の一部を個々に含む、前記垂直スタックと、
    前記絶縁性ティア及び前記ワード線ティアを通って高さ方向に延伸するチャネル材料ストリングと、
    前記ゲート領域の個々と前記チャネル材料ストリングのチャネル材料との横方向に間にメモリ構造体を含む前記個々のメモリセルと、
    すぐ隣接の前記ワード線の間の前記スタックを通って延伸するワード線介在構造体と、
    対向する横方向に外側の長手方向エッジを含むワード線介在構造体であって、前記最上部導体ティアの上方の前記対向する横方向に外側の長手方向エッジの各々の少なくとも幾らかは、前記最上部導体ティアの下方の前記対向する横方向に外側の長手方向エッジよりも全体的に急勾配ではない、前記ワード線介在構造体と
    を含む、メモリアレイ。
  36. 前記少なくとも幾らかは、前記最上部導体ティアの上方に一定の傾斜を有する、請求項３５に記載のメモリアレイ。
  37. 前記最上部導体ティアの上方の前記対向する横方向に外側の長手方向エッジの各々の全ては、一定の傾斜を有する、請求項３６に記載のメモリアレイ。
  38. 前記少なくとも幾らかは、前記最上部導体ティアの上方に一定の傾斜を有さない、請求項３５に記載のメモリアレイ。
  39. 前記少なくとも幾らかは湾曲している、請求項３８に記載のメモリアレイ。
  40. 各側上の前記対向する横方向に外側の長手方向エッジの各々は、個別の最低位置を有し、急勾配は、前記最低位置の下方で異なる一定の急勾配に変化し、各側上の前記最低位置は、相互に同じ高さにある、請求項３５に記載のメモリアレイ。
  41. 各側上の前記対向する横方向に外側の長手方向エッジの各々は、個別の最低位置を有し、急勾配は、前記最低位置の下方で異なる一定の急勾配に変化し、各側上の前記最低位置は、相互に異なる高さにある、請求項３５に記載のメモリアレイ。
  42. ＣＭＯＳアンダーアレイ回路を形成することを含む、請求項３５に記載のメモリアレイ。
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