TW202121656A - 三維記憶體元件中的具有設置於基底內的導電部分的接觸結構及其形成方法 - Google Patents

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Abstract

提供了用於形成三維（3D）記憶體元件的結構和方法的實施例，在示例中，3D記憶體元件包括基底、設置於基底上的記憶體堆疊結構以及設置於記憶體堆疊結構之外並且與基底接觸的週邊接觸結構，週邊接觸結構包括設置於基底內並且具有不同於基底的導電材料的第一週邊接觸部分，週邊接觸結構還包括設置於第一週邊接觸部分上，並且與第一週邊接觸部分接觸並導電連接的第二週邊接觸部分。

Description

三維記憶體元件中的具有設置於基底內的導電部分的接觸結構及其形成方法
本發明的實施例涉及三維（3D）記憶體元件當中的具有設置於基底內的導電部分的接觸結構以及用於形成所述3D記憶體元件的方法。
通過改進製程技術、電路設計、程式設計演算法和製作方法使平面記憶體單元縮小到了更小的尺寸。但是，隨著記憶體單元的特徵尺寸接近下限，平面加工和製作技術變得更加困難，而且成本更加高昂。因此，平面記憶體單元的儲存密度接近上限。
3D儲存結構能夠解決平面記憶體單元中的密度限制。3D儲存結構包括記憶體陣列以及用於控制往返於記憶體陣列的信號的週邊元件。
本發明提供了3D記憶體元件當中的具有設置於基底內的導電部分的接觸結構的實施例以及用於形成所述3D記憶體元件的方法的實施例。
在一個示例中，3D記憶體元件包括基底、設置於基底以上的記憶體堆疊結構以及設置於記憶體堆疊結構之外並且與基底接觸的週邊接觸結構。週邊接觸結構包括設置於基底內並且具有不同於基底的導電材料的第一週邊接觸部分。週邊接觸結構還包括設置於第一週邊接觸部分以上，並且與第一週邊接觸部分接觸並導電連接的第二週邊接觸部分。
在另一示例中，3D記憶體元件包括基底、設置於基底以上的記憶體堆疊結構、垂直地穿過記憶體堆疊結構延伸的記憶體串、設置於記憶體堆疊結構之外並且與基底接觸的週邊接觸以及設置於基底內的金屬層，該金屬層與週邊接觸發生接觸和導電連接。
在又一示例中，一種形成3D記憶體元件的方法包括：在基底內形成第一週邊接觸部分，在第一週邊接觸部分之上形成絕緣結構，形成在絕緣結構內延伸並且露出第一週邊接觸部分的開口，以及在開口內形成與第一週邊接觸部分接觸的第二週邊接觸部分。
儘管討論了具體配置和佈置，但是應當理解所述討論只是為了達到舉例說明的目的。本領域技術人員將認識到可以使用其他配置和佈置而不脫離本發明的實質和範圍。本領域技術人員顯然將認識到也可以將本發明用到各種各樣的其他應用當中。
應當指出，在說明書中提到“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等表示所述的實施例可以包括特定的特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性設置於本領域技術人員的知識範圍之內。
一般而言，應當至少部分地由語境下的使用來理解術語。例如，至少部分地根據語境，文中採用的詞語“一個或多個”可以用於從單數的意義上描述任何特徵、結構或特點，或者可以用於從複數的意義上描述特徵、結構或特點的組合。類似地，還可以將詞語“一”、“一個”或“該”理解為傳達單數用法或者傳達複數用法，其至少部分地取決於語境。此外，可以將詞語“基於”理解為未必意在傳達排他的一組因素，相反可以允許存在其他的未必明確表述的因素，其還是至少部分地取決於語境。
文中所使用的詞語“標稱/標稱地”是指在產品或工藝的設計階段內設置的部件或工藝操作的特徵或參數的預期或目標值連同高於和/或低於所述預期值的某一值範圍。所述值範圍可能歸因於製造工藝或容限的略微變化。如文中所使用的，“大約”一詞是指既定量的值能夠基於與物件半導體器件相關聯的特定技術節點發生變動。基於特定技術節點，“大約”一詞可以指示既定量的值在（例如）該值的10-30%（例如，該值的±10%、±20%或者30%）以內發生變動。
如本文所用，階梯結構是指一組表面，其包括至少兩個水準表面（例如，沿x-y平面）和至少兩個（例如，第一和第二）垂直表面（例如，沿z軸），從而使每一水準表面鄰接至從該水準表面的第一邊緣向上延伸的第一垂直表面，並且鄰接至從所述水準表面的第二邊緣向下延伸的第二垂直表面。“臺階”或“階梯”是指一組鄰接表面的高度上的垂直轉變。在本發明中，術語“階梯”和術語“臺階”是指階梯結構的一個梯級，並且可互換使用。在本發明中，水準方向可以指平行於基底（例如，提供用於形成位於其上的結構的製作平臺的基底）的頂表面的方向（例如，x軸或y軸），垂直方向可以指垂直於所述結構的頂表面的方向（例如，z軸）。
在各種電子產品中廣泛使用的NAND快閃記憶體元件呈現非揮發性、低重量、低功耗和良好性能。當前，平面NAND快閃記憶體元件已經達到了其儲存極限。為了進一步提高儲存容量並且降低每位元的儲存成本，人們提出了3D記憶體元件，例如，3D NAND記憶體元件。現有的3D NAND記憶體元件往往包括多個儲存塊。相鄰的儲存塊往往被閘極線縫隙（GLS）隔開，陣列共用源極（ACS）接觸形成於所述閘極線縫隙內。週邊接觸形成於儲存塊之外，從而圍繞著儲存塊傳輸電信號。
在形成現有的3D NAND記憶體元件的製作方法中，垂直地形成提高數量的級，以獲得更高的儲存容量。沿垂直方向的提高數量的級可能在GLS中引起不希望出現的高應力，從而引起GLS的形變乃至崩塌。在GLS中沉積的用於形成ACS的導電材料還可能對相鄰儲存塊施加不希望出現的高應力，從而引起這些區域的形變。為了降低GLS對高應力的敏感性，在基底以上形成了連接結構（例如，橋），以支撐和/或導電連接ACS接觸的不同部分。然而，連接結構的形成可能對製作方法的精確性存在高要求，並且往往需要額外的遮罩/製作操作，從而提高了製造成本。
在另一方面當中，現有的3D NAND記憶體元件中的週邊接觸是通過形成字元線接觸（例如，與導體層/字元線發生接觸的接觸）的相同蝕刻製程形成的。形成PC開口（即，用於形成週邊接觸的開口）的蝕刻往往必須停在基底（例如，像矽這樣的半導體）上，並且形成WL開口（即，用於形成字元線接觸的開口）的蝕刻往往必須停在導體層（例如，像鎢這樣的金屬）上。PC開口往往被過蝕刻，以去除基底的部分，從而改善基底與接下來形成的週邊接觸之間的接觸。過蝕刻以及這兩種類型的接觸的不同蝕刻停止材料和不同蝕刻深度可能使得設置於WL開口的底部的導體層受到不希望出現的蝕刻，甚至被蝕穿，從而導致短路。為了降低在開口中出現蝕穿的可能性，引入了其他方案。例如，作為使用形成PC開口和WL開口的相同蝕刻製程去除基底的部分的替代，將不再對PC開口過蝕刻並且將採用通過氣體蝕刻劑的額外蝕刻製程去除設置於PC開口的底部的基底的部分。氣體蝕刻劑在導體層上具有較低蝕刻速率，並且因而不太可能在導體層中引起蝕穿。然而，氣體蝕刻劑經常對在其中形成WL開口的絕緣材料有腐蝕性，並且可能引起WL開口的臨界尺寸（CD）的不利放大。還可能影響3D NAND記憶體元件的性能。
圖1A示出了具有源極接觸和週邊接觸的現有3D NAND記憶體元件100的截面圖。圖1B示出了3D NAND記憶體元件100的上視圖。如圖1A所示，3D NAND記憶體元件100包括設置於基底102之上的絕緣結構116、設置於絕緣結構116當中並且設置於基底102之上的記憶體堆疊結構104、垂直地穿過記憶體堆疊結構104延伸的源極接觸106（例如，ACS接觸）以及基底102內的摻雜區118。記憶體堆疊結構104包括交替的多個導體層112和多個絕緣層114。3D NAND記憶體元件100還包括垂直地穿過絕緣結構116延伸並且與基底102發生接觸的週邊接觸108以穿過絕緣結構116延伸並且與導體層112發生接觸的字元線接觸110。如圖1A所示，摻雜區118與源極接觸106和基底102發生接觸，從而在其間提供導電連接。週邊接觸108延伸到基底102內，從而形成與基底102的導電連接。如圖1B所示，源極接觸106在記憶體堆疊結構104內橫向延伸，從而將記憶體堆疊結構104內的儲存單元劃分成多個指部。週邊接觸108位於記憶體堆疊結構104外。
本發明提供了一種具有形成於基底內的導電部分的3D記憶體元件（例如，3D NAND記憶體元件），以解決現有3D記憶體元件中的前述問題。所述導電部分可以被稱為形成在“零層”內。所述導電部分可以包括適當導電材料，諸如鎢、鈷、銅、鋁、矽化物和/或多晶矽。在一些實施例中，所述導電部分包括鎢。在一些實施例中，導電部分可以是源極接觸結構的部分（例如，第一源極接觸部分），該源極接觸結構還具有設置於該導電部分以上並與之接觸的另一部分（例如，第二源極接觸部分）。該導電部分可以在基底內連續延伸，同時源極接觸結構的設置於上部部分可以包括多個不相連的子源極接觸。該導電部分與不相連的子源極接觸發生接觸和導電連接，從而允許不相連的子源極接觸在不借助于形成在基底以上的任何連接結構的情況下導電連接。因而，能夠通過形成子源極接觸降低源極接觸結構施加的應力，並且能夠簡化3D記憶體元件的製作方法。在一些實施例中，與現有3D NAND記憶體元件中的摻雜區（例如，3D NAND記憶體元件100中的摻雜區118）相比，該導電部分改善了第二源極接觸部分與基底之間的導電性（例如，降低了電阻）。
在一些實施例中，導電部分可以是週邊接觸結構的部分（例如，第一週邊接觸部分），該週邊接觸結構還具有設置於該導電部分以上並與之接觸的另一部分（例如，第二週邊接觸部分）。該導電部分可以在基底內延伸並且與基底和/或任何其他週邊接觸結構接觸。在這一示例中，PC開口不必為了在週邊接觸結構和基底之間形成接觸而受到過蝕刻，同時能夠增大每一週邊接觸結構與基底之間的接觸面積。能夠在基底與週邊接觸結構之間獲得預期的低接觸電阻。能夠保持字元線接觸的CD。因而，能夠改善3D記憶體元件的性能並且能夠簡化製作方法。在一些實施例中，用於形成源極接觸結構的導電部分和用於形成週邊接觸結構的導電部分是在相同的製作方法中形成的，從而進一步簡化了3D記憶體元件的製作方法。
圖2A和圖2B示出了根據一些實施例的具有源極接觸結構和週邊接觸結構（它們每者具有設置於基底內的導電部分）的示例性3D記憶體元件200的圖示。具體地，圖2A示出了3D記憶體元件200沿x-z平面的截面圖，並且圖2B示出了3D記憶體元件200沿x-y平面的上視圖。如圖2A所示，3D記憶體元件200可以包括基底202以及設置於基底202之上的記憶體堆疊結構204。記憶體堆疊結構204可以包括交替的多個導體層212和多個介電層214。 3D記憶體元件200還可以包括絕緣結構216，記憶體堆疊結構204位於絕緣結構216內。3D記憶體元件200可以進一步包括：一個或多個溝道結構222，其每者垂直地穿過記憶體堆疊結構204延伸（例如，沿z軸）；一個或多個源極接觸結構206，其每者垂直地穿過記憶體堆疊結構204延伸；一個或多個週邊接觸結構208，其每者垂直地穿過絕緣結構216延伸；以及一個或多個字元線接觸210，其每者垂直地穿過絕緣結構216延伸並且與相應的導體層212接觸。在一些實施例中，源極接觸結構206每者包括嵌入在基底202內的第一源極接觸部分206-1以及設置於第一源極接觸部分206-1以上並且與之接觸並導電連接的第二源極接觸部分206-2。在一些實施例中，週邊接觸結構208包括嵌入在基底202內的第一週邊接觸部分208-1以及設置於第一週邊接觸部分208-1以上並且與之接觸並導電連接的第二週邊接觸部分208-2。
基底202可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絶緣（SOI）、鍺覆絶緣（GOI）或者任何其他適當材料。在一些實施例中，基底202是通過打磨、蝕刻、化學機械拋光（CMP）或其任何組合受到薄化的薄化後基底（例如，半導體層）。在一些實施例中，基底202包括矽。
記憶體堆疊結構204可以包括多個交替的導體層212和介電層214。溝道結構222與導體層212的相交可以形成3D記憶體元件200中的多個儲存單元，例如，儲存單元的陣列。記憶體堆疊結構204內的導體/介電層對的數量（例如，32、64、96或128個）決定著3D記憶體元件200中的儲存單元的數量。導體層212和介電層214在垂直方向（例如，z向）內交替。換言之，除了設置於記憶體堆疊結構204的頂部或底部的層之外，每一導體層212可以在兩側與兩個介電層214相鄰，並且每一介電層214可以在兩側與兩個導體層212相鄰。導體層212每者可以具有相同厚度或者可以具有不同厚度。類似地，介電層214各可以具有相同厚度或者可以具有不同厚度。每一字元線接觸210可以在絕緣結構216中延伸並且與相應的導體層212接觸，從而使導體層212與（例如）週邊電路導電連接。導體層210和字元線接觸210可以每者包括導體材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電層214可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層212包括金屬層，例如，W，並且介電層214包括氧化矽。
溝道結構222可以形成陣列，並且可以每者在基底202以上垂直延伸。溝道結構222可以包括垂直地穿過所述交替導體/介電層堆疊延伸的半導體溝道。溝道結構222可以包括採用多個溝道形成層構成的溝道形成結構填充的溝道孔，例如，所述溝道形成層為介電材料（例如，作為儲存膜）和半導體材料（例如，作為半導體層）。在一些實施例中，儲存膜是包括隧道層、儲存層（又稱為“電荷捕集層”）和阻擋層的複合層。所述溝道孔的其餘空間可以部分地或者全部利用包括介電材料（例如，氧化矽）的介電層芯填充。溝道結構222可以具有穿過記憶體堆疊結構204的圓柱形狀（例如，柱狀）或者梯形形狀。根據一些實施例，所述介電層芯、半導體層、隧道層、儲存層和阻擋層沿徑向從中心朝側壁按照這一順序佈置。半導體層可以包括矽，諸如非晶矽、多晶矽和/或單晶矽。所述隧道層可以包括氧化矽、氮氧化矽或其任何組合。所述儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。所述阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電層或其任何組合。在一個示例中，儲存層可以包括氧化矽/氮氧化矽（或氮化矽）/氧化矽（ONO）複合層。
在一些實施例中，溝道結構222進一步包括設置於溝道結構222的（例如，設置於下端的）下部當中的導電插塞（例如，半導體插塞）。如文中所使用的，在基底202被置於3D記憶體元件200的最低平面內時，部件（例如，溝道結構222）的“上端”是在垂直方向內離基底202較遠的一端，並且部件（例如，溝道結構222）的“下端”是在垂直方向內離基底202較近的一端。導電插塞可以包括朝任何適當方向從基底202磊晶成長（例如，採用選擇性磊晶成長）或者沉積到基底202上的半導體材料，例如，矽。應當理解，在一些實施例中，導電插塞包括單晶矽，即與基底202相同的材料。換言之，導電插塞可以包括從基底202成長的磊晶成長半導體層。導電插塞還可以包括與基底202不同的材料。在一些實施例中，導電插塞包括矽、鍺和矽鍺中的至少一者。在一些實施例中，導電插塞的部分設置於基底202的頂表面以上並且與半導體溝道接觸。導電插塞可以導電連接至半導體溝道。在一些實施例中，導電插塞的頂表面位於底部介電層214（例如，設置於記憶體堆疊結構204的底部的介電層）的頂表面和底表面之間。
在一些實施例中，溝道結構222進一步包括設置於溝道結構222的上部當中（例如，設置於上端）的汲極結構（例如，溝道插塞）。汲極結構可以接觸半導體溝道的上端，並且可以導電連接至半導體溝道。汲極結構可以包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，汲極結構包括填充有作為黏附層的Ti/TiN或Ta/TaN以及作為導體材料的鎢的開口。通過在3D記憶體元件200的製作期間覆蓋半導體溝道的上端，汲極結構能夠起著蝕刻停止層的作用，以防止蝕刻到半導體溝道內填充的介電層，諸如氧化矽和氮化矽。
在一些實施例中，源極接觸結構206垂直地穿過記憶體堆疊結構104延伸並且接觸基底202。在一些實施例中，第一源極接觸部分206-1可以嵌入在基底202內，並且第二源極接觸部分206-2可以設置於第一源極接觸部分206-1以上並且與之接觸並導電連接。具體地，第一源極接觸部分206-1的底表面設置於基底202的頂表面以下，並且第一源極接觸部分206-1的頂表面與基底202的頂表面共平面。如圖2A所示，第二源極接觸部分206-2可以在與基底202的頂表面共平面的介面處（或者在第一源極接觸部分206-1的頂表面處）與第一源極接觸部分206-1接觸。
圖2B示出了源極接觸結構206在記憶體堆疊結構204內的佈局。如圖2B所示，源極接觸結構206可以在記憶體堆疊結構204內橫向（例如，沿y軸）延伸，從而將記憶體堆疊結構204內的儲存單元劃分成多個指部。多個溝道結構222可以分佈在每一指部當中。具體地，對於每一源極接觸結構206，第一源極接觸部分206-1可以沿橫向（例如，y軸）連續延伸。沿該橫向（例如，y軸），第一源極接觸部分206-1的長度可以在標稱上等於第二源極接觸部分206-2的長度。在一些實施例中，第一源極接觸部分206-1包括導電材料，諸如鎢、鈷、鋁、銅、矽化物、多晶矽或其任何組合。在一些實施例中，第一源極接觸部分206-1包括設置於導電材料和基底202之間的黏附層，例如，Ti/TiN和/或Ta/TaN。沿x軸，第一源極接觸部分206-1的橫向寬度可以等於或者大於第二源極接觸部分206-2的橫向寬度。在一些實施例中，第一源極接觸部分206-1的橫向寬度（例如，沿x軸）不隨著第一源極接觸部分206-1沿y軸的延伸而改變。
重新參考圖2A，第二源極接觸部分206-2 可以包括絕緣間隔部207-1以及設置於絕緣間隔部207-1內的接觸207-2。接觸207-2可以與第一源極接觸部分206-1（例如，第一源極接觸部分206-1的導電材料）接觸並導電連接，使得電源電壓能夠被通過第一源極接觸部分206-1和第二源極接觸部分206-2施加至儲存單元。重新參考圖2B，接觸207-2可以包括多個不相連的子接觸207-20，每一子接觸沿y軸是相互斷開連接的（例如，通過絕緣間隔部207-1）。在一些實施例中，每一子接觸207-20與第一源極接觸部分（例如，第一源極接觸部分206-1的導電材料）接觸並導電連接。在一些實施例中，由於接觸207-2被劃分成多個子接觸207-20並且每一子接觸具有小於第二源極接觸部分206-2（或現有源極接觸106）的總長度的長度（例如，沿y軸），能夠在3D記憶體元件200中降低由每一子接觸207-20中的導電材料引起的應力。3D記憶體元件200對沉積導電材料引起的形變敏感度較低。
絕緣間隔部207-1可以包括介電材料，諸如氧化矽、氮化矽和/或氮氧化矽。接觸207-2包括導電材料，諸如鎢、鈷、鋁、銅、矽化物、多晶矽或其任何組合。在一些實施例中，第一源極接觸部分206-1和第二源極接觸部分206-2中的導電材料可以是相同的或者不同的。在一些實施例中，第一源極接觸部分206-1包括金屬（例如，鎢）。在一些實施例中，第二源極接觸部分206-2（或接觸207-2）包括多晶矽和設置於多晶矽之上的金屬（例如，鎢），其中，所述多晶矽與第一源極接觸部分206-1中的導電材料（例如，鎢）接觸。
重新參考圖2A，3D記憶體元件200還包括垂直地穿過絕緣結構216並且與基底202接觸的一個或多個週邊接觸結構208。週邊接觸結構208可以導電連接至基底202和週邊電路（未示出），從而在基底202上施加電壓。週邊接觸結構208可以包括嵌入在基底202內的第一週邊接觸部分208-1以及設置於第一週邊接觸部分208-1以上並且與之接觸並導電連接的第二週邊接觸部分208-2。具體地，第一週邊接觸部分208-1的底表面設置於基底202的頂表面以下，並且第一週邊接觸部分208-1的頂表面與基底202的頂表面共平面。如圖2A所示，第二週邊接觸部分208-2可以在與基底202的頂表面共平面的介面處（或者在第一週邊接觸部分208-1的頂表面處）與第一週邊接觸部分208-1接觸。
圖2B繪示出了週邊接觸結構208在記憶體堆疊結構204內的佈局。如圖2B所示，週邊接觸結構208可以分佈在記憶體堆疊結構204之外（例如，沿x軸和/或沿y軸）並且與基底202接觸。週邊接觸結構208的示例可以包括貫穿陣列接觸（TAC）、週邊電路/器件的接觸或者符合以下描述的任何適當接觸：(i)分佈在記憶體堆疊結構204外並且(ii)與基底202接觸。一個第一週邊接觸部分208-1可以與其他第一週邊接觸部分208-1分開/絕緣，或者可以與另一第一週邊接觸部分208-1接觸並且導電連接，取決於3D記憶體元件200的設計。圖2B中的陰影區域僅用於例示第一週邊接觸部分208-1的分佈，而非意在表明第一週邊接觸部分208-1的形狀、尺寸或導電連接。在一些實施例中，第一週邊接觸部分208-1的尺寸（例如，長度或寬度）可以等於或者大於相應的第二週邊接觸部分208-2沿相同橫向的尺寸（例如，長度或寬度）。例如，沿x軸，第一週邊接觸部分208-1的長度/寬度可以至少與相應的第二週邊接觸部分208-2的長度/寬度相同。在一些實施例中，第一週邊接觸部分208-1的橫向截面積（例如，沿x-y平面）等於或者大於相應的第二週邊接觸部分208-2的橫向截面積（例如，沿x-y平面）。在一些實施例中，第一週邊接觸部分208-1包括導電材料，諸如鎢、鈷、鋁、銅、矽化物、多晶矽或其任何組合。在一些實施例中，第一週邊接觸部分208-1包括設置於導電材料和基底202之間的黏附層，例如，Ti/TiN和/或Ta/TaN。
在一些實施例中，第二週邊接觸部分208-2包括導電材料，該導電材料可以與相應的第一週邊接觸部分208-1中的導電材料相同或不同。例如，第二週邊接觸部分208-2可以包括鎢、鈷、鋁、銅、矽化物、多晶矽或其任何組合。在一些實施例中，第二週邊接觸部分208-2和相應的第一週邊接觸部分208-1包括相同的導電材料，例如，鎢。在一些實施例中，第二週邊接觸部分208-2進一步包括設置於導電材料和絕緣結構216之間的黏附層，例如，Ti/TiN和/或Ta/TaN。該黏附層可以圍繞第二週邊接觸部分208-2中的導電材料並且可以與第一週邊接觸部分208-1中的導電材料接觸。
在一些實施例中，第一源極接觸部分206-1和第一週邊接觸部分208-1每者包括金屬材料，例如，鎢。第一源極接觸部分206-1和第一週邊接觸部分208-1因而可以每者被稱為“金屬層”。第二源極接觸部分206-2也可以被描述成源極接觸，並且第二週邊接觸部分208-2也可以被描述成週邊接觸。相同地，源極接觸結構206可以等同於與相應的金屬層接觸的源極接觸，並且週邊接觸結構208可以等同於與相應的金屬層接觸的週邊接觸。
應當指出，為了便於例示，在相同的附圖（例如，圖2A和圖2B）中例示了每者具有設置於基底內的第一接觸部分（例如，導電部分）的源極接觸結構和週邊接觸結構。在各種實施例中，源極接觸結構和週邊接觸結構可以不形成於同一3D記憶體元件內。而且，在適用時，還可以將導電連接至基底的其他結構（例如，接觸結構）形成為如上文所述包括設置於基底內的導電部分。包括設置於基底內的導電部分的結構（例如，該導電部分用以在該結構與基底之間提供導電連接）的具體類型不應受到本發明的實施例的限制。
圖3A-圖3C繪示出了根據一些實施例的設置於用於形成基底內的導電部分的示例性製作方法300的各個階段的3D記憶體元件的截面圖。所述導電部分可以包括或者可以被用作第一源極接觸部分或第一週邊接觸部分，如圖2A和圖2B中所示。圖6繪示出了根據一些實施例的方法300的流程圖600。應當理解，方法300中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間執行其他操作。此外，所述操作中的一些可以是同時執行的或者可以是按照不同於圖3和圖6所示的循序執行的。 方法300還可以被用來形成基底內的其他接觸部分（如果有的話）。
在該過程的開始，在基底內形成接觸圖案（操作602）。圖3A繪示出了對應結構。
如圖3A所示，在基底302內形成接觸圖案304。在一些實施例中，接觸圖案304包括源極接觸圖案和/或週邊接觸圖案。源極接觸圖案可以沿橫向（例如，y軸）連續延伸，並且可以具有相應的源極接觸結構（例如，源極接觸結構206）的長度。週邊接觸圖案可以在將要在其中形成一個或多個週邊接觸結構並且對這些週邊接觸結構進行導電連接的區域內連續延伸。例如，週邊接觸圖案可以沿一個或多個橫向（例如，x軸和/或y軸）連續延伸。源極接觸圖案和週邊接觸圖案（以及其他圖案）可以單獨形成或者同時形成。在一些實施例中，源極接觸圖案和週邊接觸圖案（以及任何其他圖案）是通過相同的圖案化製程形成的。
接觸圖案304可以是通過使用蝕刻遮罩和蝕刻製程對基底302進行圖案化而形成的。例如，可以在基底302之上形成圖案化的光阻層，從而露出基底302的對應於源極接觸圖案和/或週邊接觸圖案的部分。可以執行適當的蝕刻製程，諸如各非等向性蝕刻製程（例如，乾式蝕刻）和/或各等向性蝕刻製程（例如，濕式蝕刻），以去除基底302的所述露出部分，從而形成接觸圖案304。接觸圖案304的底表面可以設置於基底302的頂表面以下。
重新參考圖6，在形成接觸圖案之後，方法300進行至操作604，在該操作中，沉積導電材料以填充所述接觸圖案。圖3B繪示出了對應結構。
如圖3B所示，沉積導電材料306，以填充接觸圖案304。在一些實施例中，在接觸圖案304的側壁（例如，源極接觸圖案的側壁和/或週邊接觸圖案的側壁）之上沉積黏附層308。在一些實施例中，導電材料306包括鎢，並且黏附層308包括TiN。導電材料306和黏附層308的沉積可以每者包括ALD、CVD和/或PVD。
重新參考圖6，在沉積導電材料之後，方法300進行至操作606，在該操作中，使導電材料平坦化，以形成導電部分。圖3C繪示出了對應結構。
如圖3C所示，使導電材料306和任何黏附層308平坦化。導電部分310由平坦化的導電材料306形成。平坦化的導電部分310以及任何黏附層308可以包括第一源極接觸部分（例如，206-1）和/或第一週邊接觸部分（例如，208-1）。導電部分310還可以包括其他接觸部分（如果有的話）。平坦化製程可以包括CMP和/或凹陷蝕刻（例如，乾式蝕刻和/或濕式蝕刻）。
圖4A-圖4C繪示出了根據一些實施例的設置於用於形成源極接觸結構的示例性製作方法400的各個階段的3D記憶體元件的截面圖。該源極接觸結構可以與圖2A和圖2B中所示的源極接觸結構206類似。圖7繪示出了根據一些實施例的方法400的流程圖700。應當理解，方法400中所示的操作並不具有排他性，也可以在所示操作中的任何操作之前、之後或之間執行其他操作。此外，所述操作中的一些可以是同時執行的或者可以是按照不同於圖4和圖7所示的循序執行的。
在該過程的開始，在基底內形成第一源極接觸部分（操作702）。圖4A繪示出了對應結構。
如圖4A所示，可以在基底402中形成第一源極接觸部分410-1。對第一源極接觸部分410-1的形成的描述可以參照對圖3A-圖3C所示的導電部分的描述，並且這裡將不再重複對其的詳細描述。
重新參考圖7，在形成第一源極接觸部分之後，方法300進行至操作704，在該操作中，在第一源極接觸部分之上形成介電層堆疊。圖4A繪示出了對應結構。
如圖4A所示，可以在基底402之上形成介電層堆疊408，從而覆蓋第一源極接觸部分410-1。如圖4A所示，可以通過在基底402之上交替沉積犧牲層404和介電層406而在基底402之上形成介電層堆疊408。在後續的閘極取代製程中，犧牲層404和介電層406可以具有不同的蝕刻選擇性。在一些實施例中，犧牲層404和介電層406包括不同材料。在一些實施例中，犧牲層404包括氮化矽，並且介電層406包括氧化矽。犧牲層404和介電層406的沉積可以每者包括CVD、PVD和ALD中的一者或多者。
在一些實施例中，介電層堆疊408可以具有階梯結構，例如，在介電層堆疊408的階梯區內。所述階梯結構可以是通過使用蝕刻遮罩（例如，設置於相應的介電層堆疊408之上的圖案化PR層）反復地蝕刻多個交替的犧牲層404和介電層406而形成的。每一犧牲層404和下面的介電層406可以被稱為介電層對。在一些實施例中，一個或多個介電層對可以形成一個梯級/階梯。在階梯結構的形成過程中，對所述PR層進行修整（例如，從記憶體堆疊結構的邊緣向內進行遞增蝕刻，所述蝕刻往往是全方位的），並將其用作對介電層堆疊408的露出部分進行蝕刻的蝕刻遮罩。受到修整的PR的量可以與階梯的尺寸直接相關（例如，作為其決定因素）。可以使用適當蝕刻（例如，如濕式蝕刻的等向性蝕刻）獲得對PR層的修整。可以形成一個或多個PR層並且依次對其進行修整，以形成階梯結構。在對PR層進行修整之後，可以使用適當的蝕刻劑對每一介電層對進行蝕刻，以去除犧牲層404和下面的介電層406兩者的部分。受到蝕刻的犧牲層404和介電層406可以形成介電層堆疊408當中的階梯。之後可以去除PR層。
重新參考圖7，在形成介電層堆疊之後，方法300進行至操作706，在該操作中，在介電層堆疊內延伸形成並且露出第一源極接觸部分的縫隙開口。圖4A繪示出了對應結構。
如圖4A所示，在介電層堆疊408內形成縫隙開口412。縫隙開口412可以露出第一源極接觸部分410-1。在一些實施例中，縫隙開口412可以沿第一源極接觸部分410-1延伸的橫向（例如，y軸）連續延伸。在一些實施例中，沿x軸，縫隙開口412的橫向尺寸小於或等於第一源極接觸部分410-1的橫向尺寸。在一些實施例中，縫隙開口412是通過使用蝕刻遮罩（例如，圖案化光阻層）和適當的蝕刻製程（例如，乾式蝕刻）對介電層堆疊408進行圖案化而形成的。
參考圖7，在形成縫隙開口之後，方法300進行至操作708和操作710，在這些操作中，去除介電層堆疊中的犧牲層，以形成多個橫向凹陷，並且在橫向凹陷內形成多個導體層。圖4B繪示出了對應結構。
如圖4B所示，通過縫隙開口412在橫向凹陷內形成多個導體層414。在一些實施例中，通過縫隙開口去除與縫隙開口412接觸的犧牲層404。對犧牲層404的去除可以包括等向性蝕刻製程，例如，濕式蝕刻。根據操作708，可以在介電層堆疊408內形成多個橫向凹陷。此外，根據操作710，之後可以沉積導體材料，以填充所述橫向凹陷，從而在介電層堆疊408內形成多個導體層414。在一些實施例中，導體材料通過CVD、PVD和ALD中的至少一者沉積。導體層414和介電層406可以在基底402以上沿z軸交替設置，並且可以由介電層堆疊408形成記憶體堆疊結構418。
重新參考圖7，在形成導體層之後，方法300進行至操作712，在該操作中，在縫隙開口當中形成與第一源極接觸部分發生接觸的第二接觸部分。圖4C繪示出了對應結構。
如圖4C所示，可以在縫隙開口412中形成第二源極接觸部分410-2。第二源極接觸部分410-2可以與第一源極接觸部分410-1發生接觸和導電連接。在一些實施例中，第二源極接觸部分410-2包括絕緣間隔部424以及設置於絕緣間隔部424內的接觸420。在一些實施例中，接觸420包括單一導電材料，例如，鎢。在一些實施例中，接觸420可以包括下部420-1以及設置於下部420-1之上的上部420-2，它們每者具有不同的導電材料。在一些實施例中，下部420-1包括多晶矽，並且上部420-2包括鎢。
在一些實施例中，接觸420包括沿其延伸的方向（例如，y軸）不相互連接的多個子接觸。在一些實施例中，每一子接觸通過絕緣間隔部424相互絕緣。接觸420和絕緣間隔部424可以按照各種方式形成。在一些實施例中，絕緣間隔部424由以下方式形成：在縫隙開口412中沉積適當的介電材料（例如，氧化矽），以將縫隙開口412沿y軸劃分成多個縫隙部分。絕緣間隔部424可以覆蓋縫隙開口412的側壁，並且露出第一源極接觸部分410-1。在示例中，沉積填充縫隙開口412的介電材料，並且接下來對所述介電材料進行圖案化（例如，使用圖案化工藝），以去除介電材料的部分並形成所述各縫隙部分。可以沉積（例如，順次地）一種或多種導電材料，以形成接觸420（或子接觸）。之後，可以形成與第一源極接觸部分410-1接觸的第二源極接觸部分410-2，從而形成源極接觸結構410。
在一些實施例中，沉積覆蓋縫隙開口412的側壁的介電材料，並且執行凹陷蝕刻製程，以去除所述介電材料的設置於縫隙開口412的底部的部分，從而露出基底402。可以將一種或多種導電材料沉積（例如，依序地）到縫隙開口412內，以填充被所述介電材料包圍的空間。在一些實施例中，之後可以對所沉積的導電材料和介電材料圖案化，從而沿y軸形成一個或多個開口，由此將導電材料分成多個子接觸。之後，可以沉積任何適當的絕緣材料（例如，介電材料），以填充所述開口並使子接觸相互絕緣。之後，可以形成與第一源極接觸部分410-1接觸的第二源極接觸部分410-2，從而形成源極接觸結構410。
在各種實施例中，導電材料的沉積包括CVD、PVD和/或ALD，並且介電材料的沉積包括CVD、PVD和/或ALD。介電材料的圖案化可以包括適當的蝕刻製程，諸如乾式蝕刻製程和/或濕式蝕刻製程。介電材料的凹陷蝕刻可以包括適當的蝕刻製程，諸如乾式蝕刻製程和/或濕式蝕刻製程。在一些實施例中，在記憶體堆疊結構418的頂表面上執行平坦製程，例如，CMP和/或凹陷蝕刻，以去除任何多餘的材料，例如，這些多餘材料來自所述的導電材料和介電材料的沉積。
圖5A-圖5B繪示出了根據一些實施例的設置於用於形成週邊接觸結構的示例性製作方法500的各個階段的3D記憶體元件的截面圖。該週邊接觸結構可以與圖2A和圖2B中所示的週邊接觸結構208類似。圖8繪示出了根據一些實施例的方法500的流程圖800。應當理解，方法500中所示的操作並不具有排他性，並且也可以在所示操作中的任何操作之前、之後或之間執行其他操作。此外，所述操作中的一些可以是同時執行的或者可以是按照不同於圖5和圖8所示的循序執行的。
在該過程的開始，在基底內形成第一週邊接觸部分（操作802）。圖5A繪示出了對應結構。
如圖5A所示，可以在基底402中形成第一週邊接觸部分510-1。對第一週邊接觸部分510-1的形成的描述可以參照對圖3A-圖3C所示的導電部分的描述，並且這裡將不再重複對其的詳細描述。
重新參考圖8，在形成第一週邊接觸部分510-1之後，方法500進行至操作804，在該操作中，在第一週邊接觸部分之上形成絕緣結構。圖5A繪示出了對應結構。
如圖5A所示，可以在第一週邊接觸部分510-1之上形成絕緣結構504。在一些實施例中，絕緣結構504是在相對的介電層堆疊（例如，介電層堆疊408）中形成階梯結構之後沉積的。絕緣結構504可以圍繞介電層堆疊，使得介電層堆疊設置於絕緣結構504內。在一些實施例中，絕緣結構504包括氧化矽，並且是通過ALD、CVD和/或PVD沉積的。
重新參考圖8，在形成絕緣結構之後，方法500進行至操作806，在該操作中，在絕緣結構內延伸的形成並且露出第一週邊接觸部分的開口。圖5A繪示出了對應結構。
如圖5A所示，可以在絕緣結構504內形成開口512。開口512可以垂直地在絕緣結構504內延伸，並且露出第一週邊接觸部分510-1。在一些實施例中，沿相同的橫向，開口512的橫向尺寸（例如，沿x軸和/或y軸）小於或者等於第一週邊接觸部分510-1的橫向尺寸。在一些實施例中，開口512是通過諸如乾式蝕刻和/或濕式蝕刻的適當蝕刻製程形成的。
重新參考圖8，在形成所述開口之後，方法500進行至操作808，在該操作中，在所述開口內形成與第一週邊接觸部分接觸的第二週邊接觸部分。圖8B繪示出了對應結構。
如圖5B所示，在開口512內形成第二週邊接觸部分510-2。在一些實施例中，沿開口512的側壁和底表面沉積黏附層，例如，TiN。在一些實施例中，可以沉積與第一週邊接觸部分510-1（例如，第一週邊接觸部分510-1的導電材料）接觸的黏附層。此外，沉積填充開口512的導電材料，例如，鎢。導電材料和黏附層（如果有的話）可以形成第二週邊接觸部分510-2。可以形成具有相互接觸並且導電連接的第一週邊接觸部分510-1和第二週邊接觸部分510-2的週邊接觸結構510。
根據本發明的實施例，3D記憶體元件包括基底、設置於基底以上的記憶體堆疊結構以及設置於記憶體堆疊結構之外並且與基底接觸的週邊接觸結構。週邊接觸結構包括設置於基底內並且具有不同於基底的導電材料的第一週邊接觸部分。週邊接觸結構還包括設置於第一週邊接觸部分以上，並且與第一週邊接觸部分接觸並導電連接的第二週邊接觸部分。
在一些實施例中，第一週邊接觸部分的底表面低於基底的頂表面，並且第一週邊接觸部分的頂表面與基底的頂表面共平面。
在一些實施例中，第一週邊接觸部分包括第一導電材料，所述第一導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，第一週邊接觸部分進一步包括設置於基底和第一導電材料之間的黏附層。
在一些實施例中，沿垂直於所述橫向的第二橫向，第一週邊接觸部分的橫向尺寸大於第二週邊接觸部分的橫向尺寸。
在一些實施例中，所述第一週邊接觸部分的所述橫向尺寸沿所述橫向不發生變化。
在一些實施例中，第二週邊接觸部分包括在與基底的頂表面共平面的介面處與第一週邊接觸部分的第一導電材料接觸的第二導電材料。
在一些實施例中，第二導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，第二導電材料與第一導電材料相同。
在一些實施例中，記憶體堆疊結構包括交替的多個導體層和多個介電層。
根據本發明的實施例，3D記憶體元件包括基底、設置於基底以上的記憶體堆疊結構、垂直地穿過記憶體堆疊結構延伸的儲存串、設置於記憶體堆疊結構之外並且與基底接觸的週邊接觸以及設置於基底內的金屬層，該金屬層與週邊接觸發生接觸和導電連接。
在一些實施例中，金屬層的底表面設置於基底的頂表面以下並且金屬層的頂表面與基底的頂表面共平面。
在一些實施例中，金屬層包括第一導電材料，所述第一導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，3D記憶體元件進一步包括設置於基底和金屬層之間的黏附層。
在一些實施例中，沿垂直於所述橫向的第二橫向，金屬層的橫向尺寸大於週邊接觸的橫向尺寸。
在一些實施例中，金屬層的所述橫向尺寸沿所述橫向不發生變化。
在一些實施例中，週邊接觸包括在與基底的頂表面共平面的介面處與金屬層接觸的第二導電材料。
在一些實施例中，第二導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，第一導電材料與第二導電材料相同。
在一些實施例中，記憶體堆疊結構包括交替的多個導體層和多個介電層。
根據本發明的實施例，一種形成3D記憶體元件的方法包括：在基底內形成第一週邊接觸部分，在第一週邊接觸部分之上形成絕緣結構，形成在絕緣結構內延伸並且露出第一週邊接觸部分的開口，以及在開口內形成與第一週邊接觸部分接觸的第二週邊接觸部分。
在一些實施例中，形成第一週邊接觸部分包括在基底內形成週邊接觸圖案，以及沉積填充所述週邊接觸圖案的導電材料。
在一些實施例中，所述方法進一步包括使所述導電材料平坦化，以形成第一週邊接觸部分。
在一些實施例中，所述方法進一步包括在沉積所述導電材料之前在週邊接觸圖案內沉積黏附層。
在一些實施例中，所述方法進一步包括在形成所述絕緣結構之前在基底上形成包括交替的多個導體層和多個介電層的記憶體堆疊結構。
在一些實施例中，形成所述絕緣結構包括沉積圍繞記憶體堆疊結構的絕緣材料，使得記憶體堆疊結構設置於絕緣材料內。
在一些實施例中，形成第二週邊接觸部分包括沉積所述導電材料，以填充所述開口。
上文對具體實施例的描述將因而揭示本發明的概括實質，本領域技術人員不需要過多的試驗就能夠通過應用本領域的知識和技能容易地針對各種應用修改和/或調整這樣的具體實施例，而不脫離本發明的一般原理。因此，基於文中提供的教導和指引，意在使這樣的調整和修改落在所公開的實施例的含義以及均等方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，因而本領域技術人員應當根據所述教導和指引對本說明書的術語或措辭加以解釋。
上文借助於說明所指定的功能及其關係的實施方式的功能結構描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能結構的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係即可。
發明內容部分和摘要部分可能闡述了本發明人設想的本發明的一個或多個示範性實施例，而非全部的示範性實施例，因而並非意在通過任何方式對本發明和所附權利要求構成限制。
本發明的寬度和範圍不應由上述示範性實施例中的任何示範性實施例限制，而是僅根據下述權利要求及其均等方案界定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D NAND記憶體元件 102:基底 104:記憶體堆疊結構 106:源極接觸 108:週邊接觸 110:字元線接觸 112:導體層 114:絕緣層 116:絕緣結構 118:摻雜區 200:3D記憶體元件 202:基底 204:記憶體堆疊結構 206:源極接觸結構 206-1:第一源極接觸部分 206-2:第二源極接觸部分 207-1:絕緣間隔部 207-2:接觸 207-20:子接觸 208:週邊接觸結構 208-1:第一週邊接觸部分 208-2:第二週邊接觸部分 210:字元線接觸 212:導體層 214:介電層 216:絕緣結構 222:溝道結構 300:方法 302:基底 304:接觸圖案 306:導電材料 308:黏附層 310:導電部分 400:方法 402:基底 404:犧牲層 406:介電層 408:介電層堆疊 410-1:第一源極接觸部分 410-2:第二源極接觸部分 412:縫隙開口 414:導體層 418:記憶體堆疊結構 420:接觸 420-1:下部 420-2:上部 424:絕緣間隔部 500:方法 504:絕緣結構 510-1:第一週邊接觸部分 510-2:第二週邊接觸部分 512:開口 600:流程圖 602:操作 604:操作 606:操作 700:流程圖 704:操作 706:操作 708:操作 710:操作 712:操作 800:流程圖 802:操作 804:操作 806:操作 808:操作
被併入本文並形成說明書的部分的附圖例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1A繪示出了具有源極接觸和週邊接觸的3D記憶體元件的截面圖。 圖1B繪示出了圖1A所示的3D記憶體元件的上視圖。 圖2A繪示出了根據本發明的一些實施例的具有源極接觸結構和週邊接觸結構的示例性3D記憶體元件的截面圖。 圖2B繪示出了根據本發明的一些實施例的圖2A所示的示例性3D記憶體元件的上視圖。 圖3A-圖3C繪示出了根據本發明的一些實施例的設置於示例性製作方法的各個階段的導電部分的截面圖。 圖4A-圖4C繪示出了根據本發明的一些實施例的設置於示例性製作方法的各個階段的具有部分地設置於基底內的源極接觸結構的3D記憶體元件的截面圖。 圖5A和圖5B繪示出了根據本發明的一些實施例的設置於示例性製作方法的各個階段的具有部分地設置於基底內的週邊接觸結構的3D記憶體元件的截面圖。 圖6繪示出了根據本發明的一些實施例的用於形成設置於基底內的導電部分的示例性製作方法的流程圖。 圖7繪示出了根據本發明的一些實施例的用於形成具有源極接觸結構的3D記憶體元件的示例性製作方法的流程圖。 圖8繪示出了根據本發明的一些實施例的用於形成具有週邊接觸結構的3D記憶體元件的示例性製作方法的流程圖。 將參考附圖描述本發明的實施例。
200:3D記憶體元件
202:基底
204:記憶體堆疊結構
206:源極接觸結構
206-1:第一源極接觸部分
206-2:第二源極接觸部分
207-1:絕緣間隔部
207-2:接觸
208:週邊接觸結構
208-1:第一週邊接觸部分
208-2:第二週邊接觸部分
210:字元線接觸
212:導體層
214:介電層
216:絕緣結構
222:溝道結構

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 基底； 設置於所述基底上的記憶體堆疊結構；以及 設置於記憶體堆疊結構之外並且與所述基底接觸的週邊接觸結構，其中，所述週邊接觸結構包括： 設置於所述基底內並且包括不同於所述基底的導電材料的第一週邊接觸部分；以及 設置於所述第一週邊接觸部分以上的、與所述第一週邊接觸部分接觸並導電連接的第二週邊接觸部分。
  2. 如申請申專利範圍第1項所述的3D記憶體元件，其中所述第一週邊接觸部分的底表面低於所述基底的頂表面，並且所述第一週邊接觸部分的頂表面與所述基底的所述頂表面共平面。
  3. 如申請專利範圍第1項所述的3D記憶體元件，其中所述第一週邊接觸部分包括第一導電材料，所述第一導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  4. 如申請專利範圍第3項所述的3D記憶體元件，其中所述第一週邊接觸部分還包括設置於所述基底和所述第一導電材料之間的黏附層。
  5. 如申請專利範圍第1項所述的3D記憶體元件，其中所述第一週邊接觸部分的橫向尺寸沿垂直於所述橫向的第二橫向，大於所述第二週邊接觸部分的橫向尺寸。
  6. 如申請專利範圍第5所述的3D記憶體元件，其中所述第一週邊接觸部分的所述橫向尺寸沿所述橫向不發生變化。
  7. 如申請專利範圍第3項所述的3D記憶體元件，其中所述第二週邊接觸部分包括在與所述基底的所述頂表面共平面的介面處與所述第一週邊接觸部分的所述第一導電材料接觸的第二導電材料。
  8. 如申請專利範圍第7項所述的3D記憶體元件，其中所述第二導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者，並且與所述第一導電材料相同。
  9. 一種三維（3D）記憶體元件，包括： 基底； 設置於所述基底以上的記憶體堆疊結構； 垂直地穿過所述記憶體堆疊結構延伸的記憶體串； 設置於所述記憶體堆疊結構之外並且與所述基底接觸的週邊接觸；以及 設置於所述基底內的金屬層，所述金屬層與所述週邊接觸發生接觸並導電連接。
  10. 如申請專利範圍第9項所述的3D記憶體元件，其中所述金屬層的底表面設置於所述基底的頂表面以下並且所述金屬層的頂表面與所述基底的所述頂表面共平面。
  11. 如申請專利範圍第9項所述的3D記憶體元件，其中所述金屬層包括第一導電材料，所述第一導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  12. 如申請專利範圍第11項所述的3D記憶體元件，還包括設置於所述基底和所述金屬層之間的黏附層。
  13. 如申請專利範圍第9項所述的3D記憶體元件，其中所述金屬層的橫向尺寸沿垂直於所述橫向的第二橫向大於所述週邊接觸的橫向尺寸。
  14. 如申請專利範圍第11項所述的3D記憶體元件，其中所述週邊接觸包括在與所述基底的所述頂表面共平面的介面處與所述金屬層接觸的第二導電材料。
  15. 如申請專利範圍第14項所述的3D記憶體元件，其中所述第二導電材料包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者，並且與所述第一導電材料相同。
  16. 一種用於形成三維（3D）記憶體元件的方法，包括： 形成設置於基底內的第一週邊接觸部分； 在所述第一週邊接觸部分之上形成絕緣結構； 形成在所述絕緣結構內延伸並且露出所述第一週邊接觸部分的開口；以及 在所述開口內形成與所述第一週邊接觸部分接觸的第二週邊接觸部分。
  17. 如申請專利範圍第16項所述的方法，其中形成所述第一週邊接觸部分包括： 在所述基底內形成週邊接觸圖案；以及 沉積填充所述週邊接觸圖案的導電材料。
  18. 如申請專利範圍第17項所述的方法，還包括使所述導電材料平坦化，以形成所述第一週邊接觸部分；以及在沉積所述導電材料之前在所述週邊接觸圖案內沉積黏附層。
  19. 如申請專利範圍第16項所述的方法，還包括在形成所述絕緣結構之前在所述基底上形成包括交替的多個導體層和多個介電層的記憶體堆疊結構。
  20. 如申請專利範圍第16項所述的方法，其中形成所述第二週邊接觸部分包括沉積所述導電材料，以填充所述開口。
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