TWI711154B - 三維記憶體元件及其製作方法 - Google Patents

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Abstract

三維(3D)記憶體元件的製作方法，包含在基底上形成貫穿介電材料堆疊層的通道結構。介電材料堆疊層包括交錯設置的犧牲層和介電材料層。在介電材料堆疊層上沉積虛設介電材料層以及貫穿介電材料堆疊層的虛設通道結構。在虛設介電材料層上形成介電材料墊層。形成貫穿介電材料墊層、虛設介電材料層和介電材料堆疊層的縫隙開口。通過縫隙開口進行閘極替換製程以將介電材料堆疊層轉變為記憶體元件疊層。在介電材料墊層上及縫隙開口中沉積源極導體層以在縫隙開口中形成源極接觸部。移除縫隙開口外多餘的源極導體層以及至少部分介電材料墊層。

Description

三維記憶體元件及其製作方法
本發明內容的實施例涉及三維(3D)記憶體元件及其製造方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維(three-dimensional,3D)記憶體元件架構可以解決平面式記憶體元件中的密度限制。3D記憶體元件架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的外圍元件。
本發明公開了一種三維(3D)記憶體元件及其製造方法。
根據本發明一實施例的3D記憶體元件的製作方法，包含在一基底上 方形成沿著一垂直方向延伸穿過一介電材料堆疊層的一通道結構，其中該介電材料堆疊層包括沿著該垂直方向交錯設置的複數個犧牲層和複數個介電材料層。在該介電材料堆疊層上沉積一虛設介電材料層，其中該虛設介電材料層填入沿著該垂直方向延伸穿過該介電材料堆疊層的一虛設通道孔中，以形成一虛設通道結構。在該虛設介電材料層上形成一介電材料墊層。形成沿著該垂直方向延伸穿過該介電材料墊層、該虛設介電材料層和該介電材料堆疊層的一縫隙開口。通過該縫隙開口將該介電材料堆疊層的該些犧牲層替換成複數個導體層，以形成位於該基底上方且包括交錯設置的該些導體層和該些介電材料層的一記憶體元件疊層。在該介電材料墊層上沉積一源極導體層，該源極導體層填入該縫隙開口中以在該縫隙開口中形成一源極接觸部。移除該縫隙開口外多餘的該源極導體層以及至少部分該介電材料墊層。
根據本發明另一實施例的3D記憶體元件的方法，包含在一基底上方形成一介電材料堆疊層，該介電材料堆疊層包括沿著一垂直方向交錯設置的複數個犧牲層和複數個介電材料層，然後形成各自沿著該垂直方向延伸穿過該介電材料堆疊層的一通道結構和一虛設通道結構。在該介電材料堆疊層上方形成一介電材料墊層，其中該介電材料墊層的厚度不小於100nm。形成沿著該垂直方向延伸穿過該介電材料墊層和該介電材料堆疊層的一縫隙開口。通過該縫隙開口將該些犧牲層替換成複數個導體層，以在該基底上方形成一記憶體元件疊層，該記憶體元件疊層包括該些導體層和該些介電材料層沿著該垂直方向交錯設置，其中該記憶體元件疊層的一邊緣處包含一階梯結構。在該介電材料墊層上沉積一源極導體層並填入該縫隙開口中，以在該縫隙開口中形成一源極接觸部。移除該縫隙開口外多餘的該源極導體層以及部分該介電材料墊層。形成沿著該垂直方向延伸穿過剩餘該介電材料墊層的一字元線接觸部，以接觸該記憶 體元件疊層的該階梯結構中的一該導體層。
根據本發明又另一實施例的3D記憶體元件，一基底、一記憶體元件疊層位於該基底上，該記憶體元件疊層包含沿著一垂直方向交錯設置的複數個導體層和複數個介電材料層，以及在該記憶體元件疊層之一邊緣處的一階梯結構、一通道結構，沿著該垂直方向延伸穿過該記憶體元件疊層、一第一介電材料層，位於該記憶體元件疊層上方，其中該第一介電材料層位在該階梯結構正上方的部分具有碟形的一底表面，以及一第二介電材料層，位於該階梯結構正上方的該第一介電材料層上，其中該第二介電材料層具有標稱上平坦的一頂表面。
X、Y:方向
A:頂表面
B:頂表面
C:底表面
100:3D記憶體元件
102:基底
104:記憶體元件疊層
106:導體層
108:介電材料層
110:內部區域
111:階梯結構
112:外部區域
114:NAND記憶體串
116:通道結構
118:插塞
120:插塞
122:虛設介電材料層
124:虛設通道結構
126:縫隙開口
128:下部
214:NAND記憶體串
216:通道結構
218:插塞
220:插塞
222:第一介電材料層
224:虛設通道結構
226:第二介電材料層
228:源極接觸部
230:下部
232:上部
234:字元線接觸部
302:基底
303:氧化矽層
304:介電材料堆疊層
305:記憶體元件疊層
306:犧牲層
307:導體層
308:介電材料層
310:內部區域
311:階梯結構
130:源極導體層
132:上部
134:源極接觸部
136:導體殘留物
138:字元線接觸部
200:3D記憶體元件
202:基底
203:氧化矽層
204:記憶體元件疊層
206:導體層
208:介電材料層
210:內部區域
211:階梯結構
212:外部區域
312:外部區域
314:NAND記憶體串
316:通道結構
318:插塞
320:插塞
322:虛設介電材料層
324:虛設通道結構
326:介電材料墊層
328:縫隙開口
330:下部
332:源極導體層
334:上部
336:字元線接觸部
400:方法
402、404、406、408、410、412、414、416:步驟
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中：第1A圖、第1B圖和第1C圖繪示了包含凹陷(dishing)以及由於該凹陷而導致的導體殘留物的一3D記憶體元件的的示例性步驟剖面示意圖。
第2圖繪示了根據本發明一實施例之不具有由於凹陷引起的導體殘留物的3D記憶體元件的示意性剖面圖。
第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖繪示了根據本發明一實施例之形成不具有由於凹陷引起的導體殘留物的3D記憶體元件的步驟剖面示意圖。
第4圖為根據本發明一實施例之形成不具有由於凹陷引起的導體殘留物的3D記憶體元件的方法步驟流程圖。
將參考附圖來說明本發明內容的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在......上」、「在......之上」和「在......上方」的含義應以最寬廣的方式來解釋，使得「在......上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在......之上」或「在......上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在......之下」、「在......下方」、「下」、「在......之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續 結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連線及/或通孔接觸)以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱地」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「3D記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
在3D記憶體元件的製造過程中，後閘極縫隙(GLS)的蝕刻和熱處理製程，會使3D記憶體元件的介電材料堆疊層(例如交錯設置的氧化矽層和氮化矽層)和其他介電材料層的應力在3D記憶體元件的階梯區域釋放，而在階梯區域產生凹陷效應，可能導致後續製作源極接觸部(例如陣列共用源極(ACS)接觸部)時的平坦化製程(例如化學機械研磨製程)無法完全移除位於凹陷區域多 餘的導體材料，造成導體材料的殘留。導體材料的殘留會阻擋住後續形成字元線接觸部(也稱為「階梯接觸部」)的蝕刻製程，導致記憶體功能失效。
例如，請參考第1A圖至第1C圖，繪示了具有由於凹陷引起的導體殘留物的一3D記憶體元件100的示例性製程步驟剖面示意圖。如第1A圖所示，3D記憶體元件100包括形成在基底102上方的記憶體元件疊層104。記憶體元件疊層104包括交錯設置的複數個導體層106(例如鎢層)和複數個介電材料層108(例如氧化矽層)。導體/介電材料層對的數量定義了3D記憶體元件100的「級」(也稱為「層」)的數量，例如32級、64級、96級、128級等。沿著橫向方向，例如沿著第1圖之X方向，記憶體元件疊層104可以分成兩個區域，即內部區域110(也稱為「核心陣列區域」)和外部區域112(也稱為「階梯區域」)。如第1A圖所示，記憶體元件疊層104的一邊緣上的外部區域112形成有一階梯結構111。應注意，第1A圖繪示的X方向和Y方向是為了進一步說明3D記憶體元件100中的部件相對於基底102的空間關係。例如，基底102包括在X方向(即第1圖的水平方向)上水平延伸的兩個水平表面(例如頂表面和底表面)。在本發明說明書中，當基底(例如基底102)在Y方向(即第1圖的垂直方向)上是定義成位於3D記憶體元件(例如3D記憶體元件100)之最下方的平面中時，3D記憶體元件100之一部件(例如層或元件)在Y方向上相對於基底定義的「位置」可被稱為另一部件(例如層或元件)在Y方向上相對於基底定義的「位置」的「上」、「上方」或「下方」。接下來說明書中之各種實施例均是用上述描述空間關係的概念。
3D記憶體元件100可以是3D NAND快閃記憶體，包含由記憶單元構成的NAND記憶體串114排列的陣列。每個NAND記憶體串114包括沿著垂直方向(例如Y方向)延伸穿過記憶體元件疊層104的通道結構116，以及分別設置在 NAND記憶體串114的兩相對端部處的插塞118和插塞120。插塞118和插塞120可以分別用作由NAND記憶體串114的源極選擇閘極和NAND記憶體串114的汲極控制的通道。3D記憶體元件100還包括沉積在記憶體元件疊層104上的虛設介電材料層122以及藉由將虛設介電材料層122填入位於記憶體元件疊層104之內部區域110和外部區域112中的多個虛設通道孔(圖未示)而形成的多個虛設通道結構124。不同於通道結構116，虛設通道結構124上沒有形成接觸部，不會與3D記憶體元件100的其他部件電連接。
如第1A圖所示，記憶體元件疊層104的內部區域110和外部區域112形成縫隙開口126(例如GLS)，該些縫隙開口126沿著垂直方向貫穿記憶體元件疊層104並且到達記憶體元件疊層104下方的基底102。在閘極替換製程中，是通過縫隙開口126來蝕刻掉介電材料層108之間的犧牲層(圖未示，例如氮化矽層)並用導體層106替換犧牲層而形成記憶體元件疊層104。形成縫隙開口126的蝕刻製程和閘極替換製程會釋放外部區域112的記憶體元件疊層104的階梯結構111的應力，這可能導致外部區域112中的介電材料收縮。另外，形成縫隙開口126的蝕刻製程也可能在某些情況下導致晶圓彎曲和/或晶圓翹曲。結果，外部區域112(例如在階梯結構111的正上方)的虛設介電材料層122和其下方的介電材料的部分發生凹陷效應，使得外部區域112的虛設介電材料層122朝向階梯結構111彎曲，形成凹陷。
如第1B圖所示，接著，將多結晶矽材料(例如多晶矽材料)和金屬材料(例如鎢)沉積到縫隙開口126中，以在各縫隙開口126中形成源極接觸部的下部128和上部132。本說明書中，當基底102位於3D記憶體元件100的最低的平面中時，部件(例如，源極接觸部)的「上端」或「上部」是指在y方向上更 遠離基底102的端部/部分，而部件(例如，源極接觸部)的「下端」或「下部」是在y方向上更靠近基底102的端部/部分。在沉積多晶矽材料之前，可進行離子植入製程和熱退火製程以在基底102自縫隙開口126暴露出來的部份中形成摻雜區域(圖未示)，這可能進一步加劇虛設介電材料層122朝向階梯結構111的凹陷程度。為了形成源極接觸部的上部132，包含在虛設介電材料層122上沉積一源極導體層130(例如鎢)，由於記憶體元件疊層104的外部區域112中的虛設介電材料層122朝向階梯結構111彎曲，使得覆蓋該彎曲部分的虛設介電材料層122的源極導體層130會具有一碟形的底表面。
接著，如第1C圖所示，可通過平坦化製程，例如化學機械研磨(CMP)製程平坦化源極導體層130。源極導體層130覆蓋在記憶體元件疊層104的內部區域110的虛設介電材料層122正上方的的部分會在CMP製程後被完全移除，以形成源極接觸部134，每個源極接觸部134沿著垂直方向延伸穿過記憶體元件疊層104的內部區域110。如第1C圖所示，位於記憶體元件疊層104的外部區域112的虛設介電材料層122上的源極導體層130由於虛設介電材料層122朝向階梯結構111彎曲的凹陷而無法在CMP製程後被完全去除，導致在階梯結構111上方形成導體殘留物136。導體殘留物136會阻擋後續用來形成字元線接觸部138的蝕刻製程。字元線接觸部138是用來電連接至記憶體元件疊層104的階梯結構111中的導體層106(為3D記憶體元件100的字元線)。導體殘留物136會造成3D記憶體元件100功能異常。
有鑑於上述問題，本發明提供了一種可製作出沒有由於凹陷引起的任何導體殘留物的3D記憶體元件的方法。根據本發明一實施例，在縫隙開口蝕刻製程和閘極替換製程之前，可以形成一額外的介電材料墊層，藉由介電材料 墊層的厚度，可以補償和升高虛設介電材料層122由於凹陷效應導致的向下彎曲的凹陷。結果，後續再於介電材料墊層上沉積源極導體層。藉由介電材料墊層墊高了源極導體層覆蓋凹陷區域的部分，可使源極導體層覆蓋凹陷區域的部分在後續的平坦化製程中可被完全去除。在一些實施例中，由於介電材料墊層是由介電材料製成，因此介電材料墊層不會對用來製作字元線接觸部的蝕刻製成造成阻擋。因此，本發明提供的方法可以增加平坦化暨移除多餘之源極導體層的製程容忍度，解決了導體殘留物問題，有助於字元線接觸部製程，避免元件發生異常。
請參考第2圖。第2圖繪示了根據本發明一實施例的不具有由於凹陷引起的導體殘留物的3D記憶體元件200的示例性剖面示意圖。3D記憶體元件200可包括基底202，基底202可包括矽(例如單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)或任何其它合適的材料。在一些實施例中，基底202可以是薄化後的基底，例如是通過研磨、濕蝕刻製程/乾蝕刻製程、CMP製程或其任何組合從正常厚度減薄的半導體層。
3D記憶體元件200還包括位在基底202上方的記憶體元件疊層204。記憶體元件疊層204可以是堆疊儲存結構，通過該堆疊儲存結構形成記憶體串(例如NAND記憶體串214)。在一些實施例中，記憶體元件疊層204包括在基底202上方垂直堆疊的多個導體/介電材料層對。每個導體/介電材料層對可以包括導體層206和介電材料層208。即，記憶體元件疊層204可以包括複數個導體層206和複數個介電材料層208沿著垂直方向交錯堆疊。如第2圖所示，每個NAND記憶體串214沿著垂直方向延伸穿過記憶體元件疊層204中的交錯的導體層206和介電材料層208。在一些實施例中，3D記憶體元件200是NAND快閃記憶體元件，其 中記憶體單元是設置在3D記憶體元件200的NAND記憶體串214與導體層206(作為字元線)的交叉點處。記憶體元件疊層204中的導體/介電材料層對的數量(例如32、64、96或128)可以決定3D記憶體元件200中的記憶體單元的數量。
該些導體層206可具有相同的厚度或具有不同的厚度。類似地，該些介電材料層208可各自具有相同的厚度或具有不同的厚度。導體層206可包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。介電材料層208可包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層206包括金屬，例如鎢，並且介電材料層208包括氧化矽。應當理解，根據一些實施例，在基底202(例如矽基底)和記憶體元件疊層204之間還形成有氧化矽層203，例如是藉由原位蒸汽生成(ISSG)的氧化矽層。
如第2圖所示，記憶體元件疊層204可包括內部區域210(也稱為「核心陣列區域」)和外部區域212(也稱為「階梯區域」)。在一些實施例中，內部區域210是記憶體元件疊層204的中心區域，包含穿過導體/介電材料層對的NAND記憶體串214的陣列，外部區域212則是不包含NAND記憶體串214且圍繞著內部區域210的記憶體元件疊層204的剩餘區域(包括側面和邊緣)。
如第2圖所示，每個NAND記憶體串214可以包括垂直延伸穿過記憶體元件疊層204的內部區域210中的導體/介電材料層對的通道結構216。通道結構216可以包括填充有半導體材料(例如，形成半導體通道)和介電材料(例如形成儲存膜)的通道孔。在一些實施例中，儲存膜是複合層，包括穿隧層、儲存層(也被稱為電荷捕獲/儲存層)和隔離層(圖未示)。每個NAND記憶體串214 可以是柱狀結構，例如是圓柱狀結構。根據一些實施例，由各記憶體串214的中心沿著徑向往外表面依次設置了半導體通道、穿隧層、儲存層和隔離層。穿隧層可以包括氧化矽、氮氧化矽或其任何組合，但不限於此。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合，但不限於此。隔離層可以包括氧化矽、氮氧化矽、高介電常數(high k)介電材料或其任何組合，但不限於此。
在一些實施例中，NAND記憶體串214另包含複數個控制閘極，每個控制閘極是字元線/導體層206的一部分。每個導體/介電材料層對中的導體層206可以用作每個NAND記憶體串214的記憶單元的控制閘極，並且可以作為終止於記憶體元件疊層204的外部區域212的橫向延伸的字元線。
在一些實施例中，NAND記憶體串214包括在垂直方向上的相應端部處的兩個插塞218和220。每個插塞218或220可以與通道結構216的相應端部接觸。插塞220可以包括從基底202磊晶成長形成的半導體材料，例如矽。插塞220可以用作由NAND記憶體串214的源極選擇閘極控制的通道。插塞220可以位於NAND記憶體串214的下端並與通道結構216接觸。插塞218可以包括半導體材料(例如多晶矽)或導體材料(例如金屬)。在一些實施例中，插塞218可藉由在開口中填充作為隔離層的鈦/氮化鈦(Ti/TiN)和作為導體的鎢形成。可藉由在3D記憶體元件200的製造期間使插塞21覆蓋通道結構216的上端，作為蝕刻停止層，以防止蝕刻到填充在通道結構216中的電介質，例如氧化矽和氮化矽。在一些實施例中，插塞218作為NAND記憶體串214的汲極。
在一些實施例中，3D記憶體元件200還包括源極接觸部228。記憶體元件疊層204的內部區域210中的每個源極接觸部228可垂直延伸穿過記憶體元 件疊層204中的導體/介電材料層對。源極接觸部228也可橫向(例如在x方向上)延伸以將記憶體元件疊層204分成多個區塊。源極接觸部228可藉由在開口(縫隙開口)中填充導電材料形成，形成源極接觸部228的導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。源極接觸部228還可以包括由介電材料(例如氧化矽)構成的間隔物(圖未示)，其夾設在填充的導電材料和記憶體元件疊層204之間，以使源極接觸部228填充的導電材料與記憶體元件疊層204中的導體層206電絕緣。藉此，源極接觸部228可以將3D記憶體元件200分成多個記憶體元件區塊和/或記憶體元件指狀物。
在一些實施例中，內部區域210中的每個源極接觸部228可電連接至共用相同陣列共用源極(ACS)的相同記憶體元件區塊或相同記憶體元件指狀物中的多個NAND記憶體串214。因此，源極接觸部228可以被稱為該些NAND記憶體串214的「共用源極接觸部」。在一些實施例中，基底202可包括摻雜區域(圖未示)例如是包含預定摻雜濃度的p型或n型摻雜區域。源極接觸部228的下端可與基底202之摻雜區域接觸。藉此，內部區域210中的源極接觸部228可以通過摻雜區域電連接至NAND記憶體串214的源極(例如ACS)。如第2圖所示，每個源極接觸部228可包括下部230和上部232，分別由兩種不同的導電材料填充而成，以調節和平衡源極接觸部228的應力和導電性。在一些實施例中，源極接觸部228的下部230包括多晶矽，源極接觸部228的上部232包括金屬，例如鎢。
如第2圖所示，記憶體元件疊層204在橫向方向上(例如在x方向上)的至少一側的外部區域212可包括階梯結構211。換句話說，根據一些實施例，記憶體元件疊層204的一邊緣處包含有階梯結構211。在一些實施例中，另一個階梯結構(圖未示)沿x方向設置在記憶體元件疊層204的相對側上。階梯結構 211的各「階梯」可包括一個或多個導體/介電材料層對，每個導體/介電材料層對包括導體層206和介電材料層208。階梯結構211的各級「階梯」中的頂層可以是導體層206，以用來在垂直方向上電連接。在一些實施例中，階梯結構211的每對相鄰的「階梯」在垂直方向上偏移標稱上相同的距離，也在橫向方向上偏移標稱上相同的距離。對於階梯結構211的每對相鄰的「階梯」，較靠近基底202的第一梯級(以及其中的導體層和介電材料層)可以比其上方較遠離基底202的第二梯級(以及其中的導體層和介電材料層)橫向延伸得更遠，從而顯露出第一梯級上的一「著陸區」，用於在垂直方向上的電連接。
階梯結構211可用於提供字元線接觸部234的著陸區，也可用於在製造過程中藉由在其中形成虛設通道結構224來平衡某些製程(例如蝕刻製程和CMP製程)的負載。每個字元線接觸部234的下端可以與階梯結構211之一相應的梯級的導體層206(字元線)接觸，以能定址至3D記憶體元件200的一相應字元線。形成字元線接觸部234的製程可包含先形成垂直延伸穿過一個或多個介電材料層的開口(例如通孔或溝槽)，然後形成導電材料填充開口而形成。形成字元線接觸部234的導電材料可包括但不限於W、Co、Cu、Al、矽化物或其任何組合。
在一些實施例中，3D記憶體元件200還包括虛設通道結構224，沿著垂直方向延伸穿過記憶體元件疊層204。虛設通道結構22可藉由在垂直延伸穿過記憶體元件疊層204的開口(例如虛設通道孔)中填充介電材料而形成，介電材料可包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。應當理解，在一些實施例中，虛設通道結構224與通道結構216可藉由相同的沉積製程形成，因此與通道結構216可具有相同的材料。與通道結構216不同的是，根據一些實施 例，各虛設通道結構224的上部並未形成接觸部，以避免與3D記憶體元件200的其他部件電連接。因此，虛設通道結構224並不構成3D記憶體元件200中的記憶體單元。虛設通道結構224可對記憶體元件陣列結構(例如記憶體元件疊層204)提供機械支撐。在一些實施例中，無論是在記憶體元件疊層204的內部區域210還是在外部區域212中，各虛設通道結構224是由例如氧化矽層的介電材料填滿，並垂直延伸穿過記憶體元件疊層204中的導體/介電材料層對。
在一些實施例中，3D記憶體元件200還包括覆蓋在記憶體元件疊層204內部區域210和外部區域212上方的第一介電材料層222。第一介電材料層222可以與虛設通道結構224通過相同的沉積製程形成，因此與虛設通道結構224包含相同的介電材料(例如氧化矽)。根據本發明一實施例，可藉由將第一介電材料層222填入虛設通道孔/溝渠中來形成虛設通道結構224。第一介電材料層222在虛設通道孔周圍的區域上方和虛設通道孔內延伸。在本文中，第一介電材料層222也稱為「虛設介電材料層」。如第2圖所示，由於如前文所述的凹陷效應，位於記憶體元件疊層204的外部區域212中的階梯結構211正上方的虛設介電材料層222可具有碟形的底表面。在一些實施例中，凹陷僅發生在階梯結構211正上方的虛設介電材料層222，而不發生在記憶體元件疊層204的內部區域210正上方的虛設介電材料層。也就是說，記憶體元件疊層204的內部區域210正上方的虛設介電材料層仍然具有標稱上平坦的底表面。
在一些實施例中，3D記憶體元件200還包括位於在記憶體元件疊層204的外部區域212中的階梯結構211正上方的虛設介電材料層222上的第二介電材料層226。下文將詳細描述第二介電材料層226可以是藉由對一介電材料墊層進行平坦化製程之後，刻意剩餘在虛設介電材料層222上的部分介電材料墊層， 因此，在本文中也將第二介電材料層226稱為「剩餘之介電材料墊層」。由於凹陷效應導致的虛設介電材料層222朝向階梯結構211彎曲，使得在平坦化(例如通過CMP製程)該介電材料墊層之後，剩餘之介電材料墊層226可以被保留在階梯結構211正上方的虛設介電材料層222上。因此，根據一些實施例，剩餘之介電材料墊層226具有標稱上平坦的頂表面。虛設介電材料層222在與剩餘之介電材料墊層226之間的交界面處可具有與虛設介電材料層222之彎曲輪廓匹配的碟形的底表面輪廓。
在一些實施例中，剩餘之介電材料墊層226包括介電材料，例如氧化矽、氮化矽、氮氧化矽或其任何組合。在一個實施例中，剩餘之介電材料墊層226包括氧化矽，例如通過化學氣相沉積(CVD)在虛設介電材料層222上形成的原矽酸四乙酯(TEOS)。在另一個實施例中，剩餘之介電材料墊層226可藉由虛設介電材料層222上形成一旋塗式介電材料(SOD)形成，例如是旋塗氧化矽。在一些實施例中，剩餘之介電材料墊層226和虛設介電材料層222可包括不同的介電材料。在一些實施例中，剩餘之介電材料墊層226和虛設介電材料層222可包括相同的介電材料，例如氧化矽。應當理解，儘管上述3D記憶體元件200包括由不同製造步驟形成之虛設介電材料層222和剩餘之介電材料墊層226，但是在3D記憶體元件200製造完成後，在3D記憶體元件200中的虛設介電材料層222和剩餘之介電材料墊層226彼此之間可能不可辨別或不可區分，尤其是當虛設介電材料層222和剩餘之介電材料墊層226包括相同的介電材料，例如氧化矽。
下文將詳細描述，通過在形成源極導體層之前設置介電材料墊層，可以補償介電材料由於凹陷效應而下陷的部分的高度，可獲得沒有導體殘留物的3D記憶體元件200，可避免3D記憶體元件200由於導體殘留物覆蓋在階梯結構 211正上方而阻擋了形成字元線接觸部234的蝕刻製程的問題。換句話說，不同於第1C圖中是由導電材料製成的導體殘留物136覆蓋在凹陷區域上，第2圖中是形成由介電材料製成的剩餘之介電材料墊層226覆蓋在凹陷區域上。字元線接觸部234可以垂直延伸穿過剩餘之介電材料墊層226以及虛設介電材料層222在階梯結構211正上方的部分形成，以電連接至記憶體元件疊層204的外部區域212中的階梯結構211中的導體層206(字元線)。
應當理解，第2圖所示3D記憶體元件200可以包括附加部件和結構(圖未示)，包括但不限於記憶體元件疊層204上方和/或基底202下方的一個或多個中段製程(MEOL)和後段製程(BEOL)形成之互連層以及其中的其他局部接觸部和互連結構。3D記憶體元件200也可包括外圍器件(圖未示)，例如用於促進3D記憶體元件200的性能的任何適當數量的模擬及/或混合信號外圍電路。
接下來的說明請參考第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖，繪示了根據本發明一實施例之形成不具有由於凹陷引起的導體殘留物的3D記憶體元件的步驟剖面示意圖，並同時參考第4圖，為根據本發明一實施例之形成不具有由於凹陷引起的導體殘留物的3D記憶體元件的方法步驟流程圖。第3A圖至第3H圖和第4圖所示的3D記憶體元件的示例包括第2圖中所示的3D記憶體元件200。應當理解，第4圖所示方法400中所示的操作不是詳盡的，可以在任何所示操作之前、之後或之間進行其他操作。此外，一些操作可以同時進行，或者以與第4圖中所示不同的順序進行本發明之步驟並不限於第4圖所示方法400中的步驟，也可以在第4圖所示任何步驟之前、之後或之間新增其它步驟。另外，一些步驟可以是同時進行的，或者是以不同於第4圖所示順序進行。
參考第4圖，根據本發明一些實施例之形成3D記憶體元件的方法400開始於步驟402，包含在基底上方形成沿著垂直方向延伸穿過介電材料堆疊層的通道結構。在一些實施例中，形成通道結構之間，還包含在基底上方形成包括多個電介質/犧牲層對的介電材料堆疊層。基底可以是矽基底。在一些實施例中，還包含在介電材料堆疊層的一邊緣處形成一階梯結構。
如第3A圖所示，基底302(例如是矽基底)上方形成有包括多個電介質/犧牲層對的介電材料堆疊層304。在一些實施例中，可通過一個或多個薄膜沉積製程交替地沉積犧牲層306和介電材料層308，其中薄膜沉積製程包括但不限於物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合。在一些實施例中，犧牲層306材料可包括氮化矽，介電材料層308材料可包括氧化矽。應當理解，沉積犧牲層306和介電材料層308的順序不限於任何特定順序。沉積可以從犧牲層306或介電材料層308開始，並且可以以犧牲層306或介電材料層308結束。在一些實施例中，在形成介電材料堆疊層304之前，還包含在基底302上形成氧化矽層303，例如是藉由ISSG製程形成的一氧化矽層。
如第3A圖所示，介電材料堆疊層304的一側上形成有階梯結構311。階梯結構311可以通過習知的「修整-蝕刻」製程形成，其中各「修整-蝕刻」循環中包含先修整(例如通常從所有方向逐漸向內蝕刻)圖案化的光阻層，然後再使用修整後的光阻層作為蝕刻遮罩蝕刻電介質/犧牲層對暴露的部分，以形成階梯結構311的一個級「階梯」。因此，介電材料堆疊層304可包括包含階梯結構311的外部區域312以及包含NAND記憶體串314的內部區域310。
如第3A圖所示，介電材料堆疊層304的內部區域310中形成有NAND記憶體串314的陣列。各NAND記憶體串314可以包括沿著垂直方向延伸穿過介電材料堆疊層304之交錯設置的犧牲層306和介電材料層308的通道結構316。在一些實施例中，形成通道結構316的製程包括先利用例如乾蝕刻製程(例如深反應性離子蝕刻(DRIE)製程)和/或濕蝕刻製程形成穿過介電材料堆疊層304之交錯設置的犧牲層306和介電材料層308的通道孔，然後利用薄膜沉積製程形成材料層(例如介電材料層和半導體層)填充通道孔。在一些實施例中，填充在通道孔中的介電材料層是複合介電材料層，例如多個介電材料層的組合，包括但不限於穿隧層、儲存層和隔離層。穿隧可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。儲存層可以包括可儲存電荷的材料。根據本發明一實施例，儲存層材料可包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或其任何組合。隔離層可以包括介電材料，包括但不限於氧化矽或氧化矽/氮氧化矽/氧化矽(ONO)的組合。隔離層還可以包括高介電常數(high-k)介電材料層，例如氧化鋁(Al2O3)。半導體層可以包括多晶矽，作為半導體通道。半導體層和介電材料層可以通過例如ALD、CVD、PVD或其任何組合的製程形成。
如第3A圖所示，每個NAND記憶體串314還包括位於其上端的插塞318和位於其下端的插塞320。在一些實施例中，插塞320可以是在形成通道結構316之前利用磊晶成長製程形成在通道孔的下部的基底302上。在一些實施例中，插塞318可以藉由對通道結構316的上部的材料進行回蝕刻然後再進行一種或多種沉積製程(例如ALD、CVD、PVD或其任何組合)將半導體材料(例如多晶矽)沉積在通道結構316的上部而形成。
接著，請回到第4圖，進行步驟404，在介電材料堆疊層上沉積虛設介電材料層，並使虛設介電材料層填入沿著垂直方向延伸穿過介電材料堆疊層的虛設通道孔中，以形成虛設通道結構。如第3A圖所示，虛設通道結構324的陣列穿過介電材料堆疊層304。根據一些實施例，形成虛設通道結構324的方法包含先通過濕蝕刻製程和/或乾蝕刻製程(如DRIE)對介電材料堆疊層304進行蝕刻，形成穿過介電材料堆疊層304和/或一個或多個介電材料層的開口(虛設通道孔)，然後通過薄膜沉積製程例如ALD、CVD、PVD或其任何組合以在虛設通道孔中以及虛設通道孔的區域上(即在介電材料堆疊層304的頂表面上)沉積虛設介電材料層322，例如是氧化矽，並使虛設介電材料層322完全填充穿過介電材料堆疊層304的虛設通道孔。儘管第3A圖中並未繪示出來，但應當理解在一些實施例中，在相同的製造步驟中，可使虛設通道結構324與通道結構316同時形成，使得每個虛設通道結構324的虛設通道孔填充有至少一些填充在通道結構316中的材料。
接著，如第4圖所示，進行步驟406，在介電材料堆疊層上形成一介電材料墊層。在一些實施例中，介電材料墊層覆蓋在虛設介電材料層上。根據一些實施例，介電材料墊層的厚度不小於100奈米(nm)，例如介於約100nm和約300nm之間。在一些實施例中，介電材料墊層材質包括氧化矽。在一些實施例中，可利用旋塗SOD來形成介電材料墊層。在一些實施例中，虛設介電材料層和介電材料墊層包括相同的介電材料。
如第3A圖所示，介電材料堆疊層304上方的虛設介電材料層322上形成有介電材料墊層326。根據一些實施例，介電材料墊層326的厚度不小於約100nm，例如不小於100nm。在一些實施例中，介電材料墊層326的厚度可介於 在約100nm與約300nm之間，例如在100nm與300nm之間(例如是100nm、120nm、140nm、150nm、160nm、180nm、200nm、220nm、240nm、250nm、260nm、280nm、300nm，或由這些值中的任何一個為下邊界的任何範圍，或在由這些值中的任兩者限定的任何範圍內)。如下文關於第3C圖和第3D圖的詳細描述，當在虛設介電材料層322和介電材料墊層326處發生凹陷時，介電材料墊層326的厚度需足以可使後續要沉積在介電材料墊層326的頂表面上的源極導體層332的底表面墊高至一定高度，使得多餘之源極導體層332可以藉由平坦化製程而被完全去除。
在一些實施例中，介電材料墊層326可通過例如ALD、CVD、PVD或其任何組合的一種或多種沉積製程沉積形成。介電材料墊層326材質為介電材料，例如是氧化矽。根據一些實施例，介電材料墊層326例如是使用TEOS為源氣體的CVD製程形成。或者，在一些實施例中，介電材料墊層326可通過在虛設介電材料層322上旋塗上SOD材料(例如氧化矽)來形成。根據一些實施例，旋塗包含將塗層材料蒸鍍到晶圓上，然後高速旋轉晶圓使塗層擴散變薄。另外，在一些實施例中，介電材料墊層326可與虛設介電材料層322通過相同之沉積製程形成，包含相同之介電材料。應當理解，當虛設介電材料層322和介電材料墊層326是在單個製程中形成時，需使兩者之介電材料層的總厚度不小於約100nm，例如在約100nm和約300nm之間。
接著，如第4圖所示，進行步驟408，形成沿著垂直方向延伸穿過介電材料墊層、虛設介電材料層和介電材料堆疊層的縫隙開口。如第3B圖所示，可藉由蝕刻製程移除部分介電材料墊層326、虛設介電材料層322和介電材料堆疊層304中的電介質/犧牲層對，形成顯露出基底302的縫隙開口328。蝕刻製程可 以是濕蝕刻製程或乾蝕刻製程(例如DRIE製程)。縫隙開口328可以形成在介電材料堆疊層304的內部區域310和外部區域312中。
接著，如第4圖所示，進行步驟410，通過縫隙開口將介電材料堆疊層的犧牲層替換成導體層，以形成位於基底上方且包括交錯設置的導體層和介電材料層的記憶體元件疊層。在一些實施例中，記憶體元件疊層包括位在記憶體元件疊層的一邊緣處的階梯結構，大致上由介電材料堆疊層的階梯結構定義形成。根據一些實施例，在形成記憶體元件疊層之後，位於階梯結構正上方的部分的介電材料墊層和虛設介電材料層會發生凹陷，其中介電材料墊層在階梯結構正上方的部分的頂表面仍高於虛設介電材料層在階梯結構外的另一部分(例如位於內部區域310正上方)的頂表面。
如第3C圖所示，在介電材料堆疊層304的內部區域310中形成的縫隙開口328可作為閘極替換製程的通道，以用導體層307替換掉介電材料堆疊層304中的犧牲層306而形成「導體/介電材料層對」。在一些實施例中，閘極替換製程包含進行選擇性濕蝕刻製程，通過縫隙開口328選擇性的移除掉介電材料層308(例如氧化矽)之間的犧牲層306(例如氮化矽)，然後形成導體層307(例如鎢)填充移除犧牲層306而留下的縫隙。可以通過PVD、CVD、ALD、電化學沉積或其任何組合來沉積導體層307。導體層307可包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。藉由上述閘極替換製程，可將第3A圖和第3B圖中的介電材料堆疊層304轉變為第3C圖中的記憶體元件疊層305，其包括基底302上的導體/介電材料層對，即交錯的導體層307和介電材料層308。與介電材料堆疊層304一樣，記憶體元件疊層305可以包括內部區域310和外部區域312以及在相同邊緣位置的階梯結構111。
如前文所述，形成縫隙開口328和記憶體元件疊層305的過程中(例如是形成縫隙開口328的蝕刻製程和形成記憶體元件疊層305的閘極替換製程)可以引起外部區域312的階梯結構311正上方的介電層(例如虛設介電材料層322和介電材料墊層326)發生凹陷，使得介電層(例如虛設介電材料層322和介電材料墊層326)向下彎曲(即朝向階梯結構311)。也就是說，在形成記憶體元件疊層305之後，階梯結構311正上方的虛設介電材料層322和介電材料墊層326會發生凹陷，使得介電材料墊層326的部分頂表面和虛設介電材料層322的部分底表面變成碟形(彎曲)表面。為了確保沉積在介電材料墊層326頂表面上的源極導體層332可以在後續的平坦化製程中被完全去除，介電材料墊層326在階梯結構311正上方的部分的頂表面A(例如頂表面的最低點)高於虛設介電材料層322在階梯結構311外(即在內部區域310)的另一部分的頂表面B，如第3C圖所示。
接著，如第4圖所示，進到步驟412，在介電材料墊層上沉積源極導體層，並使源極導體層填入縫隙開口中以在縫隙開口中形成源極接觸部。在一些實施例中，沉積源極導體層之前可包含先沉積一多晶矽材料以部分填充縫隙開口來形成源極接觸部的下部，然後再沉積源極導體層填充縫隙開口剩餘的部分來形成源極接觸部的上部。
如圖3D所示，可通過PVD、CVD、ALD、電化學沉積或其任何組合，形成(例如沉積)多晶矽材料以填充部分縫隙開口328，形成源極接觸部的下部330，然後再通過PVD、CVD、ALD、電化學沉積或其任何組合，全面性的在介電材料墊層326上形成(例如沉積)源極導體層332並填充縫隙開口328剩餘的部分，以形成源極接觸部的上部334。源極導體層332可包括導電材料，包括但不 限於金屬(例如，W、Co、Cu、Al等)、多晶矽、矽化物或其任何組合。在一些實施例中，在縫隙開口328的側壁上形成有作為絕緣層的介電材料層(例如氧化矽層)，以電性隔離源極接觸部與記憶體元件疊層305中包圍在源極接觸部周圍的導體層307。每個源極接觸部的下部330的下端可以與基底302中的摻雜區域(圖未示)接觸。摻雜區域可以使用離子植入製程然後進行熱退火形成在基底302中。應當理解，在一些實施例中，可選擇以源極導體層332(例如鎢層)完全填充縫隙開口328來形成源極接觸部(其與記憶體元件疊層的導體層307之間仍由間隔物電性隔離)。
如圖3D所示，由於源極導體層332直接沉積在介電材料墊層326上，因此源極導體層332在階梯結構311正上方的部分的底表面會與介電材料墊層326在階梯結構311正上方的部分的碟形的頂表面A重疊。因此，源極導體層332在階梯結構311正上方的部分的底表面也會高於虛設介電材料層322在階梯結構311外(即在內部區域310正上方)的另一部分的頂表面B，藉此，可確保當平坦化製程顯露出虛設介電材料層322的頂表面B(或原頂表面B下方一研磨後的頂表面)時，可以完全去除縫隙開口328之外的源極導體層332而沒有任何殘留物。應當理解，在一些情況下，形成源極接觸部的過程(例如熱退火)可能加劇階梯結構311正上方之介電材料的凹陷程度，更降低了源極導體層332的碟形的底表面。因此，根據一些實施例，在形成源極接觸部之後，源極導體層332在階梯結構311正上方的部分的底表面(即與介電材料墊層326頂表面A重疊的面)需要仍然高於虛設介電材料層322在階梯結構311外(即在內部區域310正上方)的另一部分的頂表面B，以確保沒有導體殘留物。
接著，如第4圖所示，進行步驟414，對介電材料墊層上的源極導體 層和至少部分介電材料墊層進行移除製程。在一些實施例中，移除製程例如是一平坦化製程，例如是一CMP製程以平坦化源極導體層並同時去除部分源極導體層以暴露其正下方的介電材料墊層。接著，再通過例如濕蝕刻製程來蝕刻移除部分介電材料墊層。後續，再通過另一次平坦化製程，例如另一次CMP製程以再次平坦化源極導體層來完全去除源極導體層位於縫隙開口328外的多餘部分。
如圖3E中所示，藉由進行一平坦化製程，例如進行一第一CMP製程以平坦化源極導體層332並移除部分源極導體層332。根據一些實施例，第一CMP製程包含使用研磨和腐蝕性化學漿料(通常是膠體)搭配研磨墊和保持環，利用化學和機械力來平坦化材料表面。根據一些實施例，第一CMP製程為包含使用適用於平坦化源極導體層332之金屬材料(例如鎢)的漿料和其他條件的金屬CMP製程。根據一些實施例，可以控制第一CMP製程直到研磨至暴露出介電材料墊層326的至少一部分時就停止。一旦暴露出介電材料墊層326即停止對源極導體層332的金屬CMP製程，避免使用金屬CMP製程的漿料和研磨條件來對介電材料墊層326的介電材料進行研磨。
如第3F圖所示，可通過例如濕蝕刻製程來蝕刻移除部分介電材料墊層326。濕蝕刻製程是一種使用液體化學品或蝕刻劑從晶圓上去除材料的製程。所述濕蝕刻製程可使用適用於蝕刻移除介電材料墊層326之介電材料的蝕刻劑。例如，在介電材料墊層326由氧化矽構成的一些實施例中，蝕刻劑可包括任何適當濃度的氫氟酸(HF)。根據一些實施例，濕蝕刻製程通常是等向性的，可以側向蝕刻電材料墊層326仍然被源極導體層332覆蓋的部分形成底切。可藉由控制濕蝕刻製程的製程參數(例如蝕刻劑類型、蝕刻劑濃度、蝕刻劑溫度和蝕刻 時間)來控制介電材料墊層326的移除量。
如第3G圖所示，接著，再進行另一平坦化製程，例如再進行一第二CMP製程，以完全去除源極導體層332位於縫隙開口328外的多餘的部分(如第3F圖所示)。第二CMP製程也可以是包含使用適用於平坦化源極導體層332之金屬材料(例如鎢)的漿料和其他條件的金屬CMP製程。可以藉由控制第二CMP的處理時間直到完全去除多餘的源極導體層332而沒有任何殘留物時才停止。在一些實施例中，第二CMP製程可以研磨至顯露出虛設介電材料層322在階梯結構311外(即在內部區域310正上方)的另一部分的標稱上的頂表面B才停止。應當理解，在一些實施例中，第二CMP可以停止在虛設介電材料層322的原頂表面B的下方一研磨後的頂表面B，但並未顯露出虛設介電材料層322的的底表面C，即停止在底表面C的上方。第二CMP製程也可以平坦化剩餘的介電材料墊層326，直到介電材料墊層326的研磨後頂表面與虛設介電材料層322的研磨後頂表面B齊平，即兩者共同構成標稱上平坦的一表面。由於凹陷效應，第二CMP製程之後仍可能在階梯結構311正上方存在剩餘之介電材料墊層326，其成位在階梯結構311正上方的介電層的一部分。
如第4圖所示，接著進行步驟416，形成沿著垂直方向延伸穿過剩餘的介電材料墊層和虛設介電材料層的字元線接觸部，並使字元線接觸部與階梯結構中的一導體層接觸。如第3H圖所示，各字元線接觸部336穿過階梯結構311正上方之剩餘之介電材料墊層326和虛設介電材料層322。每個字元線接觸部336與階梯結構311之一相應的「導體/介電材料層對」中的導體層(字元線)307接觸。在一些實施例中，形成字元線接觸部336的方法包含先進行一蝕刻製程(例如濕蝕刻製程和/或乾蝕刻製程)以形成穿過階梯結構311正上方之介電層(包含 覆蓋階梯結構311之介電層以及剩餘之介電材料墊層326和虛設介電材料層322)並顯露出相應的導體層307的開口，然後通過ALD、CVD、PVD、電化學沉積或其任何組合形成導電材料填充該開口。在一些實施例中，形成導電材料填充開口之前，還包含在開口中填充其他用作附著/隔離層的導電材料。形成字元線接觸部336開口的蝕刻製程可以通過對於不同材料的蝕刻選擇性來控制對於介電層的蝕刻。例如，蝕刻至顯露出階梯結構311的導體層307時即停止對介電層的蝕刻。
綜上所述，本發明公開了一種3D記憶體元件的製作方法，包含在一基底上方形成沿著一垂直方向延伸穿過一介電材料堆疊層的一通道結構，其中該介電材料堆疊層包括沿著該垂直方向交錯設置的複數個犧牲層和複數個介電材料層。在該介電材料堆疊層上沉積一虛設介電材料層，其中該虛設介電材料層填入沿著該垂直方向延伸穿過該介電材料堆疊層的一虛設通道孔中，以形成一虛設通道結構。在該虛設介電材料層上形成一介電材料墊層。形成沿著該垂直方向延伸穿過該介電材料墊層、該虛設介電材料層和該介電材料堆疊層的一縫隙開口。通過該縫隙開口將該介電材料堆疊層的該些犧牲層替換成複數個導體層，以形成位於該基底上方且包括交錯設置的該些導體層和該些介電材料層的一記憶體元件疊層。在該介電材料墊層上沉積一源極導體層，該源極導體層填入該縫隙開口中以在該縫隙開口中形成一源極接觸部。移除該縫隙開口外多餘的該源極導體層以及至少部分該介電材料墊層。
在一些實施例中，該介電材料墊層的厚度不小於100nm。根據一些實施例，該介電材料墊層的厚度介於100nm和300nm之間。
在一些實施例中，該介電材料墊層包括氧化矽。在一些實施例中，該介電材料墊層和該虛設介電材料層包括相同的介電材料。該介電材料墊層包括一旋塗式介電材料(SOD)。
在一些實施例中，移除該縫隙開口外多餘的該源極導體層以及至少部分該介電材料墊層的步驟包括進行一平坦化製程，以去除該源極導體層的至少一部分以暴露出其下方的該介電材料墊層，然後進行一蝕刻製程，以移除至少部分暴露的該介電材料墊層，接著再進行另一平坦化製程，以去除該縫隙開口外的多餘的該源極導體層。該平坦化製程以及該另一平坦化製程分別包括化學機械研磨(CMP)製程，該蝕刻製程包括濕蝕刻製程。
在一些實施例中，在形成該虛設通道結構之前，還包含在該介電材料堆疊層的一邊緣處形成一階梯結構。在去除該縫隙開口之外的該源極導體層以及至少部分該介電材料墊層之後，還包含形成沿著該垂直方向延伸穿過剩餘的該介電材料墊層和該虛設介電材料層的一字元線接觸部，其中該字元線接觸部與該階梯結構中的一該導體層接觸。
在一些實施例中，在形成該記憶體元件疊層之後，在該介電材料墊層和該虛設介電材料層在該階梯結構正上方的部分處發生凹陷，並且該介電材料墊層在該階梯結構正上方的部分的頂表面高於該虛設介電材料層在該階梯結構外的另一部分的頂表面。
在一些實施例中，形成該源極接觸部的步驟包括在沉積該源極導體層之前，沉積一多晶矽材料至該縫隙開口中以形成該源極接觸部的一下部。
本發明另一方面公開了一種3D記憶體元件的方法，包含在一基底上方形成一介電材料堆疊層，該介電材料堆疊層包括沿著一垂直方向交錯設置的複數個犧牲層和複數個介電材料層，然後形成各自沿著該垂直方向延伸穿過該介電材料堆疊層的一通道結構和一虛設通道結構。在該介電材料堆疊層上方形成一介電材料墊層，其中該介電材料墊層的厚度不小於100nm。形成沿著該垂直方向延伸穿過該介電材料墊層和該介電材料堆疊層的一縫隙開口。通過該縫隙開口將該些犧牲層替換成複數個導體層，以在該基底上方形成一記憶體元件疊層，該記憶體元件疊層包括該些導體層和該些介電材料層沿著該垂直方向交錯設置，其中該記憶體元件疊層的一邊緣處包含一階梯結構。在該介電材料墊層上沉積一源極導體層並填入該縫隙開口中，以在該縫隙開口中形成一源極接觸部。移除該縫隙開口外多餘的該源極導體層以及部分該介電材料墊層。形成沿著該垂直方向延伸穿過剩餘該介電材料墊層的一字元線接觸部，以接觸該記憶體元件疊層的該階梯結構中的一該導體層。
在一些實施例中，該介電材料墊層的厚度介於100nm和300nm之間。
在一些實施例中，該介電材料墊層包括氧化矽。在一些實施例中，該介電材料墊層包括一旋塗式介電材料(SOD)。
在一些實施例中，移除該縫隙開口外多餘的該源極導體層以及至少部分該介電材料墊層的步驟包括進行一平坦化製程，以去除該源極導體層的至少一部分以暴露出其下方的該介電材料墊層，然後進行一蝕刻製程，以移除至少部分暴露的該介電材料墊層，接著再進行另一平坦化製程，以去除該縫隙開 口外的多餘的該源極導體層。該平坦化製程以及該另一平坦化製程分別包括化學機械研磨(CMP)製程，該蝕刻製程包括濕蝕刻製程。
在一些實施例中，形成該源極接觸部的步驟包括在沉積該源極導體層之前，沉積一多晶矽材料至該縫隙開口中以形成該源極接觸部的一下部。
本發明再另一方面提供了一種3D記憶體元件，一基底、一記憶體元件疊層位於該基底上，該記憶體元件疊層包含沿著一垂直方向交錯設置的複數個導體層和複數個介電材料層，以及在該記憶體元件疊層之一邊緣處的一階梯結構、一通道結構，沿著該垂直方向延伸穿過該記憶體元件疊層、一第一介電材料層，位於該記憶體元件疊層上方，其中該第一介電材料層位在該階梯結構正上方的部分具有碟形的一底表面，以及一第二介電材料層，位於該階梯結構正上方的該第一介電材料層上，其中該第二介電材料層具有標稱上平坦的一頂表面。
在一些實施例中，該3D記憶體元件還包括一線字元線接觸部，該線字元線接觸部沿著該垂直方向延伸穿過剩餘該介電材料墊層的一字元線接觸部，以接觸該記憶體元件疊層的該階梯結構中的一該導體層。
在一些實施例中，該第二介電材料層包括氧化矽。在一些實施例中，該第一介電材料層和該第二介電材料層包括相同的介電材料。在一些實施例中，該第二介電材料層包括旋塗式介電材料(SOD)。
在一些實施例中，該3D記憶體元件還包括一虛設通道結構，該虛設 通道結構沿著該垂直方向延伸穿過該記憶體元件疊層，該虛設通道結構填充有該第一介電材料層。
在一些實施例中，該3D記憶體元件還包括一源極接觸部，該源極接觸部沿著該垂直方向延伸穿過記憶體元件疊層並電連接至該通道結構的一源極。根據一些實施例，該源極接觸部的一下部包括多晶矽材料，該源極接觸部的一上部包括金屬。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。為了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範 圍。
X、Y:方向
A:頂表面
B:頂表面
302:基底
303:氧化矽層
305:記憶體元件疊層
307:導體層
308:介電材料層
310:內部區域
311:階梯結構
312:外部區域
314:NAND記憶體串
316:通道結構
318:插塞
320:插塞
322:虛設介電材料層
324:虛設通道結構
326:介電材料墊層
330:下部
332:源極導體層
334:上部

Claims (20)

  1. 一種三維(3D)記憶體元件的製作方法，包括：在一基底上方形成沿著一垂直方向延伸穿過一介電材料堆疊層的一通道結構，其中該介電材料堆疊層包括沿著該垂直方向交錯設置的複數個犧牲層和複數個介電材料層；在該介電材料堆疊層上沉積一虛設介電材料層，其中該虛設介電材料層填入沿著該垂直方向延伸穿過該介電材料堆疊層的一虛設通道孔中，以形成一虛設通道結構；在該虛設介電材料層上形成一介電材料墊層；形成沿著該垂直方向延伸穿過該介電材料墊層、該虛設介電材料層和該介電材料堆疊層的一縫隙開口；通過該縫隙開口將該介電材料堆疊層的該些犧牲層替換成複數個導體層，以形成位於該基底上方且包括交錯設置的該些導體層和該些介電材料層的一記憶體元件疊層；在該介電材料墊層上沉積一源極導體層，該源極導體層填入該縫隙開口中以在該縫隙開口中形成一源極接觸部；以及進行一平坦化製程以移除該縫隙開口外多餘的該源極導體層以及至少部分該介電材料墊層並顯露出部分該虛設介電材料層。
  2. 根據申請專利範圍第1項所述之方法，其中該介電材料墊層的厚度不小於100nm。
  3. 根據申請專利範圍第2項所述之方法，其中該介電材料墊層的厚度介於100nm和300nm之間。
  4. 根據申請專利範圍第1項所述之方法，其中該介電材料墊層包括氧化矽。
  5. 根據申請專利範圍第1項所述之方法，其中該介電材料墊層和該虛設介電材料層包括相同的介電材料。
  6. 根據申請專利範圍第1項所述之方法，其中該介電材料墊層包括一旋塗式介電材料(SOD)。
  7. 根據申請專利範圍第1項所述之方法，其中該平坦化製程的步驟包括：進行一第一平坦化製程，以去除該源極導體層的至少一部分以暴露出其下方的該介電材料墊層；進行一蝕刻製程，以移除至少部分暴露的該介電材料墊層；以及進行一第二平坦化製程，以去除該縫隙開口外的多餘的該源極導體層以及至少部分該介電材料墊層至顯露出部分該虛設介電材料層。
  8. 根據申請專利範圍第7項所述之方法，其中該第一平坦化製程以及該第二平坦化製程分別包括化學機械研磨(CMP)製程，其中該蝕刻製程包括濕蝕刻製程。
  9. 根據申請專利範圍第1項所述之方法，還包括：在形成該虛設通道結構之前，在該介電材料堆疊層的一邊緣處形成一階梯結構；以及 在去除該縫隙開口之外的該源極導體層以及至少部分該介電材料墊層之後，形成沿著該垂直方向延伸穿過剩餘的該介電材料墊層和該虛設介電材料層的一字元線接觸部，其中該字元線接觸部與該階梯結構中的一該導體層接觸。
  10. 根據申請專利範圍第9項所述之方法，其中在形成該記憶體元件疊層之後，在該介電材料墊層和該虛設介電材料層在該階梯結構正上方的部分處發生凹陷，並且該介電材料墊層在該階梯結構正上方的部分的頂表面高於該虛設介電材料層在該階梯結構外的另一部分的頂表面。
  11. 根據申請專利範圍第1項所述之方法，其中形成該源極接觸部包括在沉積該源極導體層之前，沉積一多晶矽材料至該縫隙開口中以形成該源極接觸部的一下部。
  12. 一種三維(3D)記憶體元件的製作方法，包括：在一基底上方形成一介電材料堆疊層，該介電材料堆疊層包括沿著一垂直方向交錯設置的複數個犧牲層和複數個介電材料層；形成各自沿著該垂直方向延伸穿過該介電材料堆疊層的一通道結構和一虛設通道結構；在該介電材料堆疊層上方形成一介電材料墊層，其中該介電材料墊層的厚度不小於100nm；形成沿著該垂直方向延伸穿過該介電材料墊層和該介電材料堆疊層的一縫隙開口；通過該縫隙開口將該些犧牲層替換成複數個導體層，以在該基底上方形成 一記憶體元件疊層，該記憶體元件疊層包括該些導體層和該些介電材料層沿著該垂直方向交錯設置，其中該記憶體元件疊層的一邊緣處包含一階梯結構；在該介電材料墊層上沉積一源極導體層並填入該縫隙開口中，以在該縫隙開口中形成一源極接觸部；進行一平坦化製程以移除該縫隙開口外多餘的該源極導體層以及部分該介電材料墊層至顯露出部分該虛設介電材料層；以及形成沿著該垂直方向延伸穿過剩餘該介電材料墊層的一字元線接觸部，以接觸該記憶體元件疊層的該階梯結構中的一該導體層。
  13. 根據申請專利範圍第12項所述之方法，其中該介電材料墊層包括氧化矽。
  14. 根據申請專利範圍第12項所述之方法，其中該平坦化製程的步驟包括：進行一第一平坦化製程，以去除至少部分該源極導體層以暴露出其下方的該介電材料墊層；進行一蝕刻製程，以移除至少部分暴露的該介電材料墊層；以及進行一第二平坦化製程，以去除該縫隙開口外的多於的該源極導體層以及至少部分該介電材料墊層至顯露出部分該虛設介電材料層。
  15. 根據申請專利範圍第12項所述之方法，其中形成該源極接觸部包括在沉積該源極導體層之前，沉積一多晶矽材料至該縫隙開口中以形成該源極接觸部的一下部。
  16. 一種三維(3D)記憶體元件，包括：一基底；一記憶體元件疊層位於該基底上，該記憶體元件疊層包含沿著一垂直方向交錯設置的複數個導體層和複數個介電材料層，以及在該記憶體元件疊層之一邊緣處的一階梯結構；一通道結構，沿著該垂直方向延伸穿過該記憶體元件疊層；一第一介電材料層，位於該記憶體元件疊層上方，其中該第一介電材料層位在該階梯結構正上方的部分具有碟形的一底表面；以及一第二介電材料層，位於該階梯結構正上方的該第一介電材料層上，其中該第二介電材料層具有標稱上平坦的一頂表面。
  17. 根據申請專利範圍第16項所述之記憶體元件，其中該第二介電材料層包括氧化矽。
  18. 根據申請專利範圍第16項所述之記憶體元件，其中該第一介電材料層和該第二介電材料層包括相同的介電材料。
  19. 根據申請專利範圍第18項所述之記憶體元件，其中該第二介電材料層包括旋塗式介電材料(SOD)。
  20. 根據申請專利範圍第16項所述之記憶體元件，還包括一虛設通道結構，該虛設通道結構沿著該垂直方向延伸穿過該記憶體元件疊層，該虛設通道結構填充有該第一介電材料層。
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