JP2017054989A - 集積回路装置の製造方法 - Google Patents
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Abstract
【課題】形状精度が高い集積回路装置の製造方法を提供する。
【解決手段】実施形態に係る集積回路装置の製造方法は、表面に凹部11が形成された下地部材10上に、前記凹部の直上域に配置された部分の一部の上面12cが前記下地部材における前記凹部の周囲の部分の上面10aよりも下方に位置するように第1膜12を形成する工程と、前記第1膜上に、前記凹部の直上域に配置された部分全体の上面13cが前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第2膜13を形成する工程と、前記第1膜の研磨速度が前記第2膜の研磨速度よりも高くなる条件で、前記第2膜及び前記第1膜に対して平坦化処理を施すことにより、前記第2膜及び前記第1膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。
【選択図】図3
【解決手段】実施形態に係る集積回路装置の製造方法は、表面に凹部11が形成された下地部材10上に、前記凹部の直上域に配置された部分の一部の上面12cが前記下地部材における前記凹部の周囲の部分の上面10aよりも下方に位置するように第1膜12を形成する工程と、前記第1膜上に、前記凹部の直上域に配置された部分全体の上面13cが前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第2膜13を形成する工程と、前記第1膜の研磨速度が前記第2膜の研磨速度よりも高くなる条件で、前記第2膜及び前記第1膜に対して平坦化処理を施すことにより、前記第2膜及び前記第1膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。
【選択図】図3
Description
実施形態は、集積回路装置の製造方法に関する。
近年、半導体記憶装置におけるメモリセルの高集積化を目的として、複数枚の電極膜を積層させた積層体の内部にメモリセルを三次元的に配置した積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、メモリセルから電極膜を引き出すために、積層体に谷状の凹部を形成し、その側面に配線を露出させている。この凹部内には、層間絶縁膜が埋め込まれる。
実施形態の目的は、形状精度が高い集積回路装置の製造方法を提供することである。
実施形態に係る集積回路装置の製造方法は、表面に凹部が形成された下地部材上に、前記凹部の直上域に配置された部分の一部の上面が前記下地部材における前記凹部の周囲の部分の上面よりも下方に位置するように第1膜を形成する工程と、前記第1膜上に、前記凹部の直上域に配置された部分全体の上面が前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第2膜を形成する工程と、前記第1膜の研磨速度が前記第2膜の研磨速度よりも高くなる条件で、前記第2膜及び前記第1膜に対して平坦化処理を施すことにより、前記第2膜及び前記第1膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、を備える。
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る集積回路装置を示す断面図である。
なお、以下に示す各図は模式的なものであり、各部の寸法比は必ずしも正確ではない。また、図間における寸法比も必ずしも一致していない。
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る集積回路装置を示す断面図である。
なお、以下に示す各図は模式的なものであり、各部の寸法比は必ずしも正確ではない。また、図間における寸法比も必ずしも一致していない。
図1に示すように、本実施形態に係る集積回路装置1においては、下地部材10が設けられている。下地部材10の形状は略板状である。下地部材10内には、集積回路が形成されている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。下地部材10の上面10aに対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とし、下地部材10の上面10aに対して垂直な方向を「Z方向」とする。
下地部材10の表面には、X方向に延びる谷状の凹部11が形成されている。凹部11の一対の上縁部11aが離隔する方向はY方向である。また、凹部11のY方向に向いた側面11bの形状は階段状である。このため、凹部11の上縁部11a間の距離L1は、凹部11の底面11cにおけるY方向の長さL2よりも長い。すなわち、L1>L2である。距離L1は例えば数mm(ミリメートル)である。また、凹部11の深さDは、例えば、1μm(マイクロメートル)程度である。下地部材10における凹部11を除く部分10bの上面10aは、略平坦である。
凹部11内には、シリコン酸化物を主成分とするシリコン酸化膜(第1膜)12が設けられている。また、シリコン酸化膜12の中央部上には、シリコン酸化物を主成分とするシリコン酸化膜(第2膜)13が設けられている。シリコン酸化膜12は、例えば、PSZ(Polysilazane:ポリシラザン)を材料とした塗布法によって形成されたものである。シリコン酸化膜13は、例えば、d−TEOS(Tetra Ethyl Ortho Silicate:Si(OC2H5)4)を原料としたCVD(Chemical Vapor Deposition:化学気相成長)法により形成されたものである。
シリコン酸化膜12及びシリコン酸化膜13には、意図的に不純物は添加されていないが、成膜プロセスに起因する不純物は含有している。例えば、シリコン酸化膜13の炭素濃度は、シリコン酸化膜12の炭素濃度よりも高い。例えば、シリコン酸化膜12の炭素濃度は1×1020atoms/cm3より低く、シリコン酸化膜13の炭素濃度は1×1020atoms/cm3より高い。また、CMP(Chemical Mechanical Polishing:化学的機械的研磨)を施すと、シリコン酸化膜12の研磨速度はシリコン酸化膜13の研磨速度よりも高い。一般に、CMPにおける研磨速度とウェットエッチング処理におけるエッチング速度との間には、正の相関関係がある。従って、仮にウェットエッチングを施すと、シリコン酸化膜12のエッチング速度はシリコン酸化膜13のエッチング速度よりも高い。このため、集積回路装置1の図1に示す断面に対してウェットエッチングを施すと、シリコン酸化膜12とシリコン酸化膜13の界面を観察できる可能性が高い。
シリコン酸化膜12及びシリコン酸化膜13により、層間絶縁膜14が形成されている。層間絶縁膜14は、凹部11を埋め込むように凹部11内に配置されている。また、下地部材10における凹部11を除く部分10b上には、層間絶縁膜14は配置されていない。層間絶縁膜14の上面14aは連続面であり、下地部材10における凹部11の周囲の部分10bの上面10aと同じか又はそれよりも低い位置にある。
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図2(a)及び(b)、図3(a)及び(b)、図4(a)及び(b)は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
図2(a)及び(b)、図3(a)及び(b)、図4(a)及び(b)は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
先ず、図2(a)に示すように、下地部材10を用意する。下地部材10の表面には、凹部11が形成されている。凹部11の形状は、上述のとおりである。
次に、図2(b)に示すように、下地部材10上に、PSZを塗布し、熱処理を施すことにより、シリコン酸化膜12を形成する。シリコン酸化膜12の上面12aの形状は、下地部材10の表面の形状を反映した形状となり、凹部11の直上域には凹部12bが形成される。但し、塗布材料の流れ込みにより、凹部12bの深さは、凹部11よりも浅くなる。すなわち、シリコン酸化膜12における凹部11の底面11c上に配置された部分の厚さt1は、凹部11が形成されていない領域に配置された部分の厚さt2よりも厚くなる。
但し、厚さt1は、凹部11の深さDよりも薄くする。すなわち、D>t1>t2とする。これにより、シリコン酸化膜12のうち、凹部11の直上域に配置された部分の一部の上面12cが、下地部材10における凹部11の周囲の部分10bの上面10aよりも下方に位置する。厚さt2は、例えば、0.5μmとする。
次に、図3(a)に示すように、シリコン酸化膜12上に、d−TEOSを原料としたCVD法により、シリコン酸化膜13を形成する。シリコン酸化膜13の上面13aの形状は、シリコン酸化膜12の上面12aの形状を反映した形状となり、凹部11の直上域には凹部13bが形成される。シリコン酸化膜13はCVD法により形成しているため、シリコン酸化膜13の厚さは略均一になる。従って、凹部13bの深さは、凹部12bの深さとほぼ等しい。また、シリコン酸化膜12の上面12aにおける凹部11の直上域には、凹部12bが形成されているため、シリコン酸化膜13における凹部11の直上域に配置された部分は、部分10bの直上域に配置された部分よりも下方に位置する。
シリコン酸化膜13の厚さt3は、凹部11の深さDとシリコン酸化膜12における凹部11内に配置された部分の厚さt1との差(D−t1)よりも厚くする。すなわち、t3>D−t1とする。これにより、シリコン酸化膜13における凹部11の直上域に配置された部分全体の上面13cは、下地部材10における凹部11の周囲の部分10bの上面10aよりも上方に位置する。例えば、厚さt3は、1〜1.5μmとする。また、上述の如く、シリコン酸化膜13の炭素濃度はシリコン酸化膜12の炭素濃度よりも高い。シリコン酸化膜12及びシリコン酸化膜13により、層間絶縁膜14が構成される。
次に、図3(b)に示すように、層間絶縁膜14に対して、平坦化処理、例えばCMPを施す。このCMPは、凹部11内に上面が略平坦な層間絶縁膜14を残留させつつ、下地部材10における凹部11を除く部分10b上からは層間絶縁膜14を完全に除去することを目的とする。このとき、CMPの条件は、シリコン酸化膜12の研磨速度がシリコン酸化膜13の研磨速度よりも高くなるような条件とする。シリコン酸化膜12は塗布法により形成されており、シリコン酸化膜13はCVD法により形成されているため、シリコン酸化膜12の膜質はシリコン酸化膜13の膜質よりも粗である。このため、このような条件を実現することは容易である。
一般に、CMPにおいては、研磨対象部材は上部から下部に向かって完全に平面的に研磨されるわけではなく、上部が残留している段階で、下部の露出部分もある程度研磨されてしまう。このため、研磨対象部材の上面に凹凸が形成されていると、凹凸の高低差分だけ研磨しても、凹凸を完全に解消することはできない。従って、初期状態の凹凸が十分に大きい場合は、CMPの終了時点においても、研磨対象部材の上面に凹凸が残留してしまうことがあり、特に、凹部や凹部周囲の平坦部の平面寸法が大きいときに、このような傾向が高くなる。
このため、図3(b)に示すように、CMPの初期段階においては、上層側のシリコン酸化膜13が上面側から研磨されていく。しかしながら、CMPを続けていくと、段差部分、すなわち、シリコン酸化膜13のうち、凹部11の上縁部11aの近傍に配置された部分が他の部分よりも優先的に研磨されるため、図4(a)に示すように、シリコン酸化膜13における凹部11の上縁部11aの近傍に配置された部分が最初に消失し、シリコン酸化膜12が露出する。このとき、凹部11の底面11cの直上域、及び、下地部材10における凹部11から離れた部分上には、シリコン酸化膜13が残留している。
シリコン酸化膜12の研磨速度はシリコン酸化膜13の研磨速度よりも高いため、一旦シリコン酸化膜12が露出されると、図4(b)に示すように、シリコン酸化膜12はシリコン酸化膜13よりも高い速度で研磨されていき、層間絶縁膜14の厚さが均一化されていく。すなわち、凹部11の直上域においてシリコン酸化膜13を残しつつ、周囲のシリコン酸化膜12が除去されていくことにより、凹部13bが浅くなっていく。そして、図1に示すように、下地部材10における凹部11を除く部分10b上から層間絶縁膜14が除去されたら、CMPを停止する。このようにして、本実施形態に係る集積回路装置1が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、図2(b)に示す工程において、凹部11が形成された下地部材10上に塗布法によりシリコン酸化膜12を形成し、図3(a)に示す工程において、シリコン酸化膜12上にCVD法によりシリコン酸化膜13を形成している。このため、シリコン酸化膜12とシリコン酸化膜13との間に高い研磨レート比を実現することができる。具体的には、シリコン酸化膜12の研磨速度をシリコン酸化膜13の研磨速度よりも高くすることができる。そして、図3(b)〜図4(b)に示す工程において、CMPを施している。
本実施形態においては、図2(b)に示す工程において、凹部11が形成された下地部材10上に塗布法によりシリコン酸化膜12を形成し、図3(a)に示す工程において、シリコン酸化膜12上にCVD法によりシリコン酸化膜13を形成している。このため、シリコン酸化膜12とシリコン酸化膜13との間に高い研磨レート比を実現することができる。具体的には、シリコン酸化膜12の研磨速度をシリコン酸化膜13の研磨速度よりも高くすることができる。そして、図3(b)〜図4(b)に示す工程において、CMPを施している。
このとき、シリコン酸化膜12の形状は凹部11を反映するため、シリコン酸化膜13における凹部11の直上域に配置された部分は、下地部材10における凹部11を除く部分10b上に配置された部分よりも下方に位置する。このため、CMPの途中において、凹部11の直上域の一部にシリコン酸化膜13が残留した状態で、凹部11の上縁部11aの近傍においてシリコン酸化膜12が露出する。そして、シリコン酸化膜12の研磨速度はシリコン酸化膜13の研磨速度よりも高いため、凹部11の直上域に配置されたシリコン酸化膜13よりも、その周囲の領域に配置されたシリコン酸化膜12の方が優先的に研磨され、層間絶縁膜14の上面14aが平坦化されていく。この結果、図1に示すように、シリコン酸化膜13を過剰にオーバー研磨しなくても、下地部材10における凹部11を除く部分10bを容易に完全に露出させることができると共に、凹部11内に上面14aが略平坦な層間絶縁膜14を埋め込むことができる。これにより、下地部材10及び層間絶縁膜14を含む構造体の上面を略平坦にすることができる。
このように、本実施形態によれば、幅が数mm程度、深さが1μm程度の広くて深い凹部11に対しても、凹部11の外部にシリコン酸化膜12を残留させることなく、上面14aが略平坦な層間絶縁膜14を埋め込むことができる。これにより、以後の製造工程において、プロセス精度が向上する。例えば、リソグラフィ工程において、露光の焦点を精度良く合わせることができる。このようにして、本実施形態によれば、形状精度が高い集積回路装置の製造方法を実現することができる。
なお、本実施形態においては、シリコン酸化膜12を塗布法により形成する例を示したが、これには限定されず、シリコン酸化膜12の研磨速度をシリコン酸化膜13の研磨速度よりも高くできればよい。例えば、CVD法により、NSG(ノンドープトシリケートガラス)を堆積させることにより、シリコン酸化膜12を形成してもよい。また、シリコン酸化膜13を形成した後、更にシリコン酸化膜13上に例えばシリコン酸化膜13よりも研磨速度が高い第3膜を積層して表面の凹凸を緩和させたうえで、第3膜及び層間絶縁膜14に対してCMPを施してもよい。
(比較例)
次に、比較例について説明する。
図5(a)及び(b)は、本比較例に係る集積回路装置の製造方法を示す断面図である。
先ず、図5(a)に示すように、上面に凹部11が形成された下地部材10上に、単層のシリコン酸化膜114を形成する。シリコン酸化膜114は、凹部11内を完全に埋め込むように形成する。
次に、比較例について説明する。
図5(a)及び(b)は、本比較例に係る集積回路装置の製造方法を示す断面図である。
先ず、図5(a)に示すように、上面に凹部11が形成された下地部材10上に、単層のシリコン酸化膜114を形成する。シリコン酸化膜114は、凹部11内を完全に埋め込むように形成する。
次に、図5(b)に示すように、シリコン酸化膜114に対してCMPを施す。このCMPは、凹部11内にシリコン酸化膜114を上面が平坦な状態で残留させると共に、下地部材10における凹部11を除く部分10bを完全に露出させることを目的とする。しかしながら、このとき、シリコン酸化膜114は上部から下部に向かって完全に平面的に研磨されるわけではなく、上部が残留している段階で、下部の露出部分もある程度研磨されてしまう。このため、CMPが進行した後でも、シリコン酸化膜114の上面の初期形状が残留してしまう。すなわち、下地部材10における凹部11を除く部分10bの中央部上においてシリコン酸化膜114が残留した状態で、凹部11内に残留したシリコン酸化膜114の上面には、凹部114bが形成されてしまう。特に、下地部材10における凹部11を除く部分10bの平面寸法が大きい場合に、部分10b上に残留したシリコン酸化膜114を完全に除去しようとすると、過剰なオーバー研磨が必要となり、凹部114bがディッシングされて深くなってしまう。一方、凹部11内に残留したシリコン酸化膜114の上面を平坦にして、凹部114bが形成されないようにすると、研磨不足の状態でCMPを停止することになり、部分10b上にシリコン酸化膜114がより厚く残留してしまう。このように、本比較例においては、下地部材10及びシリコン酸化膜114を含む構造体の上面を平坦にすることが困難である。
(第2の実施形態)
次に、第2の実施形態について説明する。
図6は、本実施形態に係る集積回路装置を示す断面図である。
図7は、図6の領域Aを示す断面図である。
本実施形態は、第1の実施形態を具体化した例であり、第1の実施形態を積層型の半導体記憶装置に適用した例である。すなわち、本実施形態に係る集積回路装置は、積層型の半導体記憶装置である。
次に、第2の実施形態について説明する。
図6は、本実施形態に係る集積回路装置を示す断面図である。
図7は、図6の領域Aを示す断面図である。
本実施形態は、第1の実施形態を具体化した例であり、第1の実施形態を積層型の半導体記憶装置に適用した例である。すなわち、本実施形態に係る集積回路装置は、積層型の半導体記憶装置である。
図6に示すように、本実施形態に係る集積回路装置2においては、下地部材10において、シリコン基板20、シリコン酸化膜21、積層体25及びエッチングストッパ膜28が設けられている。
以下、下地部材10の構成を具体的に説明する。
下地部材10においては、シリコン基板20が設けられている。シリコン基板20上には、シリコン酸化膜21が設けられている。シリコン酸化膜21上には、積層体25が設けられている。積層体25においては、例えば、タングステン又はポリシリコン等の導電性部材からなる電極層27と、シリコン酸化物等の絶縁性材料からなる絶縁層26とが、交互に積層されている。なお、積層体25において、絶縁層26として空隙を形成して、上下に隣接する電極層27間を絶縁してもよい。
下地部材10においては、シリコン基板20が設けられている。シリコン基板20上には、シリコン酸化膜21が設けられている。シリコン酸化膜21上には、積層体25が設けられている。積層体25においては、例えば、タングステン又はポリシリコン等の導電性部材からなる電極層27と、シリコン酸化物等の絶縁性材料からなる絶縁層26とが、交互に積層されている。なお、積層体25において、絶縁層26として空隙を形成して、上下に隣接する電極層27間を絶縁してもよい。
積層体25には、凹部11が形成されている。凹部11の側面11bの形状は、1枚の絶縁層26及び1枚の電極層27からなる対毎にテラスTが形成された階段状である。また、積層体25の上面上、及び、凹部11の内面上には、例えばシリコン窒化物からなるエッチングストッパ膜28が設けられている。
一方、層間絶縁膜14においては、前述の第1の実施形態と同様に、シリコン酸化膜12及びシリコン酸化膜13が設けられている。
一方、層間絶縁膜14においては、前述の第1の実施形態と同様に、シリコン酸化膜12及びシリコン酸化膜13が設けられている。
集積回路装置2においては、下地部材10及び層間絶縁膜14の他に、コア部材29、シリコンピラー30、メモリ膜34、シリコン酸化膜41、プラグ42、ビット線43、コンタクト44、上層ワード線45及びシリコン酸化膜46が設けられている。
以下、集積回路装置2における下地部材10及び層間絶縁膜14以外の部分の構成を具体的に説明する。
以下、集積回路装置2における下地部材10及び層間絶縁膜14以外の部分の構成を具体的に説明する。
積層体25内には、Z方向に延び、エッチングストッパ膜28、積層体25及びシリコン酸化膜21を貫くシリコンピラー30が設けられている。シリコンピラー30の形状は下端が閉塞した円筒状である。シリコンピラー30の下端はシリコン基板20に接続されている。シリコンピラー30の内部には、シリコン酸化物からなるコア部材29が設けられている。また、シリコンピラー30と電極層27との間、及び、シリコンピラー30と絶縁層26との間には、電荷を蓄積可能なメモリ膜34が設けられている。集積回路装置2においては、シリコンピラー20と電極層27との交差部分毎に、メモリ膜34を有するメモリセルトランジスタが構成される。
図7に示すように、メモリ膜34においては、シリコンピラー30側から電極層27側に向かって、トンネル絶縁膜31、電荷蓄積膜32及びブロック絶縁膜33がこの順に積層されている。トンネル絶縁膜31は、通常は絶縁性であるが、半導体記憶装置の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜21は、例えば、単層のシリコン酸化膜、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜である。電荷蓄積膜32は電荷を蓄積する能力がある膜であり、電子のトラップサイトを持つ材料によって形成されており、例えば、シリコン窒化物により形成されている。ブロック絶縁膜33は、半導体記憶装置の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜33は、例えば、単層のシリコン酸化膜、又は、アルミニウム酸化層若しくはハフニウム酸化層等の金属酸化層とシリコン酸化層とが積層された多層膜である。
図6に示すように、下地部材10及び層間絶縁膜14上には、シリコン酸化膜41が設けられている。シリコン酸化膜41内におけるシリコンピラー30の直上域には、プラグ42が設けられている。また、凹部11の一方の側面11bの直上域には、Z方向に延び、シリコン酸化膜41、層間絶縁膜14及びエッチングストッパ膜28を貫くコンタクト44が設けられている。コンタクト44はテラスT毎に設けられており、各コンタクト44の下端は、各電極層27におけるテラスTを構成する部分に接続されている。
シリコン酸化膜41上にはX方向に延びる複数のビット線43が設けられている。ビット線43は、プラグ42を介してシリコンピラー30の上端に接続されている。また、シリコン酸化膜41上には、例えばX方向に延びる複数の上層ワード線45が設けられている。上層ワード線45は、コンタクト44を介して、電極層27に接続されている。更に、シリコン酸化膜41上には、ビット線43及び上層ワード線45を覆うように、シリコン酸化膜46が設けられている。
次に、本実施形態に係る集積回路装置の製造方法について説明する。
図8〜図10は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
図8〜図10は、本実施形態に係る集積回路装置の製造方法を示す断面図である。
先ず、図8に示すように、シリコン基板20を用意する。次に、シリコン基板20上にシリコン酸化膜21を形成する。次に、シリコン酸化膜21上に、第1層としての電極層27と第2層としての絶縁層26とを交互に積層させて、積層体25を形成する。
次に、図9に示すように、積層体25上にレジスト膜52を形成する。そして、レジスト膜52をマスクとしたエッチングと、レジスト膜52のスリミングとを交互に繰り返すことにより、1枚の電極層27及び1枚の絶縁層26からなる対毎にテラスTを形成し、積層体25に側面11bの形状が階段状である谷状の凹部11を形成する。各テラスTにおいては、電極層27が露出する。その後、レジスト膜52を除去する。
次に、図10に示すように、シリコン酸化膜21及び積層体25を覆うように、例えばシリコン窒化物からなるエッチングストッパ膜28を形成する。これにより、下地部材10が作製される。
次に、前述の第1の実施形態において説明した方法により、下地部材10上にシリコン酸化膜12及びシリコン酸化膜13を形成し、CMP等の平坦化処理を施すことにより、凹部11内に層間絶縁膜14を形成する。
次に、RIE(Reactive Ion Etching:反応性イオンエッチング)等の異方性エッチングを施すことにより、積層体25における凹部11を除く部分に、Z方向に延び、シリコン基板20に到達するメモリホール51を形成する。次に、メモリホール51の内面上に、ブロック絶縁膜33、電荷蓄積膜32及びトンネル絶縁膜31(図7参照)をこの順に形成して、メモリ膜34を形成する。次に、メモリホール51の底面上に形成されたメモリ膜34を除去した後、メモリ膜34の表面上にシリコンピラー30を形成し、シリコンピラー30内にコア部材29を埋め込む。シリコンピラー30の下端はシリコン基板20に接続させる。
次に、図6に示すように、下地部材10及び層間絶縁膜14上に、例えば、d−TEOSを原料としたCVD法により、シリコン酸化膜41を形成する。次に、リソグラフィ法、及び、エッチングストッパ膜28をストッパとしたRIE法により、シリコン酸化膜41及び層間絶縁膜14における各テラスTの直上域に、Z方向に延びるコンタクトホール53を形成する。次に、コンタクトホール53の底面において、エッチングストッパ膜28を除去して、電極層27を露出させる。次に、コンタクトホール53内にタングステン等の導電性材料を埋め込むことにより、コンタクト44を形成する。また、シリコン酸化膜41内にプラグ42を形成する。
次に、シリコン酸化膜41上に、X方向に延びる複数本のビット線43を形成すると共に、例えばX方向に延びる上層ワード線45を形成する。次に、例えば、d−TEOSを原料としたCVD法により、シリコン酸化膜41上に、ビット線43及び上層ワード線45を埋め込むように、シリコン酸化膜46を形成する。このようにして、本実施形態に係る集積回路装置2が製造される。
なお、シリコン酸化膜13、シリコン酸化膜41及びシリコン酸化膜46は、いずれもd−TEOSを原料としたCVD法によって形成しているため、図6に示す断面において、シリコン酸化膜13とシリコン酸化膜41との界面、及び、シリコン酸化膜41とシリコン酸化膜46との界面が明瞭には観察されない可能性がある。これに対して、シリコン酸化膜12は塗布法によって形成しているため、シリコン酸化膜12とシリコン酸化膜13との界面は、明瞭に観察される可能性が高い。
次に本実施形態の効果について説明する。
本実施形態においては、凹部11内に埋め込む層間絶縁膜14の上面14aを略平坦にすることができるため、例えば、コンタクトホール53を形成するためのリソグラフィにおいて、露光の焦点を正確に合わせることができる。これにより、コンタクトホール53の位置精度が向上し、コンタクト44を確実にテラスTに到達させることができる。また、ビット線43及び上層ワード線45を精密に形成することができる。これらの効果により、集積回路装置2を微細化することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。
本実施形態においては、凹部11内に埋め込む層間絶縁膜14の上面14aを略平坦にすることができるため、例えば、コンタクトホール53を形成するためのリソグラフィにおいて、露光の焦点を正確に合わせることができる。これにより、コンタクトホール53の位置精度が向上し、コンタクト44を確実にテラスTに到達させることができる。また、ビット線43及び上層ワード線45を精密に形成することができる。これらの効果により、集積回路装置2を微細化することができる。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第1の実施形態と同様である。
なお、前述の第2の実施形態においては、シリコン基板20上に電極層27及び絶縁層26を積層させる例を示したが、これには限定されず、例えば、シリコン基板20上に犠牲膜及び絶縁層26を積層し、シリコンピラー30及びメモリ膜34を形成した後、犠牲膜を電極層27に置き換えてもよい。犠牲膜は、例えば、シリコン窒化物により形成することができる。更に、絶縁層26が犠牲膜との置き換えにより形成されてもよいし、シリコンピラー30及びメモリ膜34の形成後に導電性の犠牲膜を除去することで、上下に隣接する電極層27間に絶縁層26としての空隙を形成してもよい。
また、前述の第2の実施形態においては、集積回路装置が半導体記憶装置である例を示したが、これには限定されない。前述の第1の実施形態は、凹部が形成された下地部材の凹部内に膜を埋め込む場合であって、埋め込んだ膜を平坦化することが困難なほど凹部が大きい場合に、好適に適用することができる。
更に、前述の第1及び第2の実施形態においては、凹部11の側面11bの形状が階段状である例を示したが、これには限定されず、凹部の側面は斜面でもよく、垂直面であってもよい。但し、前述の第1及び第2の実施形態は、凹部の側面が階段状又は斜面である場合に、特に好ましく適用可能である。
例えば、前述の各実施形態とは異なる技術として、上面に凹凸が形成された基板の表面全体に研磨停止膜、埋込膜及び低研磨速度膜を順次形成し、これらの膜を研磨して平坦面を得ることも考えられる。この技術においては、凸部の研磨停止膜の表面と凹部の低研磨速度膜の表面とが等しい高さになるような厚さに埋込膜を形成し、その後、低研磨速度膜及び埋込膜を研磨して除去することにより、凸部の研磨停止膜及び凹部の低研磨速度膜によって平坦な表面を形成する。しかしながら、この場合は、凹部内に埋め込まれる埋込膜の膜厚を厳密に制御する必要があるが、この膜厚は凹部の形状に依存して変動するため、凹部の側面が階段状又は斜面である場合に、側面の傾斜角によらずに埋込膜の膜厚を所定値に制御することが困難である。
これに対して、前述の第1及び第2の実施形態によれば、埋込膜として下層のシリコン酸化膜12を、下地部材10における凹部11の直上域の一部において下地部材10の上面10aより下方の位置まで形成し、かつ、上層のシリコン酸化膜13を、下地部材10における凹部11の直上域の全体において下地部材10の上面10aよりも上方まで堆積させればよいため、所定の高さと等しくなるように埋込膜を形成する場合に比べ、シリコン酸化膜12及びシリコン酸化膜13の表面の位置を安定して制御することができる。
以上説明した実施形態によれば、形状精度が高い集積回路装置の製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
1、2:集積回路装置、10:下地部材、10a:上面、10b:部分、11:凹部、11a:上縁部、11b:側面、11c:底面、12:シリコン酸化膜、12a:上面、12b:凹部、12c:上面、13:シリコン酸化膜、13a:上面、13b:凹部、13c:上面、14:層間絶縁膜、14a:上面、20:シリコン基板、21:シリコン酸化膜、25:積層体、26:絶縁層、27:電極層、28:エッチングストッパ膜、29:コア部材、30:シリコンピラー、31:トンネル絶縁膜、32:電荷蓄積膜、33:ブロック絶縁膜、34:メモリ膜、41:シリコン酸化膜、42:プラグ、43:ビット線、44:コンタクト、45:上層ワード線、46:シリコン酸化膜、51:メモリホール、52:レジスト膜、53:コンタクトホール、114:シリコン酸化膜、114b:凹部、A:領域、T:テラス
Claims (5)
- 表面に凹部が形成された下地部材上に、前記凹部の直上域に配置された部分の一部の上面が前記下地部材における前記凹部の周囲の部分の上面よりも下方に位置するように第1膜を形成する工程と、
前記第1膜上に、前記凹部の直上域に配置された部分全体の上面が前記下地部材における前記凹部の周囲の部分の上面よりも上方に位置するように第2膜を形成する工程と、
前記第1膜の研磨速度が前記第2膜の研磨速度よりも高くなる条件で、前記第2膜及び前記第1膜に対して平坦化処理を施すことにより、前記第2膜及び前記第1膜における前記下地部材の前記凹部の周囲の部分の上面よりも上方に位置する部分を除去する工程と、
を備えた集積回路装置の製造方法。 - 前記第1膜及び前記第2膜は、シリコン酸化物を含む請求項1記載の集積回路装置の製造方法。
- 前記第2膜の炭素濃度は、前記第1膜の炭素濃度よりも高い請求項2記載の集積回路装置の製造方法。
- 前記第1膜は塗布法により形成し、前記第2膜は化学気相成長法により形成する請求項1〜3のいずれか1つに記載の集積回路装置の製造方法。
- 第1方向における前記凹部の上縁部間の距離は、前記第1方向における前記凹部の底面の長さよりも長い請求項1〜4のいずれか1つに記載の集積回路装置の製造方法。
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