CN112289739B - 一种三维存储器及其接触插塞的制造方法 - Google Patents

一种三维存储器及其接触插塞的制造方法 Download PDF

Info

Publication number
CN112289739B
CN112289739B CN202011171431.6A CN202011171431A CN112289739B CN 112289739 B CN112289739 B CN 112289739B CN 202011171431 A CN202011171431 A CN 202011171431A CN 112289739 B CN112289739 B CN 112289739B
Authority
CN
China
Prior art keywords
common source
manufacturing
contact hole
array common
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011171431.6A
Other languages
English (en)
Other versions
CN112289739A (zh
Inventor
李兆松
魏健蓝
毛晓明
高晶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202011171431.6A priority Critical patent/CN112289739B/zh
Publication of CN112289739A publication Critical patent/CN112289739A/zh
Application granted granted Critical
Publication of CN112289739B publication Critical patent/CN112289739B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种三维存储器及其接触插塞的制造方法，包括：提供半导体晶圆，包括衬底、堆叠结构及层间介质层，堆叠结构中形成有沿高度方向贯穿堆叠结构的阵列共源极以及位于阵列共源极外围的台阶区域；对层间介质层及堆叠结构进行刻蚀，以同时形成暴露阵列共源极的开口和台阶区域的顶部接触孔；经由开口去除阵列共源极中心的填充物，以至暴露阵列共源极边缘的第一导电介质；在开口和顶部接触孔中填充第二导电介质以形成接触插塞。本发明还提供了一种包含上述制造方法形成的接触插塞的三维存储器。本发明所提供的三维存储器及其制造方法能够简化工艺流程步骤，尤其能够减少第二导电介质的使用量以降低工艺成本。

Description

一种三维存储器及其接触插塞的制造方法
技术领域
本发明涉及半导体器件的制造领域，尤其涉及半导体器件中三维存储器及其接触插塞的制造方法。
背景技术
为了满足高效及廉价的微电子产业的发展，半导体存储器件需要具有更高的集成密度。关于半导体存储器件，因为它们的集成密度在决定产品价格方面是非常重要的，即高密度集成是非常重要的。对于传统的二维及平面半导体存储器件，因为它们的集成密度主要取决于单个存储器件所占的单位面积，集成度非常依赖于光刻、掩膜工艺的好坏。但是，即使不断用昂贵的工艺设备来提高光刻、掩膜工艺精度，集成密度的提升依旧是非常有限的。
作为克服这种二维极限的替代，三维半导体存储器件被提出，希望能够实现通过更低制造成本的工艺得到性能更为可靠的存储器结构。
在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和台阶区。台阶区用来供核心区域的堆叠层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。即三维存储器的触点可以形成在台阶区域以电连接每个单独的控制栅极的字线(WL，wordline)，从而用以实现编程/擦除/读取操作。
而在核心区域和台阶区域之间形成有源线隔槽，源线隔槽中形成有阵列共源极ACS，Array Common Source。源线隔槽的顶部需要形成源线隔槽的接触插塞，从而引出器件的阵列共源极。
在现有技术中，会先行形成阵列共源极的接触插塞，随后在阵列共源极外围形成台阶区域的接触孔，从而形成接触部以引出控制栅极。这样的工艺流程一方面步骤繁复，另一方面，由于需要进行两次接触介质的填充，并且进行两次平坦化处理，不仅会造成接触介质的浪费，对晶圆的多次平坦化处理也增加了晶圆在平坦化处理中用力不均导致晶圆内部受力不平衡的风险。
有鉴于此，希望提供一种优化的工艺流程，能够简化三维存储器堆叠结构上方的多种接触插塞的形成过程，并且希望能够减少接触插塞填充介质的使用量，降低制造成本，并且降低平坦化次数，以降低由于对晶圆平坦化而带来的负面影响。
发明内容
以下给出一个或多个方面的简要概述以提供对这些方面的基本理解。此概述不是所有构想到的方面的详尽综览，并且既非旨在指认出所有方面的关键性或决定性要素亦非试图界定任何或所有方面的范围。其唯一的目的是要以简化形式给出一个或多个方面的一些概念以为稍后给出的更加详细的描述之序。
如上所描述的，为了解决现有技术，在形成三维存储器堆叠结构上方的多种接触插塞的形成过程繁复，反复多次的填充和平坦化过程导致的填充介质的使用量的浪费，以及多次平坦化过程对晶圆性能带来的负面影响的问题，本发明的一方面提供了一种三维存储器的接触插塞的制造方法，具体包括：
提供半导体晶圆，上述半导体晶圆包括衬底、衬底上方的堆叠结构及上述堆叠结构上方的层间介质层，上述堆叠结构中形成有沿上述半导体晶圆高度方向贯穿上述堆叠结构的阵列共源极以及位于上述阵列共源极外围的台阶区域；
对上述层间介质层及上述堆叠结构进行刻蚀，以同时形成暴露上述阵列共源极的开口和上述台阶区域的顶部接触孔；
经由上述开口去除上述阵列共源极中心的填充物，以至暴露上述阵列共源极边缘的第一导电介质；
在上述开口和上述顶部接触孔中填充第二导电介质以形成接触插塞。
在上述制造方法的一实施例中，可选的，还包括：平坦化上述半导体晶圆的上表面，以同时去除上述开口和上述顶部接触孔上方多余的第二导电介质。
在上述制造方法的一实施例中，可选的，上述暴露上述阵列共源极边缘的第一导电介质是通过扩大上述开口形成的。
在上述制造方法的一实施例中，可选的，上述开口在上述半导体晶圆高度方向的投影形状为圆形、矩形或椭圆形。
在上述制造方法的一实施例中，可选的，在暴露上述阵列共源极边缘的第一导电介质的步骤之后，上述制造方法还包括：
对上述层间介质层和上述堆叠结构进行刻蚀，以形成上述台阶区域的底部接触孔。
在上述制造方法的一实施例中，可选的，形成上述接触插塞进一步包括：
同步地在上述开口、上述顶部接触孔和上述底部接触孔中填充第二导电介质以形成上述接触插塞。
在上述制造方法的一实施例中，可选的，在上述平坦化的步骤中同时去除上述开口、上述顶部接触孔和上述底部接触孔上方多余的第二导电介质。
在上述制造方法的一实施例中，可选的，上述阵列共源极中心的填充物为多晶硅。
在上述制造方法的一实施例中，可选的，去除上述阵列共源极中心的填充物的步骤进一步包括：
控制去除的多晶硅的深度以控制上述半导体晶圆的翘曲度。
在上述制造方法的一实施例中，可选的，去除上述多晶硅进一步包括：
采用四甲基氢氧化铵刻蚀去除上述多晶硅。
在上述制造方法的一实施例中，可选的，上述方法还包括：对剩余的多晶硅进行热处理，以调整上述半导体晶圆的翘曲度。
在上述制造方法的一实施例中，可选的，上述阵列共源极边缘的第一导电介质为氮化钛。
在上述制造方法的一实施例中，可选的，上述第二导电介质为金属钨。
本发明的另一方面还提供了一种三维存储器，具体的，上述三维存储器包括衬底、衬底上方的堆叠结构及上述堆叠结构上方的层间介质层；
上述堆叠结构中形成有沿上述衬底高度方向贯穿上述堆叠结构的阵列共源极以及位于上述阵列共源极外围的台阶区域；
上述三维存储器还包括接触插塞，上述接触插塞包括通过在暴露阵列共源极的开口和台阶区域的顶部接触孔中填充第二导电介质而形成的部分；其中
暴露上述阵列共源极的开口和上述台阶区域的顶部接触孔在同一步骤中形成；
上述开口进一步暴露上述阵列共源极边缘的第一导电介质。
在上述三维存储器的一实施例中，可选的，上述开口在上述半导体晶圆高度方向的投影形状为圆形、矩形或椭圆形。
在上述三维存储器的一实施例中，可选的，上述接触插塞还包括通过在台阶区域的底部接触孔中填充第二导电介质而形成的部分；其中
上述接触插塞通过同步地在上述开口、上述顶部接触孔和上述底部接触孔中填充第二导电介质形成。
在上述三维存储器的一实施例中，可选的，上述阵列共源极中心的填充物为多晶硅。
在上述三维存储器的一实施例中，可选的，包含上述衬底、堆叠结构及层间介质层的半导体晶圆的翘曲度关联于上述多晶硅的高度。
在上述三维存储器的一实施例中，可选的，上述阵列共源极边缘的第一导电介质为氮化钛。
在上述三维存储器的一实施例中，可选的，上述第二导电介质为金属钨。根据本发明所提供的三维存储器的接触插塞的制造方法，通过将阵列共源极的接触插塞的开口和台阶区域的接触孔在同一步骤中形成，并且仅经过一次接触介质的填充不仅能够简化工艺流程，还能够有效降低接触介质的用量，降低制造成本。由于仅需要经历了一次接触介质的填充，从而可以减少后续平坦化工艺的次数，能够降低晶圆在平坦化过程中所经历的风险，提高器件的成品率。
附图说明
在结合以下附图阅读本公开的实施例的详细描述之后，能够更好地理解本发明的上述特征和优点。在附图中，各组件不一定是按比例绘制，并且具有类似的相关特性或特征的组件可能具有相同或相近的附图标记。
图1-图4示出了现有技术中形成三维存储器的接触插塞的工艺流程中的各步骤对应的器件结构示意图。
图5示出了本发明所提供的三维存储器的接触插塞的制造方法的流程图。
图6-图10本发明所提供的三维存储器的制造方法中各步骤对应的器件结构示意图。
附图标记
100 半导体晶圆
200 衬底
300 堆叠结构
301 第一层
302 第二层
400 沟道
501 填充物/多晶硅
502 第一导电介质
503 开口
504 第二导电介质
600 层间介质层
701 顶部接触孔
702 第二导电介质
具体实施方式
以下结合附图和具体实施例对本发明作详细描述。注意，以下结合附图和具体实施例描述的诸方面仅是示例性的，而不应被理解为对本发明的保护范围进行任何限制。
本发明涉及三维存储器的制造方法。更具体的，本发明的实施例提供一种三维存储器中的接触插塞的制造方法。本发明所提供三维存储器中的接触插塞的制造方法能够简化制造工艺流程，从而减少在形成接触插塞过程中所使用到的接触介质的用量，能够降低制造成本。并且，简化后的工艺流程仅需要进行一次平坦化工艺，能够降低由于平坦化工艺使得晶圆坍塌的可能性。
给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种使用对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于较宽范围的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有直接说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
如本文使用的术语“在...上方(over)”、“在...下方(under)”、“在...之间(between)”和“在...上(on)”指的是这一层相对于其它层的相对位置。同样地，例如，被沉积或被放置于另一层的上方或下方的一层可以直接与另一层接触或者可以具有一个或多个中间层。此外，被沉积或被放置于层之间的一层可以直接与这些层接触或者可以具有一个或多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。此外，提供了一层相对于其它层的相对位置(假设相对于起始基底进行沉积、修改和去除薄膜操作而不考虑基底的绝对定向)。
如上所描述的，本发明所提供的三维存储器的接触插塞的制造方法较之现有中的工艺流程来得更为精简，能够降低制造成本。首先，请结合图1-图4来理解现有技术中的工艺流程，以及其中所存在的问题。
首先如图1所示出的，已经在堆叠结构300中形成了源线隔槽，在源线隔槽中填充了阵列共源极的多晶硅501，并且对多晶硅501进行了回刻，从而形成了暴露第一导电介质502的开口503。
如图1所示出的，半导体晶圆100包括衬底200，衬底200上方的堆叠结构300。其中，堆叠结构300由多个第一层301和多个第二层302相互堆叠而成，需要注意的是，为了形成三维存储器的存储单元，第一层301可以是层间绝缘层，其材质可以根据现有或将有的层间绝缘层设置，第二层302可以是存储单元的栅极层，其材质可以是多晶硅poly，亦可以是牺牲层，在后续被金属层替代为金属栅极，层间绝缘层在这些栅极层中起到隔离作用。
堆叠结构300中还形成有在半导体晶圆高度方向上贯穿整个堆叠结构的沟道400，沟道400中形成有栅极绝缘层、存储介质层、沟道层等各种为了实现三维存储器存储单元功能的功能层。
如上所描述的，堆叠结构300中形成有源线隔槽，上述的源线隔槽将阵列分为一个一个不同的存储块，一个存储块中包含有若干的沟道孔，从而包含多个存储单元。源线隔槽的边缘填充有阵列共源极的导电介质，在一实施例中，上述导电介质为氮化钛。源线隔槽的中间填充有填充物，在上述的实施例中，填充物为多晶硅，从而能够用来改善半导体晶圆的翘曲度，有利于后续多个半导体晶圆之间的顺利键合。
源线隔槽将半导体晶圆分为了存储阵列区和台阶区，源线隔槽内部的是存储阵列区，源线隔槽外围的是引出存储阵列区的各个控制栅极的台阶区域。
请进一步参考图2，图2示出了在图1所形成的开口中填充第二导电介质504后并对晶圆上表面进行平坦化处理之后的结构示意图。在一实施例中，填充在阵列共源极的开口中的第二导电介质为金属钨。可以理解的是，由于需要将开口填密实，在填充金属钨时，首先需要填充高于晶圆上表面的钨，随后对晶圆进行平坦化处理，以去除多余的金属钨。
在一实施例中，上述的平坦化处理为化学机械研磨CMP。在上述的化学机械研磨的过程中，一方面晶圆可能会受力不均，存在晶圆坍塌的风险。另一方面，可以理解的是，填充多余的金属钨，再将其平坦化去除，会导致金属钨的浪费，从而提高了制造成本。
请进一步参考图3，图3示出了在堆叠结构300的上方形成了层间介质层600，再对层间介质层600和堆叠结构300进行刻蚀，从而形成暴露出各级台阶的接触孔701。
具体的，在上述的实施例中，可以包括五个步骤，主要有1、层间介质层600的沉积；2、顶部接触孔的图案化；3、顶部接触孔的刻蚀；4、底部接触孔的图案化；5、底部接触孔的刻蚀。
可以理解的是，上述的层间介质层可以被理解为为了形成接触孔的盖层(Caplayer)。上述的顶部接触孔和底部接触孔是以接触孔的深度来区分的。可以理解的是，随着目前的三维存储器的大力发展，堆叠结构中的堆叠层数已经越来越高，已经逐渐往32、64层，甚至128层发展。在堆叠层数越来越高、接触孔的特征尺寸又逐渐减小的情况下，接触孔的弦展比(aspect ratio)越来越高，接触孔的刻蚀变得更具有挑战性。因此，一般会将底层接触孔，即深度较高的接触孔分为两段进行刻蚀，从而能够保证底部接触孔的形貌。
随后，如图4所示出的，在图3所形成的接触孔中进行第二导电介质702的填充以形成接触插塞。在上述的实施例中，第二导电介质为金属钨，并且，可以理解的是，为了形成密实的接触插塞，在填充金属钨时，首先需要填充高于晶圆上表面的钨，随后对晶圆进行平坦化处理，以去除多余的金属钨。如上所描述的，在平坦化的过程中，一方面晶圆可能会受力不均，存在晶圆坍塌的风险。另一方面，可以理解的是，填充多余的金属钨，再将其平坦化去除，会导致金属钨的浪费，从而提高了制造成本。
总结来说，在现有技术中，为了形成阵列共源极上方的接触插塞和台阶区域引出控制栅极的接触，需要11个工艺步骤，具体包括：
1、阵列共源极中的多晶硅填充(图1)；
2、多晶硅的回刻(图1)；
3、阵列共源极的金属钨填充(图2)；
4、阵列共源极的金属钨平坦化(图2)；
5、接触CT的盖层沉积(图3)；
6、接触CT的顶部接触孔图案化(图3)；
7、接触CT的顶部接触孔刻蚀(图3)；
8、接触CT的低部接触孔图案化(图3)；
9、接触CT的低部接触孔刻蚀(图3)；
10、接触CT的金属钨填充(图4)；
11、接触CT的金属钨平坦化(图4)。
如上所描述的，整个工艺流程较为繁复。另一方面，由于需要进行两次接触介质(金属钨)的填充，并且进行两次平坦化处理，不仅会造成金属钨的浪费，对晶圆的多次平坦化处理也增加了晶圆在平坦化处理中用力不均导致晶圆内部受力不平衡的风险。
为了解决现有技术中所存在的问题，本发明提供了一种三维存储器中接触插塞的制造方法，请参考图5，图5示出了本发明所提供的制造方法一实施例的流程示意图。如图5所示出的，本发明所提供的制造方法包括：步骤S100：提供半导体晶圆，包括衬底、堆叠结构和堆叠结构上方的层间介质层，堆叠结构中形成有阵列共源极，阵列共源极外围为台阶区域；步骤S200：对层间介质层及堆叠结构进行刻蚀，以同时形成暴露阵列共源极的开口和台阶区域的顶部接触孔；步骤S300：经由开口去除阵列共源极中心的填充物，以至暴露阵列共源极边缘的第一导电介质；以及步骤S400：同步地在开口和顶部接触孔中填充第二导电介质以形成接触插塞。
在上述制造方法的一实施例中，可选的，还包括：平坦化上述半导体晶圆的上表面，以同时去除上述开口和上述顶部接触孔上方多余的第二导电介质。
在上述制造方法的一实施例中，可选的，上述暴露上述阵列共源极边缘的第一导电介质是通过扩大上述开口形成的。
在上述制造方法的一实施例中，可选的，上述开口在上述半导体晶圆高度方向的投影形状为圆形、矩形或椭圆形。
在上述制造方法的一实施例中，可选的，在暴露上述阵列共源极边缘的第一导电介质的步骤之后，上述制造方法还包括：对上述层间介质层和上述堆叠结构进行刻蚀，以形成上述台阶区域的底部接触孔。
在上述制造方法的一实施例中，可选的，形成上述接触插塞进一步包括：同步地在上述开口、上述顶部接触孔和上述底部接触孔中填充第二导电介质以形成上述接触插塞。
在上述制造方法的一实施例中，可选的，在上述平坦化的步骤中同时去除上述开口、上述顶部接触孔和上述底部接触孔上方多余的第二导电介质。
在上述制造方法的一实施例中，可选的，上述阵列共源极中心的填充物为多晶硅。
在上述制造方法的一实施例中，可选的，去除上述阵列共源极中心的填充物的步骤进一步包括：控制去除的多晶硅的深度以控制上述半导体晶圆的翘曲度。
在上述制造方法的一实施例中，可选的，去除上述多晶硅进一步包括：采用四甲基氢氧化铵刻蚀去除上述多晶硅。
在上述制造方法的一实施例中，可选的，上述方法还包括：对剩余的多晶硅进行热处理，以调整上述半导体晶圆的翘曲度。
在上述制造方法的一实施例中，可选的，上述阵列共源极边缘的第一导电介质为氮化钛。
在上述制造方法的一实施例中，可选的，上述第二导电介质为金属钨。
以下将结合图6-图10来具体说明本发明所提供的制造方法的制造流程。
首先请参考图6，在图6中，和图1一样，已经在堆叠结构300中形成了源线隔槽，在源线隔槽中填充了阵列共源极的多晶硅501，并且对多晶硅501进行了回刻。但区别与图1的是，在对多晶硅501进行回刻的时候，并不需要形成开口，只要将高于晶圆的多余多晶硅去除，保持晶圆上表面平齐即可。
如图6所示出的，半导体晶圆100包括衬底200，衬底200上方的堆叠结构300。其中，堆叠结构300由多个第一层301和多个第二层302相互堆叠而成，需要注意的是，为了形成三维存储器的存储单元，第一层301可以是层间绝缘层，其材质可以根据现有或将有的层间绝缘层设置，第二层302可以是存储单元的栅极层，其材质可以是多晶硅poly，亦可以是牺牲层，在后续被金属层替代为金属栅极，层间绝缘层在这些栅极层中起到隔离作用。
堆叠结构300中还形成有在半导体晶圆高度方向上贯穿整个堆叠结构的沟道400，沟道400中形成有栅极绝缘层、存储介质层、沟道层等各种为了实现三维存储器存储单元功能的功能层。关于沟道孔及其填充物的具体设置不应不当地限制本发明的保护范围。
如上所描述的，堆叠结构300中形成有源线隔槽，上述的源线隔槽将阵列分为一个一个不同的存储块，一个存储块中包含有若干的沟道孔，从而包含多个存储单元。源线隔槽的边缘填充有阵列共源极的导电介质，在一实施例中，上述导电介质为氮化钛。源线隔槽的中间填充有填充物，在上述的实施例中，填充物为多晶硅，从而能够用来改善半导体晶圆的翘曲度，有利于后续多个半导体晶圆之间的顺利键合。
源线隔槽将半导体晶圆分为了存储阵列区和台阶区，源线隔槽内部的是存储阵列区，源线隔槽外围的是引出存储阵列区的各个控制栅极的台阶区域。
随后请参考图7，直接在晶圆的上表面形成层间介质层600，上述的层间介质层600可以被理解为为了形成接触孔的盖层(Cap layer)。上述层间介质层600的材质可以是例如氧化硅之类的绝缘介质。
随后参考图8，同时对层间介质层600和台阶区域的堆叠结构进行刻蚀，以在同一步骤中形成暴露阵列共源极的开口503和台阶区域的顶部接触孔701。可以理解的是，上述的顶部接触孔701指的是接触孔的深度较浅的接触孔，与顶部接触孔对应的包括在本发明所提供的制造方法的后续步骤中形成的底部接触孔。底部接触孔的深度较深，而接触孔的特征尺寸较小，导致底部接触孔的弦展比较大，因此，在现有技术中，可以通过两次刻蚀的方式形成底部接触孔。上述关于顶部接触孔、底部接触孔的描述不应不当地限制本发明的保护范围。若随着接触孔的刻蚀技术的发展，能够在弦展比较大的情况下，在同一步骤中同时形成深度较深和深度较浅的全部的接触孔，可以广义地理解本发明中与开口同步形成的顶部接触孔为全部的接触孔。
在上述的实施例中，所形成的开口503在晶圆高度方向的投影形状可以不需要与阵列共源极的源线隔槽完全对应，只要保证能够在后续将开口扩大至暴露阵列共源极边缘的导电介质即可。在一实施例中，上述的投影形状可以包括圆形、矩形、椭圆形或其他方便成型的形状。
随后请参考图9，经由图8中所形成的开口对阵列共源极中心的填充物501进行刻蚀，从而扩大开口503至暴露阵列共源极边缘的第一导电介质502。
可以理解的是，暴露阵列共源极边缘的第一导电介质502的开口的宽度大于或等于填充物501的宽度。在上述的实施例中，开口的宽度大于或等于填充物501的宽度是通过先行形成宽度较小的开口，在后续步骤这种进行扩大所实现的。在其他实施例中，宽度大于或等于填充物501宽度的开口可以在一个步骤中通过直接设定宽度后刻蚀形成，以进一步节省工艺步骤，进一步提高制造效率。
在上述的实施例中，阵列共源极中心的填充物501是多晶硅，阵列共源极边缘的第一导电介质502是氮化钛。更进一步的，需要广义地去理解上述的多晶硅。例如，可以根据现有或将有的技术，认为阵列共源极中填充的多晶硅包括多个层，各个层的多晶硅可以包括有不同的离子掺杂，同时，不同的离子掺杂的浓度亦可以不同。对于阵列共源极中所填充的多晶硅，其作用是为了有效地调整整个晶圆100的翘曲度，从而使得晶圆翘曲度符合相应的工艺规范标准，从而较好地满足后续键合工艺的要求。
由于阵列共源极中的多晶硅能够起到改善晶圆翘曲度的作用，因此，在去除阵列共源极中心的多晶硅以扩大开口503至暴露阵列共源极边缘的导电介质的步骤中，需要控制所去除的多晶硅的深度来调整晶圆的翘曲度。
另外，在一实施例中，上述多晶硅的去除系采用四甲基氢氧化铵TMAH对多晶硅进行刻蚀实现。由于四甲基氢氧化铵TMAH对多晶硅和氧化硅的选择比较高，能够控制刻蚀的量和精确度，从而保证该步骤可控，使得形成的器件符合与其的工艺目标。
在另一优选的实施例中，在结束整个后段工艺流程(BEOL，Back End Of Line)后，发现整个多晶硅晶圆的翘曲度仍然无法满足工艺要求，可以通过对剩余的多晶硅进行热处理来调整最终的半导体晶圆的翘曲度，从而能够使得最终的半导体晶圆的翘曲度符合工艺要求。
随后请参考图10，可以在扩大了开口503之后在同一步骤中在开口503和接触孔701中填充第二导电介质504、702并对晶圆上表面进行平坦化处理，以形成阵列共源极的接触插塞和控制栅极的接触。
在一实施例中，填充在阵列共源极的开口和台阶区域的控制栅极的接触孔中的第二导电介质为金属钨。可以理解的是，由于需要将开口、接触孔填密实，在填充金属钨时，首先需要填充高于晶圆上表面的钨，随后对晶圆进行平坦化处理，以去除多余的金属钨。
在一实施例中，上述的平坦化处理为化学机械研磨CMP。在本发明所提供的制造方法中，由于仅需要进行一次填充，相应地，也就仅需要进行一次平坦化处理，能够有效地降低了晶圆在化学机械研磨过程中受力不均的可能性，从而能够减低晶圆坍塌的风险，提高晶圆的成品率。另一方面，由于仅填充一次金属钨及化学机械研磨，能够有效地减少在化学机械研磨过程中高出晶圆表面被去除的钨的含量，从而能够降低制造成本。
可以理解的是，虽然未在图10中明确示意出，但在图9-10的过程中，本发明所提供的制造方法还包括对上述层间介质层和上述堆叠结构进行刻蚀，以形成上述台阶区域的底部接触孔。随后，在同一步骤中同步地在开口、顶部接触孔和底部接触孔中填充金属钨，并在同一平坦化步骤中同时去除开口、顶部接触孔和底部接触孔上方多余的金属钨。
上述的顶部接触孔和底部接触孔是以接触孔的深度来区分的。可以理解的是，随着目前的三维存储器的大力发展，堆叠结构中的堆叠层数已经越来越高，已经逐渐往32、64层，甚至128层发展。在堆叠层数越来越高、接触孔的特征尺寸又逐渐减小的情况下，接触孔的弦展比(aspect ratio)越来越高，接触孔的刻蚀变得更具有挑战性。因此，一般会将底层接触孔，即深度较高的接触孔分为两段进行刻蚀，从而能够保证底部接触孔的形貌。
如上所描述的，对于顶部接触孔和底部接触孔的描述不应不当地限制本发明的保护范围。若随着刻蚀工艺的发展，能够在弦展比较大的情况下，在同一步骤中同时形成深度较深和深度较浅的全部的接触孔，可以广义地理解本发明中与开口同步形成的顶部接触孔为全部的接触孔。
至此已经描述了本发明所提供的三维存储器的接触插塞的制造方法。改进后的制造方法为了形成阵列共源极上方的接触插塞和台阶区域引出控制栅极的接触，需要10个工艺步骤，具体包括：
1、阵列共源极中的多晶硅填充(图6)；
2、多晶硅的回刻(图6)；
3、接触CT的盖层沉积(图7)；
3、阵列共源极的开口和接触CT的顶部接触孔图案化(图8)；
5、阵列共源极的开口和接触CT的顶部接触孔刻蚀(图8)
6、扩大阵列共源极的开口(图9)；
7、接触CT的低部接触孔图案化(图10)；
8、接触CT的低部接触孔刻蚀(图10)；
9、阵列共源极的接触插塞和控制栅极接触CT的金属钨填充(图10)；
10、阵列共源极的接触插塞和控制栅极接触CT的金属钨平坦化(图10)。
通过比较可以知道，本发明所提供的制造方法相比于现有技术而言节省了工艺流程步骤，从而能够简化工艺流程，提高制造效率。另一方面，由于本发明所提供的制造方法中仅填充了一次金属钨，相应地也就仅需要执行一次平坦化处理，因此，不仅能够降低金属钨在平坦化处理中被浪费的数量，降低制造成本，还能够降低晶圆在平坦化处理过程中由于受力不均导致的晶圆坍塌的可能性，从而能够提高晶圆的成品率。
本发明的另一方面还提供了一种通过上述制造方法所形成的三维存储器，请参考图10。具体的，上述三维存储器包括衬底、衬底上方的堆叠结构及上述堆叠结构上方的层间介质层；
上述堆叠结构中形成有沿上述衬底高度方向贯穿上述堆叠结构的阵列共源极以及位于上述阵列共源极外围的台阶区域；
上述三维存储器还包括接触插塞，上述接触插塞包括通过在暴露阵列共源极的开口和台阶区域的顶部接触孔中填充第二导电介质而形成的部分；其中
暴露上述阵列共源极的开口和上述台阶区域的顶部接触孔在同一步骤中形成；
上述开口进一步暴露上述阵列共源极边缘的第一导电介质。
在上述三维存储器的一实施例中，可选的，上述开口在上述半导体晶圆高度方向的投影形状为圆形、矩形或椭圆形。
在上述三维存储器的一实施例中，可选的，上述接触插塞还包括通过在台阶区域的底部接触孔中填充第二导电介质而形成的部分；其中
上述接触插塞通过同步地在上述开口、上述顶部接触孔和上述底部接触孔中填充第二导电介质形成。
在上述三维存储器的一实施例中，可选的，上述阵列共源极中心的填充物为多晶硅。
在上述三维存储器的一实施例中，可选的，包含上述衬底、堆叠结构及层间介质层的半导体晶圆的翘曲度关联于上述多晶硅的高度。
在上述三维存储器的一实施例中，可选的，上述阵列共源极边缘的第一导电介质为氮化钛。
在上述三维存储器的一实施例中，可选的，上述第二导电介质为金属钨。
根据上述关于制造方法的描述可以知道，经由本发明的一方面所提供的制造方法所形成的三维存储器在制造过程中经历的平坦化处理的步骤较少，受力均匀，具有较好的一致性，成品率较高。
尽管已经关于特定的示例性实施例描述了本公开，但将明显的是，可以对这些实施例做出各种修改和改变而不偏离本公开的更广泛的精神和范围。因此，本说明书和附图应被视为是说明性的含义而不是限制性的含义。
应当理解的是，本说明书将不用于解释或限制权利要求的范围或意义。此外，在前面的详细描述中，可以看到的是，各种特征被在单个实施例中组合在一起以用于精简本公开的目的。本公开的此方法不应被解释为反映所要求保护的实施例要求比在每个权利要求中明确列举的特征更多的特征的目的。相反，如所附权利要求所反映的，创造性主题在于少于单个所公开的实施例的所有特征。因此，所附权利要求据此并入详细描述中，其中每个权利要求独立地作为单独的实施例。
在该描述中提及的一个实施例或实施例意在结合该实施例描述的特定的特征、结构或特性被包括在电路或方法的至少一个实施例中。在说明书中各处出现的短语一个实施例不一定全部指的是同一实施例。

Claims (20)

1.一种三维存储器的接触插塞的制造方法，其特征在于，包括：
提供半导体晶圆，所述半导体晶圆包括衬底、衬底上方的堆叠结构及所述堆叠结构上方的层间介质层，所述堆叠结构中形成有沿所述半导体晶圆高度方向贯穿所述堆叠结构的阵列共源极以及位于所述阵列共源极外围的台阶区域；
对所述层间介质层及所述堆叠结构进行刻蚀，以同时形成暴露所述阵列共源极的开口和所述台阶区域的顶部接触孔；
经由所述开口去除所述阵列共源极中心的填充物，以至暴露所述阵列共源极边缘的第一导电介质；
在所述开口和所述顶部接触孔中填充第二导电介质以形成接触插塞。
2.如权利要求1所述的制造方法，其特征在于，还包括：平坦化所述半导体晶圆的上表面，以同时去除所述开口和所述顶部接触孔上方多余的第二导电介质。
3.如权利要求1所述的制造方法，其特征在于，所述暴露所述阵列共源极边缘的第一导电介质是通过扩大所述开口形成的。
4.如权利要求1所述的制造方法，其特征在于，所述开口在所述半导体晶圆高度方向的投影形状为圆形、矩形或椭圆形。
5.如权利要求1所述的制造方法，其特征在于，在暴露所述阵列共源极边缘的第一导电介质的步骤之后，所述制造方法还包括：
对所述层间介质层和所述堆叠结构进行刻蚀，以形成所述台阶区域的底部接触孔。
6.如权利要求5所述的制造方法，其特征在于，形成所述接触插塞进一步包括：
同步地在所述开口、所述顶部接触孔和所述底部接触孔中填充第二导电介质以形成所述接触插塞。
7.如权利要求5所述的制造方法，其特征在于，还包括：平坦化所述半导体晶圆的上表面，以同时去除所述开口、所述顶部接触孔和所述底部接触孔上方多余的第二导电介质。
8.如权利要求1所述的制造方法，其特征在于，所述阵列共源极中心的填充物为多晶硅。
9.如权利要求8所述的制造方法，其特征在于，去除所述阵列共源极中心的填充物的步骤进一步包括：
控制去除的多晶硅的深度以控制所述半导体晶圆的翘曲度。
10.如权利要求9所述的制造方法，其特征在于，去除所述多晶硅进一步包括：
采用四甲基氢氧化铵刻蚀去除所述多晶硅。
11.如权利要求9所述的制造方法，其特征在于，所述方法还包括：对剩余的多晶硅进行热处理，以调整所述半导体晶圆的翘曲度。
12.如权利要求1所述的制造方法，其特征在于，所述阵列共源极边缘的第一导电介质为氮化钛。
13.如权利要求1所述的制造方法，其特征在于，所述第二导电介质为金属钨。
14.一种三维存储器，其特征在于，包括衬底、衬底上方的堆叠结构及所述堆叠结构上方的层间介质层；
所述堆叠结构中形成有沿所述衬底高度方向贯穿所述堆叠结构的阵列共源极以及位于所述阵列共源极外围的台阶区域；
所述三维存储器还包括接触插塞，所述接触插塞包括通过在暴露阵列共源极的开口和台阶区域的顶部接触孔中填充第二导电介质而形成的部分；其中
暴露所述阵列共源极的开口和所述台阶区域的顶部接触孔在同一步骤中形成；
所述开口进一步暴露所述阵列共源极边缘的第一导电介质。
15.如权利要求14所述的三维存储器，其特征在于，所述开口在所述衬底高度方向的投影形状为圆形、矩形或椭圆形。
16.如权利要求14所述的三维存储器，其特征在于，所述接触插塞还包括通过在台阶区域的底部接触孔中填充第二导电介质而形成的部分；其中
所述接触插塞通过同步地在所述开口、所述顶部接触孔和所述底部接触孔中填充第二导电介质形成。
17.如权利要求14所述的三维存储器，其特征在于，所述阵列共源极中心的填充物为多晶硅。
18.如权利要求17所述的三维存储器，其特征在于，包含所述衬底、堆叠结构及层间介质层的半导体晶圆的翘曲度关联于所述多晶硅的高度。
19.如权利要求14所述的三维存储器，其特征在于，所述阵列共源极边缘的第一导电介质为氮化钛。
20.如权利要求14所述的三维存储器，其特征在于，所述第二导电介质为金属钨。
CN202011171431.6A 2020-10-28 2020-10-28 一种三维存储器及其接触插塞的制造方法 Active CN112289739B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011171431.6A CN112289739B (zh) 2020-10-28 2020-10-28 一种三维存储器及其接触插塞的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011171431.6A CN112289739B (zh) 2020-10-28 2020-10-28 一种三维存储器及其接触插塞的制造方法

Publications (2)

Publication Number Publication Date
CN112289739A CN112289739A (zh) 2021-01-29
CN112289739B true CN112289739B (zh) 2021-09-24

Family

ID=74373528

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011171431.6A Active CN112289739B (zh) 2020-10-28 2020-10-28 一种三维存储器及其接触插塞的制造方法

Country Status (1)

Country Link
CN (1) CN112289739B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10559650B2 (en) * 2018-01-23 2020-02-11 Texas Instruments Incorporated Trench capacitor with warpage reduction
JP7121141B2 (ja) * 2018-05-03 2022-08-17 長江存儲科技有限責任公司 ３次元メモリデバイスのスルーアレイコンタクト（ｔａｃ）
US10734400B1 (en) * 2019-02-18 2020-08-04 Sandisk Technologies Llc Three-dimensional memory device including bit lines between memory elements and an underlying peripheral circuit and methods of making the same
CN110473875B (zh) * 2019-08-13 2020-06-09 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN110620040B (zh) * 2019-09-12 2022-04-22 长江存储科技有限责任公司 一种用于提高生产中工艺稳定性的方法
CN111162087A (zh) * 2020-01-02 2020-05-15 长江存储科技有限责任公司 一种3d存储器件及其制作方法

Also Published As

Publication number Publication date
CN112289739A (zh) 2021-01-29

Similar Documents

Publication Publication Date Title
KR102342709B1 (ko) 3차원 메모리 디바이스 및 대체 드레인 선택 게이트 전극들을 사용한 그 제조 방법들
US10418374B2 (en) Vertical memory devices
CN110010620B (zh) 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
US9691778B2 (en) Multiheight contact via structures for a multilevel interconnect structure
US9601502B2 (en) Multiheight contact via structures for a multilevel interconnect structure
US9716062B2 (en) Multilevel interconnect structure and methods of manufacturing the same
US9530787B2 (en) Batch contacts for multiple electrically conductive layers
US9236392B1 (en) Multiheight electrically conductive via contacts for a multilevel interconnect structure
CN113241350B (zh) 存储器装置的阶梯结构
US9397115B1 (en) Methods for making a trim-rate tolerant self-aligned contact via structure array
US20150179577A1 (en) Multilevel contact to a 3d memory array and method of making thereof
US10797070B2 (en) Three-dimensional memory device containing a replacement buried source line and methods of making the same
CN110137177B (zh) 存储器及其形成方法
WO2020185267A1 (en) Three-dimensional memory device with on-axis self-aligned drain-select-level isolation structure and methods of manufacturing the same
KR20200062353A (ko) 다중레벨 드레인 선택 게이트 격리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
US10923496B2 (en) Three-dimensional memory device containing a replacement buried source line and methods of making the same
US11515319B2 (en) Semiconductor memory structure and manufacturing method thereof
JP2022539644A (ja) ３次元メモリデバイス内の階段構造およびそれを形成するための方法
US10658381B1 (en) Memory die having wafer warpage reduction through stress balancing employing rotated three-dimensional memory arrays and method of making the same
US10714490B1 (en) Three-dimensional memory device having bent backside word lines
CN112289739B (zh) 一种三维存储器及其接触插塞的制造方法
CN113169186B (zh) 包含替代埋入式源极线的三维存储器器件及其制造方法
US10770478B1 (en) Methods for forming three-dimensional memory device having bent backside word lines
TW202117934A (zh) 三維及式快閃記憶體及其製造方法
US20230337417A1 (en) Method for forming semiconductor memory structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant