CN112436015A - 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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Abstract

本申请案涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。上块状物包括第一材料，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开，且第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，纵向地位于所述上块状物之间及下方。所述第二材料具有与所述第一材料的组合物不同的组合物。所述第二材料包括绝缘材料。揭示包含方法的其它实施例。

Description

存储器阵列及用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文中所揭示的实施例涉及存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路且在计算机系统中用于存储数据。存储器可经制造成个别存储器单元的一或多个阵列。可使用数字线(其也可被称为位线、数据线或感测线)及存取线(其也可被称为字线)写入或读取存储器单元。感测线可沿着阵列的列导电地互连存储器单元，且存取线可沿着阵列的行导电地互连存储器单元。每一存储器单元可通过感测线及存取线的组合来唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在缺乏电力的情况下长时间存储数据。常规上将非易失性存储器指定为具有至少约10年的保留时间的存储器。易失性存储器消散且因此经刷新/经重写以维持数据存储。易失性存储器可具有数毫秒或更小的保留时间。无论如何，存储器单元经配置以呈至少两种不同的可选状态来保留或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
场效应晶体管是一种可用于存储器单元中的电子组件。这些晶体管包括在其间具有半导电沟道区的一对导电源极/漏极区。导电栅极与沟道区相邻且通过薄的栅极绝缘体与沟道区分离。将合适电压施加到栅极允许电流通过沟道区从所述源极/漏极区中的一者流到另一者。当从栅极移除电压时，在很大程度上防止电流流过沟道区。场效应晶体管还可包含额外结构，例如能够可逆地编程电荷存储区作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器且在现代计算机及装置中具有众多用途。例如，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，对于计算机及其它装置来说，在固态驱动器中利用快闪存储器来替代传统的硬盘驱动器变得越来越普遍。作为又一实例，快闪存储器在无线电子装置中很流行，因为其使制造商能够在新通信协议标准化时支持所述通信协议，且提供远程升级所述装置以增强特征的能力。
NAND可为集成快闪存储器的基本架构。NAND单位单元包括串联耦合到存储器单元的串行组合(其中串行组合通常被称为NAND串)的至少一个选择装置。NAND架构可呈包括垂直堆叠的存储器单元的三维布置来配置，所述垂直堆叠的存储器单元个别地包括能够可逆地编程的垂直晶体管。可在垂直堆叠的存储器单元下方形成控制或其它电路。其它易失性或非易失性存储器阵列架构也可包括个别地包括晶体管的垂直堆叠的存储器单元。
存储器阵列可经布置成存储器页面、存储器块及部分块(例如，子块)及存储器平面，例如如在第2015/0228659号、第2016/0267984号及第2017/0140833号美国专利申请公开案中所展示及所描述，且所述公开案由此以引用方式完全并入本文中且其方面可用于本文中所揭示的发明的一些实施例中。存储器块可至少部分地界定垂直堆叠的存储器单元的个别字线层面中的个别字线的纵向轮廓。与这些字线的连接可在垂直堆叠的存储器单元的阵列的端部或边缘处的所谓“阶梯结构”中发生。阶梯结构包含界定个别字线的接触区的个别“楼梯”(替代地被称为“台阶”或“阶梯”)，竖向延伸的导电通孔在所述接触区上接触以提供到所述字线的电接达。
发明内容
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。上块状物包括第一材料，所述第一材料横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开，且第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物之间及下方。所述第二材料具有与所述第一材料的组合物不同的组合物。所述第二材料包括绝缘材料。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。第一材料的上块状物横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开。含氧化物材料抵靠所述上块状物的第一材料纵向侧壁。所述含氧化物材料具有与所述第一材料的组合物不同的组合物。第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与所述含氧化物材料之间。第三材料位于所述上块状物下方。所述第三材料具有与所述第一材料及所述含氧化物材料中的至少一者的组合物不同的组合物。所述第三材料包括绝缘材料。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。包括第一材料的上块状物横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开。第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物之间。所述第二材料具有与所述第一材料的组合物不同的组合物。第三材料位于所述上块状物下方。所述第三材料具有与所述第一材料及所述第二材料中的每一者的组合物不同的组合物。所述第三材料包括绝缘材料。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。包括第一材料的上块状物横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开。第一含氧化物材料直接抵靠所述上块状物的第一材料纵向侧壁及第一材料底部。所述第一含氧化物材料具有与所述第一材料的组合物不同的组合物。第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与直接抵靠所述上块状物的所述第一材料纵向侧壁的所述第一含氧化物材料之间。所述第二材料具有与所述第一含氧化物材料的组合物不同的组合物。第三材料位于所述上块状物及直接抵靠所述上块状物的所述第一材料底部的所述第一含氧化物材料下方。所述第三材料具有与所述第一含氧化物材料的组合物不同的组合物。所述第三材料包括绝缘材料。第二含氧化物材料直接抵靠所述第三材料的纵向侧壁。所述第二含氧化物材料具有与所述第三材料的组合物不同的组合物。
在一些实施例中，一种包括存储器单元串的存储器阵列包括横向隔开的存储器块，所述横向隔开的存储器块个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面。存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面。包括第一材料的上块状物横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开。第一含氧化物材料直接抵靠所述上块状物的第一材料纵向侧壁。所述第一含氧化物材料具有与所述第一材料的组合物不同的组合物。第二材料横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与直接抵靠所述上块状物的所述第一材料纵向侧壁的所述第一含氧化物材料之间。所述第二材料具有与所述第一含氧化物材料的组合物不同的组合物。第三材料位于所述上块状物的第一材料底部下方且直接抵靠所述上块状物的第一材料底部。所述第三材料具有与所述第一材料及所述第一含氧化物材料中的每一者的组合物不同的组合物。第二含氧化物材料直接抵靠所述第三材料的纵向侧壁。所述第二含氧化物材料具有与所述第三材料的组合物不同的组合物。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括垂直交替的第一层面及第二层面的堆叠。将水平延长沟槽形成到所述堆叠中以形成横向隔开的存储器块区。跨越且沿着所述水平延长沟槽将上块状物形成为横向地位于紧密横向相邻的所述存储器块区之间且沿着紧密横向相邻的所述存储器块区纵向隔开。空隙空间位于所述横向隔开的存储器块区之间的所述水平延长沟槽中的所述上块状物下方。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括垂直交替的第一层面及第二层面的堆叠。将水平延长沟槽形成到所述堆叠中以形成横向隔开的存储器块区。形成支柱，所述支柱横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开。所述支柱包括上第一材料及所述第一材料下方的第二材料。所述第一材料及所述第二材料相对于彼此具有不同组合物。
附图说明
图1是根据本发明的实施例的工艺中的衬底的一部分的示意性横截面图且是沿图2中的线1-1截取。
图2是沿图1中的线2-2截取的示意性横截面图。
图3到27是根据本发明的一些实施例的工艺中的图1及2的构造或其部分的示意性循序截面图及/或放大图。
图28到51展示本发明的替代实例方法及/或结构实施例。
具体实施方式
本发明的一些方面的动机是克服与所谓“块弯曲”(块堆叠在制造期间相对于其纵向定向侧向歪斜/倾斜)相关联的问题，但本发明不限于此。
本发明的实施例涵盖用于形成存储器阵列(例如，NAND或其它存储器单元的阵列)的方法，存储器阵列在所述阵列下方具有外围控制电路(例如，阵列下CMOS)。本发明的实施例涵盖所谓“后栅极”或“替换栅极”处理、所谓“先栅极”处理及独立于何时形成晶体管栅极的现有或将来开发的其它处理。本发明的实施例还涵盖独立于制造方法的存储器阵列(例如，NAND架构)。参考图1到27描述可被视为“后栅极”或“替换栅极”工艺的第一实例方法实施例。
图1及2展示具有阵列或阵列区域12的构造10，其中将形成晶体管及/或存储器单元的竖向延伸串。构造10包括具有导电性/导体/导电、半导电性/半导体/半导电或绝缘性/绝缘体/绝缘(即，在本文中为电绝缘性/绝缘体/绝缘)材料中的任何一或多者的基础衬底11。已在基础衬底11上方竖向地形成各种材料。材料可在图1及2所描绘的材料的旁边、竖向内侧或竖向外侧。例如，可在基础衬底11上方、周围或内部的某处提供集成电路的其它部分或完全制造组件。用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路也可被制造且可或可不完全地或部分地在阵列或子阵列内。此外，还可相对于彼此独立地、串联地或以其它方式制造及操作多个子阵列。在本文档中，“子阵列”也可被视为阵列。
包括导电材料17的导体层面16已经形成在衬底11上方。导体层面16可包括用于控制对将形成在阵列12内的晶体管及/或存储器单元的读取及写入存取的控制电路的部分(例如，外围阵列下电路及/或共同源极线或极板)。包括垂直交替的绝缘层面20及导电层面22的堆叠18已经形成在导体层面16上方。层面20及22中的每一者的实例厚度是22纳米到60纳米。仅展示少量层面20及22，其中堆叠18更可能包括数十、一百或更多个层面20及22等。可为或可并非为外围及/或控制电路的部分的其它电路可位于导体层面16与堆叠18之间。例如，此电路的导电材料及绝缘材料的多个垂直交替层面可位于导电层面22中的最低者下方及/或位于导电层面22中的最高者上方。例如，一或多个选择栅极层面(未展示)可位于导体层面16与最低导电层面22之间且一或多个选择栅极层面可位于导电层面22中的最高者上方。无论如何，导电层面22(替代地被称为第一层面)可不包括导电材料且绝缘层面20(替代地被称为第二层面)可不包括绝缘材料或在结合为“后栅极”或“替换栅极”的本文最初描述的实例方法实施例的这个处理时间点是绝缘的。实例导电层面22包括可为全部或部分牺牲的第一材料26(例如，氮化硅)。实例绝缘层面20包括第二材料24(例如，二氧化硅)，所述第二材料24具有与第一材料26的组合物不同的组合物且其可为全部或部分牺牲的。
沟道开口25已经形成(例如，通过蚀刻)穿过绝缘层面20及导电层面22到导体层面16。在一些实施例中，沟道开口25可如所展示那么部分地进入导体层面16的导电材料17或可停止在其顶上(未展示)。替代地，作为实例，沟道开口25可停止在最低绝缘层面20顶上或最低绝缘层面20内。将沟道开口25至少延伸到导体层面16的导电材料17的原因是为了确保随后形成的沟道材料(尚未展示)直接电耦合到导体层面16而无需在需要此连接时使用替代处理及结构如此做。蚀刻停止材料(未展示)可位于导体层面16的导电材料17内或其顶上以在需要时促进停止相对于导体层面16蚀刻沟道开口25。此蚀刻停止材料可为牺牲的或非牺牲的。仅作为实例且为了简洁起见，沟道开口25被展示为布置成每行四个及五个开口25的交错行的群组或列且排列在将在完成的电路构造中包括横向隔开的存储器块58的横向隔开的存储器块区58中。在本文档中，“块”与包含“子块”是通用的。存储器块区58及所得存储器块58(尚未展示)可被视为例如沿着方向55纵向延长及定向。否则，在这个处理时间点可能无法辨别存储器块区58。可使用任何替代的现存或将来开发的布置及构造。
晶体管沟道材料可竖向地沿着绝缘层面及导电层面形成在个别沟道开口中，因此包括个别沟道材料串，所述个别沟道材料串与导体层面中的导电材料直接电耦合。形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)及横向地位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构经形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)及绝缘电荷通过材料。个别存储器单元的存储材料(例如，例如掺杂或非掺杂硅的浮动栅极材料或例如氮化硅、金属点等的电荷俘获材料)竖向地沿着个别电荷阻挡区。绝缘电荷通过材料(例如，具有夹在两种绝缘体氧化物(例如，二氧化硅)之间的含氮材料[例如，氮化硅]的带隙工程设计结构)横向地位于沟道材料与存储材料之间。
图3、3A、4及4A展示一个实施例，其中电荷阻挡材料30、存储材料32及电荷通过材料34已竖向地沿着绝缘层面20及导电层面22形成在个别沟道开口25中。晶体管材料30、32及34(例如，存储器单元材料)可通过例如在堆叠18上方及在个别沟道开口25内沉积其相应薄层之后将其重新至少平坦化到堆叠18的顶表面来形成。沟道材料36也已竖向地沿着绝缘层面20及导电层面22形成在沟道开口25中，因此包括个别操作的沟道材料串53。材料30、32、34及36由于尺度而在图3及4中共同地被展示为且仅被指示为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料(例如一或多种硅、锗)，及所谓III/V半导体材料(例如，GaAs、InP、GaP及GaN)。材料30、32、34及36中的每一者的实例厚度是25埃到100埃。可如所展示那样进行冲孔蚀刻以从沟道开口25的基部移除材料30、32及34以暴露导体层面16，使得沟道材料36直接抵靠导体层面16的导电材料17。此冲孔蚀刻可相对于材料30、32及34中的每一者单独地发生(如所展示)或可在沉积材料34之后相对于所有材料共同地发生(未展示)。替代地，且仅作为实例，可不进行冲孔蚀刻且可通过单独导电互连件(未展示)将沟道材料36直接电耦合到导体层面16的导电材料17。沟道开口25被展示为包括径向居中的固体电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地，且仅作为实例，沟道开口25内的径向居中部分可包含(若干)空隙空间(未展示)及/或缺乏固体材料(未展示)。导电插塞(未展示)可经形成在沟道材料串53顶上以更好地导电连接到上覆电路(未展示)。
参考图5及6，水平延长沟槽40已经(例如，通过各向异性蚀刻)形成到堆叠18中以形成横向隔开的存储器块区58。水平延长沟槽40可具有直接抵靠导体层面16的导电材料17(例如，在导体层面16顶上或在导体层面16内)的相应底部(如所展示)或可具有在导体层面16的导电材料17上方的相应底部(未展示)。
以上处理展示在形成沟槽40之前形成且填充沟道开口25。此处理可颠倒。替代地，可在形成沟道开口25与填充沟道开口25之间形成沟槽40(不理想)。
在一个实施例中，上块状物(例如，搭桥)将跨越且沿着水平延长沟槽40形成为横向地位于紧密横向相邻的存储器块区58之间且沿着紧密横向相邻的存储器块区58纵向隔开。空隙空间将位于横向隔开的存储器块区58之间的沟槽40中的上块状物下方。从图7开始描述一种形成此类上块状物及空隙空间的实例方法。此展示在沟槽40中形成下材料31，所述下材料31在一个实施例中且如所展示跨越沟槽40桥接而非填充此类沟槽且由此在沟槽40下方留下空隙空间41。下材料31可为全部或部分牺牲的。理想地，下材料31具有可选择性地相对于堆叠材料24、26及其下方的材料17移除(例如，通过各向同性蚀刻)的组合物。实例材料包含元素金属(例如，W、Co等)、金属化合物、多晶硅、半金属氧化物及绝缘金属氧化物或(若干)其它绝缘性材料。技术人员能够选择合适的物理及/或化学气相沉积方法，可通过所述方法沉积下材料31以跨越沟槽40桥接以在沟槽40下方留下空隙空间41。
参考图8及9，下材料31已重新至少平坦化(例如，通过化学机械抛光)到最高绝缘层面20的顶表面。
参考图10到14，包括实例掩模线19的掩模已经形成在最高绝缘层面20的顶上，之后使掩模线19之间的下材料31的纵向隔开区垂直凹进以形成垂直凹口33。
参考图15到17，垂直凹口33已用上材料35填充，所述上材料35具有与下材料31的组合物不同的组合物。在一些实施例中，上材料35可被视为第一材料35(下文所提及的材料31b也可如此)。实例材料35包含针对下材料31所描述的材料，只要材料31及35不完全具有相同组合物即可。在仅一个特定实例中，下材料31是元素钨且上材料35是多晶硅。用于从图10到14的结构制造图15到17的结构的实例技术包含沉积足以过度填充垂直凹口33的上材料35，之后重新将上材料35至少平坦化到最高绝缘层面20的顶表面。可在沉积上材料35之前或之后移除掩模线19(未展示)，包含作为实例，通过重新将掩模线19(未展示)及上材料35两者至少移除到最高层面20的单个化学机械抛光步骤。
参考图18到20，下材料31(未展示)已选择性地相对于上材料35(且理想地选择性地相对于材料17、24及26)移除(例如，通过湿法或干法各向同性蚀刻)以留下上材料35。由此，上材料35包括已跨越且沿着沟槽40形成为横向地位于相邻存储器块区58之间且沿着相邻存储器块区58纵向隔开的上块状物39(例如，搭桥)。空隙空间41位于存储器块区58之间的沟槽40中的上块状物39下方。空间42纵向地位于上块状物39之间。上块状物39可被视为具有第一材料纵向侧壁43及第一材料底部44。
参考图21到23，且在一个实施例中，已移除导电层面22的材料26(未展示)，例如通过理想地选择性地相对于其它所暴露材料穿过空间42及空隙空间41各向同性地蚀刻掉(例如，使用液态或气态H3PO4作为主要蚀刻剂，其中材料26是氮化硅，且其它材料包括一或多种氧化物或多晶硅)。导电层面22中的材料26在实例实施例中是牺牲的且已用导电材料48替换，且此后已从沟槽40中的空间42及空隙空间41移除，因此形成个别导线29(例如，字线)及个别晶体管及/或存储器单元56的垂直延伸串49。可在形成导电材料48之前形成薄的绝缘衬里(例如，Al2O3且未展示)。晶体管及/或存储器单元56的大致位置在图23中用括号指示且一些位置在图21及22中用虚线轮廓指示，其中晶体管及/或存储器单元56在所描绘实例中本质上是环状或环形的。替代地，晶体管及/或存储器单元56可不相对于个别沟道开口25完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，个别导电层面中的个别沟道开口周围的多个晶体管及/或存储器单元，其中个别导电层面中的每个沟道开口可能具有多个字线，且未展示)。导电材料48可被视为具有对应于个别晶体管及/或存储器单元56的控制栅极区52的终端50(图23)。在所描绘实施例中，控制栅极区52包括个别导线29的个别部分。材料30、32及34可被视为横向地位于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅极”处理所展示，在形成上块状物39之后形成导电层面22的导电材料48。替代地，例如就“先栅极”处理来说，可在形成上块状物39之前及/或在形成沟槽40(未展示)之前形成导电层面的导电材料。
电荷阻挡区(例如，电荷阻挡材料30)位于存储材料32与个别控制栅极区52之间。电荷块在存储器单元中可具有以下功能：在编程模式下，电荷块可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷俘获材料等)朝向控制栅极传出，及在擦除模式下，电荷块可防止电荷载流子从控制栅极流入存储材料。因此，电荷块可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。作为进一步实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此存储材料是绝缘的(例如，在绝缘存储材料32与导电材料48之间缺乏任何不同组合物的材料的情况下)。无论如何，作为额外实例，在缺乏任何单独组合物的绝缘体材料30的情况下，控制栅极的存储材料及导电材料的界面可足以用作电荷阻挡区。此外，导电材料48与材料30(当存在时)的界面与绝缘体材料30组合可一起用作电荷阻挡区，且替代地或另外可作为绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪及二氧化硅中的一或多者。
参考图24到27，且在一个实施例中，空隙空间41已用材料57填充，空间42也是如此。在一个实施例中，材料57是绝缘的(例如，SiO2、Si3N4、Al2O3、非掺杂多晶硅、SiO2及非掺杂多晶硅的组合等)。材料57可具有与第一/上材料35的组合物相同的组合物或可具有与第一/上材料35的组合物不同的组合物。
如上文所描述的处理可导致如图28、29及29A中所展示的替代实例构造10a。在适当地方已使用来自上述实施例的类似数字，其中一些构造差异用后缀“a”或用不同数字指示。图28及29分别对应于图25及27的垂直横截面。在图28、29及29A中，含氧化物材料45已抵靠，在一个实施例中直接抵靠上块状物39的第一材料纵向侧壁43形成，其中含氧化物材料45具有与第一材料35的组合物不同的组合物。在一些实施例中，含氧化物材料45可被视为第一含氧化物材料。在一个实施例中且如所展示，含氧化物材料45也已抵靠，且在一个实施例中直接抵靠上块状物39的第一材料底部44形成。含氧化物材料45可经形成为天然氧化物，其是在由图18到23所展示的处理与由图24到27所展示的处理之间发生第一/上材料35的氧化的结果(例如，通过将构造10a暴露于室内环境空气及/或其它含氧环境，或其可以其它方式形成/沉积构造10a)。在一个实施例中且如所展示，第一材料纵向侧壁43或第一材料底部44中的一或两者上方的含氧化物材料45是连续层。替代地，此可为第一材料纵向侧壁43或第一材料底部44中的一或两者上方的不连续层(例如，具有穿过其的一或多个空隙空间及/或边缘到边缘中断，且未展示)。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
上述实例技术仅是形成上块状物39的实例方法，且其中此类实例使用下材料31及上材料35两者来形成垂直凹口33等。可使用任何替代的现存或将来开发的方法。例如，且仅作为实例，可使用仅单种第一材料31b来形成上块状物，如参考图30到34相对于构造10b所描述的处理中展示。在适当地方已使用来自上述实施例的类似数字，其中一些结构差异用后缀“b”指示。图30展示类似于由图7所展示的第一材料的第一材料31b的形成，之后重新将此第一材料31b(图31及32)至少平坦化到最高绝缘层面20的顶表面，这类似于由图8及9所展示。处理可如随后在图33及34中所展示那样进行，而不形成垂直凹口33(未展示)及用不同组合物的上材料35(未展示)填充垂直凹口33。无论如何，形成氧化物45(未展示)可如在上文相对于图28、29、29A所描述的实例实施例中那样形成。可能发生如上文所描述或以其它方式的后续处理。
由于完成的构造中的第一材料35的所要组合物，如在第一实例实施例中相对于图1到23所描述的处理可为优选的(尽管不是必需的)。例如，且仅作为实例，认为完成的构造中的所要第一材料35是非掺杂多晶硅且可能难以按非共形方式沉积非掺杂多晶硅以便在沟槽40上方桥接及不以其它方式填充沟槽40或给沟槽40加衬层。认为某种其它材料(例如，元素钨)比多晶硅更容易沉积使得其(例如，通过物理气相沉积)如所展示那样在沟槽40上方桥接，且与多晶硅相比，此其它材料可高度选择性地进行湿法各向同性蚀刻(元素钨也是如此)。在此类情况下，如由图1到23所展示的(若干)处理可比由图30到34所展示的处理更可取。
参考图35到47相对于构造10c描述用于形成包括存储器单元串的存储器阵列的替代实例方法。在适当地方已使用来自上述实施例的类似数字，其中一些结构差异用后缀“c”或不同数字指示。图35到39展示类似于贯穿图10到14所展示的处理的处理，但是其中在一个实施例中，已沉积下(第二)材料31c以完全填充沟槽40，之后在沟槽40中形成垂直凹口33。
图40到42展示实例后续处理，其中垂直凹口33已用上材料35填充且掩模线19(未展示)已被移除。
图43到45展示上材料35及绝缘材料24已用作掩模(理想地没有在其顶上形成及图案化(若干)其它掩蔽材料)，同时各向异性地将沟槽40内的下/第二材料31c蚀刻到导电材料17。由此，此已形成支柱61，所述支柱61横向地位于紧密横向相邻的存储器块58之间且沿着紧密横向相邻的存储器块58纵向隔开。支柱61包括上第一材料35及第一材料35下方的下/第二材料31c，其中此类第一材料及第二材料相对于彼此具有不同组合物。
图46及47展示实例后续处理，其中纵向地位于支柱61之间的沟槽40中的空隙空间已用绝缘材料57填充，所述绝缘材料57的组合物可与下/第二材料31c或上材料35的组合物相同，或可相对于此类材料中的每一者具有不同组合物。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
替代实施例构造可由上文所描述的方法实施例产生或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一者。同样地，上述方法实施例可并入、形成及/或具有相对于装置实施例所描述的属性中的任一者。
本发明的实施例包含包含存储器单元(例如，56)串(例如，49)的存储器阵列(例如，12)。存储器阵列包括横向隔开的存储器块(例如，58)，所述横向隔开的存储器块个别地包括垂直堆叠(例如，18)，所述垂直堆叠包括交替的绝缘层面(例如，20)及导电层面(例如，22)。存储器单元的操作的沟道材料串(例如，53)延伸穿过绝缘层面及导电层面。包括第一材料(例如，35)的上块状物(例如，39)横向地位于紧密横向相邻的存储器块之间且沿着紧密横向相邻的存储器块纵向隔开。
在一个实施例中，相应上块状物的至少某个部分位于垂直堆叠内，在一个此类实施例中，所有相应上块状物全部位于垂直堆叠内，且在一个此类后继实施例中且如所展示相应上块状物包括与垂直堆叠的顶部平面表面共面的顶部平面表面。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
在一个实施例中，且参考图48、49及49A，构造10d包括第一含氧化物材料(例如，45)。在适当地方已使用来自上述实施例的类似数字，其中一些结构差异用后缀“d”或不同数字指示。第一含氧化物材料直接抵靠上块状物(例如，39)的第一材料纵向侧壁(例如，43)及第一材料底部(例如，44)，其中第一含氧化物材料具有与第一材料(例如，35)的组合物不同的组合物。第二材料(例如，57，且其可为绝缘的、导电的及/或半导电的)横向地位于紧密横向相邻的存储器块之间且沿着紧密横向相邻的存储器块纵向隔开，而纵向地位于上块状物与直接抵靠上块状物的第一材料纵向侧壁的第一含氧化物材料之间。第二材料具有与第一含氧化物材料的组合物不同的组合物。第三材料(例如，31d)位于上块状物及直接抵靠上块状物的第一材料底部的第一含氧化物材料下方。第三材料具有与第一含氧化物材料的组合物不同的组合物，且包括绝缘材料(例如，氮化硅、半金属绝缘氧化物及/或绝缘金属氧化物)。第二含氧化物材料(例如，51；例如，且其可通过将构造10d暴露于室内环境空气及/或其它含氧环境而产生，或其可以其它方式形成/沉积)直接抵靠第三材料的纵向侧壁(例如，70)，其中第二含氧化物材料具有与第三材料的组合物不同的组合物。在一个实施例中，第一含氧化物材料及第二含氧化物材料相对于彼此具有相同组合物，且在另一实施例中相对于彼此具有不同组合物。在一个实施例中，第三材料及第一材料相对于彼此具有相同组合物，且在另一实施例中相对于彼此具有不同组合物。在一个实施例中，第二材料及第一材料相对于彼此具有相同组合物，且在另一实施例中相对于彼此具有不同组合物。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
在一个实施例中，且参考图50、51及51A，构造10e包括第一含氧化物材料(例如，45)。在适当地方已使用来自上述实施例的类似数字，其中一些结构差异是后缀“e”指示。第一含氧化物材料直接抵靠上块状物(例如，39)的第一材料纵向侧壁(例如，43)。第一含氧化物材料具有与第一材料(例如，35)的组合物不同的组合物。第二材料(例如，57，且其可为绝缘的、导电的及/或半导电的)横向地位于紧密横向相邻的存储器块之间且沿着紧密横向相邻的存储器块纵向隔开，而纵向地位于上块状物与直接抵靠上块状物的第一材料纵向侧壁的第一含氧化物材料之间。第二材料具有与第一含氧化物材料的组合物不同的组合物。第三材料(例如，31e)位于上块状物的第一材料底部(例如，44)下方且直接抵靠上块状物的第一材料底部(例如，44)。第三材料具有与第一材料及第一含氧化物材料中的每一者的组合物不同的组合物。第二含氧化物材料(例如，51)直接抵靠第三材料的纵向侧壁(例如，70)。第二含氧化物材料具有与第三材料的组合物不同的组合物。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
在一个实施例中，第二材料(例如，57)横向地位于紧密横向相邻的存储器块(例如，58)之间且沿着紧密横向相邻的存储器块(例如，58)纵向隔开，而纵向地位于上块状物之间及下方。第二材料具有与第一材料(例如，35)的组合物不同的组合物且包括绝缘材料。在一个实施例中，上块状物(例如，39)个别地包括第一材料的六平坦侧块。在一个实施例中，第二材料直接抵靠上块状物的第一材料纵向侧壁(例如，43)且在一个实施例中直接抵靠上块状物的第一材料底部(例如，44)。在一个实施例中，第一材料是导电的，在另一实施例中是绝缘的，且在又一实施例中是半导电的。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
在一个实施例中，含氧化物材料(例如，45)抵靠，在一个实施例中直接抵靠上块状物(例如，39)的第一材料纵向侧壁(例如，43)。含氧化物材料具有与第一材料(例如，35)的组合物不同的组合物。第二材料(例如，57)横向地位于紧密横向相邻的存储器块(例如，58)之间且沿着紧密横向相邻的存储器块(例如，58)纵向隔开，而纵向地位于上块状物与含氧化物材料之间。第三材料(例如，31c)位于上块状物下方，具有与第一材料及含氧化物材料中的至少一者的组合物不同的组合物，且包括绝缘材料。在一个实施例中，第三材料及第一材料相对于彼此具有相同组合物，且在另一实施例中相对于彼此具有不同组合物。在一个实施例中，第三材料及第二材料相对于彼此具有不同组合物，且在一个实施例中第二材料及第一材料相对于彼此具有不同组合物。在一实施例中，含氧化物材料位于上块状物下方，且在一个此类实施例中直接抵靠上块状物的底部(例如，44)。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
在一个实施例中，第二材料(例如，57)横向地位于紧密横向相邻的存储器块(例如，58)之间且沿着紧密横向相邻的存储器块(例如，58)纵向隔开，而纵向地位于上块状物(例如，39)之间，其中第二材料具有与第一材料的组合物不同的组合物。第三材料(例如，31c、31d、31e)位于上块状物下方，具有与第一材料及第二材料中的每一者的组合物不同的组合物，且包括绝缘材料。可使用如本文中相对于其它实施例所展示及/或所描述的任何其它(若干)属性或(若干)方面。
以上(若干)处理或(若干)构造可被视为相对于组件的阵列，所述组件的阵列经形成为此类组件的单个堆叠或单个堆层或形成在此类组件的单个堆叠或单个堆层内，此类组件的单个堆叠或单个堆层在下伏基础衬底上方或作为下伏基础衬底的部分(尽管如此，单个堆叠/堆层可具有多个层面)。用于操作或存取阵列内的此类组件的控制及/或其它外围电路也可经形成在任何地方作为完成的构造的部分，且在一些实施例中可位于所述阵列下方(例如，阵列下CMOS)。无论如何，可在附图中所展示或上文所描述的上方及/或下方提供或制造一或多个额外的此(类)堆叠/堆层。此外，(若干)组件阵列在不同堆叠/堆层中可相对于彼此相同或不同且不同堆叠/堆层可相对于彼此具有相同厚度或不同厚度。可在紧密垂直相邻的堆叠/堆层(例如，额外电路及/或电介质层)之间提供中介结构。而且，不同堆叠/堆层可相对于彼此电耦合。可单独地且按顺序(例如，一个在另一个顶上)制造多个堆叠/堆层，或可本质上同时制造两个或更多个堆叠/堆层。
上文所论述的组合件及结构可用于集成电路(circuit/circuitry)中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一者，例如举例来说相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明、交通工具、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
在本文档中，除非另有指示，否则“竖向”、“较高”、“上”、“较低”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下方”、“下部”、“上部”及“下”通常参考垂直方向。“水平”是指沿着主要衬底表面的大致方向(即，在10度内)且可相对于在制造期间处理衬底的方向，而垂直是大致正交于水平的方向。对“完全水平”的引用是沿着主要衬底表面的方向(即，与主要衬底表面不成角度)且可相对于在制造期间处理衬底的方向。此外，如本文中所使用的“垂直”及“水平”是相对于彼此大体上垂直的方向且与衬底在三维空间中的定向无关。另外，“竖向地延伸(elevationally-extending/extend(ing)elevationally)”是指与完全水平成至少45°角的方向。此外，相对于场效应晶体管的“竖向地延伸(extend(ing)elevationally/elevationally-extending)”、水平地延伸(extend(ing)horizontally/horizontally-extending)等是参考电流在操作中沿其在源极/漏极区之间流动的晶体管的沟道长度的定向。对于双极结型晶体管，“竖向地延伸(extend(ing)elevationally/elevationally-extending)”、“水平地延伸(extend(ing)horizontally/horizontally-extending)”等是参考电流在操作中沿其在发射极与集电极之间流动的基底长度的定向。在一些实施例中，竖向地延伸的任何组件、特征及/或区垂直地延伸或在垂直的10°内延伸。
此外，“在…正上方”、“在…正下方”及“在…正下方”要求两个所述区/材料/组件相对于彼此至少部分横向(即，水平地)重叠。而且，使用前面没有加“正”的“在…上方”仅要求在所述区/材料/组件的另一部分上方的所述区/材料/组件的某个部分在另一部分部分的竖向外侧(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有加“正”的“在…下方”及“在…下方”仅要求在所述区/材料/组件的另一部分下方/上方的所述区/材料/组件的某个部分在另一部分的竖向内侧(即，与两个所述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区及结构中的任一者可为均质的或非均质的，且无论如何在其所上覆的任何材料上方可为连续或不连续的。在为任何材料提供一或多种实例组合物的情况下，那种材料可包括此一或多种组合物，本质上由其组成或由其组成。此外，除非另有所述，否则可使用任何合适的现存或将来开发的技术形成每种材料，以原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入为例。
另外，“厚度”本身(前面没有方向形容词)被定义为从不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或可变的厚度。如果具有可变厚度，那么除非另有指示，否则厚度是指平均厚度，且由于厚度可变，因此此材料或区将具有某个最小厚度及某个最大厚度。如本文中所使用，“不同组合物”仅要求两种所述材料或区中可能彼此直接抵靠的那些部分在化学及/或物理上是不同的，例如，如果此类材料或区并非均质。如果两种所述材料或区并非彼此直接抵靠，那么“不同组合物”仅要求两种所述材料或区中彼此最接近的那些部分在化学及/或物理上是不同的(如果此类材料或区并非均质)。在本文档中，当材料、区或结构相对于彼此存在至少一些物理触碰接触时，所述材料、区或结构彼此“直接抵靠”。相比之下，前面没有加“直接”的“在…上方”、“在…上”、“相邻”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中(若干)中介材料、区、结构导致所述材料、区或结构相对于彼此无物理触碰接触的构造。
在本文中，如果在正常操作时电流能够从一个区-材料-组件流动到另一区-材料-组件且在充足地产生亚原子正电荷及/或负电荷时主要是通过亚原子正电荷及/或负电荷的移动来进行此电流流动，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间无中介电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
在本文档中对“行”及“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征且沿着其已形成或可形成组件。相对于独立于功能的任何系列的区、组件及/或特征，同义地使用“行”及“列”。无论如何，行可为笔直的及/或弯曲的及/或相对于彼此平行及/或不平行，列也可如此。此外，行及列可以90°或以一或多个其它角度相对于彼此相交。
本文中的导电性/导体/导电材料中的任一者的组合物可为金属材料及/或导电掺杂半导电性/半导体/半导体材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金及任何一或多种导电金属化合物的任一者或组合。
在本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积及/或形成(forming/formation)的“选择性”的任何使用是一种所述材料相对于另一(些)所述材料的作用，如此起作用时的体积比是至少2:1。此外，选择性地沉积、选择性地生长或选择性地形成的任何使用是针对至少第一个75埃的沉积、生长或形成以至少2:1的体积比相对于另一(些)所述材料沉积、生长或形成一种材料。
除非另有指示，否则本文中“或”的使用涵盖任一者及两者。
结论
根据法规，已用或多或少特定于结构及方法特征的语言描述本文中所揭示的标的物。然而，应理解，权利要求书不限于所展示及所描述的特定特征，因为本文中所揭示的部件包括实例实施例。因此，权利要求书应按字面意义被提供全范围，且应根据等效原则适当地解释。

Claims (42)

1.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面，存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面；
包括第一材料的上块状物，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开；及
第二材料，其横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物之间及下方，所述第二材料具有与所述第一材料的组合物不同的组合物，所述第二材料包括绝缘材料。
2.根据权利要求1所述的存储器阵列，其中所述相应上块状物的至少某个部分位于所述垂直堆叠内。
3.根据权利要求2所述的存储器阵列，其中所有所述相应上块状物全部位于所述垂直堆叠内。
4.根据权利要求3所述的存储器阵列，其中所述相应上块状物包括与所述垂直堆叠的顶部平面表面共面的顶部平面表面。
5.根据权利要求1所述的存储器阵列，其中所述上块状物个别地包括所述第一材料的六平坦侧块。
6.根据权利要求1所述的存储器阵列，其中所述第二材料直接抵靠所述上块状物的第一材料纵向侧壁。
7.根据权利要求1所述的存储器阵列，其中所述第二材料直接抵靠所述上块状物的第一材料底部。
8.根据权利要求1所述的存储器阵列，其中所述第一材料是导电的。
9.根据权利要求1所述的存储器阵列，其中所述第一材料是绝缘的。
10.根据权利要求1所述的存储器阵列，其中所述第一材料是半导电的。
11.根据权利要求1所述的存储器阵列，其包括NAND。
12.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面，存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面；
第一材料的上块状物，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开；
含氧化物材料，其抵靠所述上块状物的第一材料纵向侧壁，所述含氧化物材料具有与所述第一材料的组合物不同的组合物；
第二材料，其横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与所述含氧化物材料之间；及
第三材料，其位于所述上块状物下方，所述第三材料具有与所述第一材料及所述含氧化物材料中的至少一者的组合物不同的组合物，所述第三材料包括绝缘材料。
13.根据权利要求12所述的存储器阵列，其中所述含氧化物材料包括所述上块状物的所述第一材料纵向侧壁上方的连续层。
14.根据权利要求12所述的存储器阵列，其中所述含氧化物材料包括所述上块状物的所述第一材料纵向侧壁上方的不连续层。
15.根据权利要求12所述的存储器阵列，其中所述第三材料及所述第一材料相对于彼此具有相同组合物。
16.根据权利要求12所述的存储器阵列，其中所述第三材料及所述第一材料相对于彼此具有不同组合物。
17.根据权利要求12所述的存储器阵列，其中所述第三材料及所述第二材料相对于彼此具有不同组合物。
18.根据权利要求12所述的存储器阵列，其中所述第二材料及所述第一材料相对于彼此具有不同组合物。
19.根据权利要求12所述的存储器阵列，其中所述含氧化物材料直接抵靠所述上块状物的所述第一材料纵向侧壁。
20.根据权利要求12所述的存储器阵列，其中所述含氧化物材料位于所述上块状物下方。
21.根据权利要求20所述的存储器阵列，其中所述含氧化物材料直接抵靠所述上块状物的底部。
22.根据权利要求21所述的存储器阵列，其中所述含氧化物材料直接抵靠所述上块状物的所述第一材料纵向侧壁。
23.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面，存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面；
包括第一材料的上块状物，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开；
第二材料，其横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物之间，所述第二材料具有与所述第一材料的组合物不同的组合物；及
第三材料，其位于所述上块状物下方，所述第三材料具有与所述第一材料及所述第二材料中的每一者的组合物不同的组合物，所述第三材料包括绝缘材料。
24.根据权利要求23所述的存储器阵列，其中所述第三材料直接抵靠所述上块状物的第一材料底部。
25.根据权利要求23所述的存储器阵列，其中所述第三材料不直接抵靠所述上块状物的第一材料底部。
26.根据权利要求23所述的存储器阵列，其中所述第二材料直接抵靠所述上块状物的第一材料纵向侧壁。
27.根据权利要求23所述的存储器阵列，其中所述第二材料不直接抵靠所述上块状物的第一材料纵向侧壁。
28.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面，存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面；
包括第一材料的上块状物，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开；
第一含氧化物材料，其直接抵靠所述上块状物的第一材料纵向侧壁及第一材料底部，所述第一含氧化物材料具有与所述第一材料的组合物不同的组合物；
第二材料，其横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与直接抵靠所述上块状物的所述第一材料纵向侧壁的所述第一含氧化物材料之间，所述第二材料具有与所述第一含氧化物材料的组合物不同的组合物；
第三材料，其位于所述上块状物及直接抵靠所述上块状物的所述第一材料底部的所述第一含氧化物材料下方，所述第三材料具有与所述第一含氧化物材料的组合物不同的组合物，所述第三材料包括绝缘材料；及
第二含氧化物材料，其直接抵靠所述第三材料的纵向侧壁，所述第二含氧化物材料具有与所述第三材料的组合物不同的组合物。
29.根据权利要求28所述的存储器阵列，其中所述第一含氧化物材料及所述第二含氧化物材料相对于彼此具有相同组合物。
30.根据权利要求28所述的存储器阵列，其中所述第一含氧化物材料及所述第二含氧化物材料相对于彼此具有不同组合物。
31.根据权利要求28所述的存储器阵列，其中所述第三材料及所述第一材料相对于彼此具有相同组合物。
32.根据权利要求28所述的存储器阵列，其中所述第三材料及所述第一材料相对于彼此具有不同组合物。
33.根据权利要求28所述的存储器阵列，其中所述第二材料及所述第一材料相对于彼此具有相同组合物。
34.根据权利要求28所述的存储器阵列，其中所述第二材料及所述第一材料相对于彼此具有不同组合物。
35.一种包括存储器单元串的存储器阵列，其包括：
横向隔开的存储器块，其个别地包括垂直堆叠，所述垂直堆叠包括交替的绝缘层面及导电层面，存储器单元的操作的沟道材料串延伸穿过所述绝缘层面及所述导电层面；
包括第一材料的上块状物，其横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开；
第一含氧化物材料，其直接抵靠所述上块状物的第一材料纵向侧壁，所述第一含氧化物材料具有与所述第一材料的组合物不同的组合物；
第二材料，其横向地位于所述紧密横向相邻的存储器块之间且沿着所述紧密横向相邻的存储器块纵向隔开，而纵向地位于所述上块状物与直接抵靠所述上块状物的所述第一材料纵向侧壁的所述第一含氧化物材料之间，所述第二材料具有与所述第一含氧化物材料的组合物不同的组合物；
第三材料，其位于所述上块状物的第一材料底部下方且直接抵靠所述上块状物的第一材料底部，所述第三材料具有与所述第一材料及所述第一含氧化物材料中的每一者的组合物不同的组合物；及
第二含氧化物材料，其直接抵靠所述第三材料的纵向侧壁，所述第二含氧化物材料具有与所述第三材料的组合物不同的组合物。
36.一种用于形成包括存储器单元串的存储器阵列的方法，所述方法包括：
形成包括垂直交替的第一层面及第二层面的堆叠；
将水平延长沟槽形成到所述堆叠中以形成横向隔开的存储器块区；及
跨越且沿着所述水平延长沟槽将上块状物形成为横向地位于紧密横向相邻的所述存储器块区之间且沿着紧密横向相邻的所述存储器块区纵向隔开，空隙空间位于所述横向隔开的存储器块区之间的所述水平延长沟槽中的所述上块状物下方。
37.根据权利要求36所述的方法，其包括用绝缘材料填充所述空隙空间。
38.根据权利要求36所述的方法，其中形成所述上块状物包括：
在所述水平延长沟槽中形成下材料；
垂直凹进所述下材料的纵向隔开区以形成垂直凹口；
用上材料填充所述垂直凹口，所述上材料具有与所述下材料的组合物不同的组合物；及
相对于所述上材料选择性地蚀刻所述下材料以留下所述上材料作为所述上块状物。
39.根据权利要求36所述的方法，其包括穿过纵向地位于所述上块状物之间的空间，各向同性地蚀刻掉所述第一层面中的牺牲材料且用个别导线的导电材料替换所述牺牲材料。
40.根据权利要求36所述的方法，其包括将所述存储器单元串中的个别存储器单元形成为包括：操作的沟道材料串的沟道材料；栅极区，其是个别所述第一层面中的导线的部分；及存储器结构，其横向地位于所述栅极区与所述个别第一层面中的所述操作的沟道材料串的所述沟道材料之间，所述第一层面的导电材料是在形成所述上块状物之后形成。
41.根据权利要求36所述的方法，其包括将所述存储器单元串中的个别存储器单元形成为包括：操作的沟道材料串的沟道材料；栅极区，其是个别所述第一层面中的导线的部分；及存储器结构，其横向地位于所述栅极区与所述个别第一层面中的所述操作的沟道材料串的所述沟道材料之间，所述第一层面的导电材料是在形成所述水平延长沟槽之前形成。
42.一种用于形成包括存储器单元串的存储器阵列的方法，所述方法包括：
形成包括垂直交替的第一层面及第二层面的堆叠；
将水平延长沟槽形成到所述堆叠中以形成横向隔开的存储器块区；及
形成支柱，所述支柱横向地位于紧密横向相邻的所述存储器块之间且沿着紧密横向相邻的所述存储器块纵向隔开，所述支柱包括上第一材料及所述第一材料下方的第二材料，所述第一材料及所述第二材料相对于彼此具有不同组合物。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11563022B2 (en) 2019-08-25 2023-01-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11101210B2 (en) * 2019-10-25 2021-08-24 Micron Technology, Inc. Methods for manufacturing a memory array having strings of memory cells comprising forming bridge material between memory blocks

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063142A (zh) * 2016-11-08 2018-05-22 爱思开海力士有限公司 半导体装置及其制造方法
CN108962902A (zh) * 2017-05-17 2018-12-07 旺宏电子股份有限公司 立体存储器元件的制作方法及其结构
CN109314118A (zh) * 2018-08-21 2019-02-05 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US7501355B2 (en) 2006-06-29 2009-03-10 Applied Materials, Inc. Decreasing the etch rate of silicon nitride by carbon addition
US8492278B2 (en) 2010-03-30 2013-07-23 Micron Technology, Inc. Method of forming a plurality of spaced features
KR101660432B1 (ko) 2010-06-07 2016-09-27 삼성전자 주식회사 수직 구조의 반도체 메모리 소자
KR101770613B1 (ko) 2010-08-25 2017-08-23 삼성전자 주식회사 셀 스트링 및 그를 포함하는 비휘발성 메모리 장치의 제조방법
US8829589B2 (en) 2010-09-17 2014-09-09 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
DE102011084603A1 (de) 2010-10-25 2012-05-16 Samsung Electronics Co., Ltd. Dreidimensionales Halbleiterbauelement
KR101744127B1 (ko) 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
US9997353B1 (en) 2010-12-24 2018-06-12 Ananda H. Kumar Silicon composite substrates
CN102544098B (zh) 2010-12-31 2014-10-01 中国科学院微电子研究所 Mos晶体管及其形成方法
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8395137B2 (en) 2011-03-08 2013-03-12 Micron Technology, Inc. Memory cell constructions
KR101857681B1 (ko) 2011-07-07 2018-05-14 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조방법
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102108879B1 (ko) 2013-03-14 2020-05-11 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102185547B1 (ko) 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9171862B2 (en) 2014-01-24 2015-10-27 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
US9425208B2 (en) 2014-04-17 2016-08-23 Samsung Electronics Co., Ltd. Vertical memory devices
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
CN104392963B (zh) 2014-05-16 2017-07-11 中国科学院微电子研究所 三维半导体器件制造方法
US9887207B2 (en) 2014-08-18 2018-02-06 Sandisk Technologies Llc Three dimensional NAND device having dummy memory holes and method of making thereof
US9553105B2 (en) 2015-03-10 2017-01-24 Samsung Electronics Co., Ltd. Semiconductor devices including gate insulation layers on channel materials
KR102282139B1 (ko) 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR102307059B1 (ko) 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
KR20160137103A (ko) 2015-05-22 2016-11-30 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102365114B1 (ko) 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9837431B2 (en) 2015-11-20 2017-12-05 Sandisk Technologies Llc 3D semicircular vertical NAND string with recessed inactive semiconductor channel sections
KR102446862B1 (ko) 2016-03-07 2022-09-23 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US10014309B2 (en) 2016-08-09 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells comprising a programmable charge storage transistor and arrays of elevationally-extending strings of memory cells comprising a programmable charge storage transistor
KR102629454B1 (ko) 2016-08-22 2024-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US9893083B1 (en) 2016-10-13 2018-02-13 Micron Technology, Inc. Elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor and methods of processing silicon nitride-comprising materials
KR102353929B1 (ko) 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
US20180261615A1 (en) 2017-03-10 2018-09-13 Toshiba Memory Corporation Semiconductor memory device
US10170492B2 (en) 2017-04-07 2019-01-01 Macronix International Co., Ltd. Memory device and method for fabricating the same
KR20180129457A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102654856B1 (ko) 2017-07-12 2024-04-03 어플라이드 머티어리얼스, 인코포레이티드 Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
US10685914B2 (en) 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10361216B2 (en) 2017-09-20 2019-07-23 Micron Technology, Inc. Methods used in forming an array of elevationally-extending transistors
US10290643B1 (en) 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor
KR102576211B1 (ko) 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR20190118285A (ko) 2018-04-10 2019-10-18 삼성전자주식회사 3차원 반도체 소자
US10586803B2 (en) 2018-04-24 2020-03-10 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
KR102682342B1 (ko) 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10388665B1 (en) 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
KR102641737B1 (ko) 2018-06-21 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치
US10741576B2 (en) 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US10553607B1 (en) 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
WO2020061827A1 (en) 2018-09-26 2020-04-02 Yangtze Memory Technologies Co., Ltd. 3d memory device and method for forming 3d memory device
US11121146B2 (en) 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
US10957706B2 (en) 2018-10-17 2021-03-23 Sandisk Technologies Llc Multi-tier three-dimensional memory device with dielectric support pillars and methods for making the same
KR102705028B1 (ko) 2018-12-14 2024-09-10 삼성전자주식회사 3차원 반도체 메모리 장치
US10910399B2 (en) 2019-03-14 2021-02-02 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
US10879262B2 (en) * 2019-03-27 2020-12-29 Sandisk Technologies Llc Three-dimensional memory device containing eye-shaped contact via structures located in laterally-undulating trenches and method of making the same
KR102710535B1 (ko) 2019-06-10 2024-09-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11069598B2 (en) 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
JP2021027290A (ja) 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
KR20210018725A (ko) 2019-08-09 2021-02-18 삼성전자주식회사 3차원 반도체 메모리 소자
US11805645B2 (en) 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
US11094595B2 (en) 2019-12-27 2021-08-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108063142A (zh) * 2016-11-08 2018-05-22 爱思开海力士有限公司 半导体装置及其制造方法
CN108962902A (zh) * 2017-05-17 2018-12-07 旺宏电子股份有限公司 立体存储器元件的制作方法及其结构
CN109314118A (zh) * 2018-08-21 2019-02-05 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法

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