KR102654856B1 - Si 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭 - Google Patents

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Abstract

심 및 공극이 없는 갭충전, 이를테면 비정질 실리콘을 이용한 고 종횡비 트렌치들의 갭충전을 위한 방법들이 제공된다. 방법은 일반적으로, 하나 이상의 피처들을 상부에 갖는 반도체 디바이스 위에 비정질 실리콘을 증착하는 단계; 하나 이상의 피처들 사이의 증착된 비정질 실리콘 내의 하나 이상의 심들을 치유하기 위해, 증착된 비정질 실리콘을 어닐링하는 단계; 및 하나 이상의 피처들 사이의 어닐링된 비정질 실리콘 내의 하나 이상의 공극들을 제거하기 위해, 어닐링된 비정질 실리콘을 에칭하는 단계를 포함한다. 하나 이상의 피처들 사이에 어떠한 심 또는 공극도 없는 비정질 실리콘 갭충전을 달성하기 위해, 일반적으로, 증착, 어닐링, 및 에칭 프로세스들이 임의의 적합한 횟수로 반복된다.

Description

SI 갭충전을 위한 순환 컨포멀 증착/어닐링/에칭
[0001] 본 개시내용의 실시예들은 일반적으로 반도체 제조 프로세스들에 관한 것으로, 더 구체적으로, 비정질 실리콘 막으로 반도체 디바이스들의 고 종횡비 트렌치들을 갭충전하고, 심 또는 공극이 없는(seam or void-free) 반도체 디바이스들을 형성하기 위한 방법들에 관한 것이다.
[0002] 다수의 반도체 디바이스 제조 프로세스들의 경우, 예컨대 10:1 초과의 고 종횡비들을 갖는 좁은 트렌치들을 충전(fill)할 필요가 있다. 그러한 프로세스의 하나의 예는 섈로우 트렌치 아이솔레이션(STI; shallow trench isolation)이며, 여기서, 막은 고 품질로 이루어질 필요가 있고, 트렌치 전체에 걸쳐 매우 낮은 누설을 가질 필요가 있다. 반도체 디바이스 구조들의 치수들이 계속 감소되고 종횡비들이 증가됨에 따라, 사후-경화 프로세스들은 점점 더 어렵게 되고, 그리고 충전된 트렌치 전체에 걸쳐 조성이 변화되는 막들을 초래한다.
[0003] 통상적으로, 반도체 제조 프로세스들에서 비정질 실리콘(a-Si)이 사용되었는데, 이는 일반적으로 a-Si가 다른 막들, 이를테면, 실리콘 산화물(SiO) 및 비정질 탄소(a-C)에 대하여 우수한 에칭 선택비를 제공하기 때문이다. 그러나, 종래의 a-Si 증착 방법들, 이를테면, 플라즈마-강화 화학 기상 증착(PECVD) 및 컨포멀 증착은 고 종횡비 트렌치들을 갭충전하는 데 사용될 수 없다. 종래의 a-Si 증착 방법들의 증착 레이트는 일반적으로, 트렌치들의 최상부 쪽으로 더 높고, 트렌치들의 최하부 쪽으로 더 낮으며, 그리고 불균등한 증착 레이트들로 인해 고 종횡비 트렌치들 사이에 심들이 형성된다. 심들은 사후-경화 프로세스들 동안 더 벌어지고, 결국에는, 감소된 처리량, 또는 심지어 반도체 디바이스 고장을 야기한다. 심들은 통상적으로, 열 어닐링에 의해 치유(heal)되어 왔다. 그러나, 열 어닐링은 일반적으로, 증착된 막의 수축을 야기하고, 트렌치들 내부에 공극들을 형성한다.
[0004] 따라서, 심 및 공극이 없는 막 성장을 제공할 수 있는, 반도체 디바이스들의 고 종횡비 트렌치들을 갭충전하기 위한 방법들이 필요하다.
[0005] 심 및 공극이 없는 갭충전, 이를테면 비정질 실리콘을 이용한 고 종횡비 트렌치들의 갭충전을 위한 방법들이 제공된다. 방법은 일반적으로, 하나 이상의 피처(feature)들을 상부에 갖는 반도체 디바이스 위에 비정질 실리콘을 증착하는 단계; 하나 이상의 피처들 사이의 증착된 비정질 실리콘 내의 하나 이상의 심들을 치유하기 위해, 증착된 비정질 실리콘을 어닐링하는 단계; 및 하나 이상의 피처들 사이의 어닐링된 비정질 실리콘 내의 하나 이상의 공극들을 제거하기 위해, 어닐링된 비정질 실리콘을 에칭하는 단계를 포함한다. 하나 이상의 피처들 사이에 어떠한 심 또는 공극도 없는 비정질 실리콘 갭충전을 달성하기 위해, 일반적으로, 증착, 어닐링, 및 에칭 프로세스들이 임의의 적합한 횟수로 반복된다.
[0006] 일 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판을 프로세스 챔버에 포지셔닝하는 단계 ― 기판은 기판의 표면에 형성된 하나 이상의 피처들을 갖고, 하나 이상의 피처들 각각은 측벽들 및 최하부 표면을 가짐 ―; 하나 이상의 피처들을 갖는 기판 위에 비정질 실리콘 막을 증착하는 단계; 비정질 실리콘 막을 어닐링하는 단계; 및 비정질 실리콘 막의 일부를 에칭하는 단계를 포함한다.
[0007] 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판을 프로세스 챔버에 포지셔닝하는 단계 ― 기판은 기판의 표면에 형성된 하나 이상의 고 종횡비 트렌치들을 갖고, 하나 이상의 고 종횡비 트렌치들 각각은 측벽들 및 최하부 표면을 가짐 ―; 하나 이상의 고 종횡비 트렌치들에 비정질 실리콘 막을 증착하는 단계; 하나 이상의 고 종횡비 트렌치들에 형성된 하나 이상의 심들을 치유하기 위해, 비정질 실리콘 막을 어닐링하는 단계; 및 기판의 최상부 표면 아래로 일정 거리까지 비정질 실리콘 막을 에칭하는 단계를 포함하며, 그 거리는 하나 이상의 피처들 내의 하나 이상의 공극들 중 최하측 공극의 최하부와 기판의 최상부 표면 사이의 거리와 동일하다.
[0008] 또 다른 실시예에서, 반도체 디바이스를 제조하기 위한 방법이 개시된다. 방법은, 기판을 제1 챔버에 포지셔닝하는 단계 ― 기판은 기판의 표면에 형성된 하나 이상의 피처들을 갖고, 하나 이상의 피처들 각각은 측벽들 및 최하부 표면을 가짐 ―; 제1 챔버에서 하나 이상의 피처들을 갖는 기판 위에 재료를 증착하는 단계; 재료 내의 하나 이상의 심들을 치유하기 위해, 제1 챔버에서 재료를 어닐링하는 단계; 하나 이상의 피처들을 갖는 기판을 제2 챔버로 이송하는 단계; 및 어닐링된 재료 내의 하나 이상의 공극들을 제거하기 위해, 어닐링된 재료의 일부를 에칭하는 단계를 포함한다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 예시적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하고, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것이 주목되어야 한다.
[0010] 도 1은 본 개시내용의 실시예들에 따른 방법을 요약하는 흐름도이다.
[0011] 도 2a 내지 도 2e는 본 개시내용의 실시예들에 따른, 반도체 디바이스의 제작의 스테이지들을 도시한다.
[0012] 도 3은 본 개시내용의 실시예들에 따른 방법을 수행하기 위한 장치의 개략도이다.
[0013] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0014] 심 및 공극이 없는 갭충전, 이를테면 비정질 실리콘을 이용한 고 종횡비 트렌치들의 갭충전을 위한 방법들이 제공된다. 방법은 일반적으로, 하나 이상의 피처들을 상부에 갖는 반도체 디바이스 위에 비정질 실리콘을 증착하는 단계; 하나 이상의 피처들 사이의 증착된 비정질 실리콘 내의 하나 이상의 심들을 치유하기 위해, 증착된 비정질 실리콘을 어닐링하는 단계; 및 하나 이상의 피처들 사이의 어닐링된 비정질 실리콘 내의 하나 이상의 공극들을 제거하기 위해, 어닐링된 비정질 실리콘을 에칭하는 단계를 포함한다. 하나 이상의 피처들 사이에 어떠한 심 또는 공극도 없는 비정질 실리콘 갭충전을 달성하기 위해, 일반적으로, 증착, 어닐링, 및 에칭 프로세스들이 임의의 적합한 횟수로 반복된다.
[0015] 다음의 설명은, 예로서, 기판 상에 형성된 고 종횡비 트렌치들을 비정질 실리콘으로 갭충전하는 것을 참조할 것이다. 그러나, 본원에서 설명되는 방법들은 일반적으로, 임의의 재료로 임의의 디바이스 피처들을 갭충전하는 데 유용하거나, 또는 증착된 재료로부터 심들 및/또는 공극들을 제거하는 데 유용하다. 일반적으로, “피처”는 임의의 의도적인 표면 불규칙을 의미한다. 피처들은 일반적으로, 반도체, 솔라, 또는 다른 전자 디바이스들, 이를테면 고 비율 콘택 플러그(high ratio contact plug)들에서 활용되는, 비아들, 트렌치들, 라인들, 콘택 홀들, 스루-홀들, 또는 다른 피처 정의들을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 형상을 갖는다.
[0016] 본원에서 예로서 사용되는 트렌치들은 일반적으로, 최상부 및 2개의 측벽들을 갖고, 그리고 일반적으로는 최상부 및 2개의 측벽들을 갖는 피크들 사이에 형성된다. 피처들은 피처의 깊이 대 피처의 폭의 비율인 임의의 적합한 종횡비로 이루어질 수 있다. 일부 예들에서, 고 종횡비 트렌치는 약 5:1, 10:1, 15:1, 25:1, 30:1, 35:1, 또는 40:1 이상의 종횡비를 갖는 트렌치이다.
[0017] 도 1은 본 개시내용의 실시예들에 따른, 비정질 실리콘 막으로 디바이스 피처들을 갭충전하기 위한 방법(100)을 요약하는 흐름도이다. 도 2a 내지 도 2e는, 예컨대 방법(100)에 따라, 본 개시내용의 실시예들에 따른, 반도체 디바이스(200)의 제작의 스테이지들을 도시한다. 따라서, 예로서, 방법(100)은, 도 2a 내지 도 2e에 예시된 바와 같은, 비정질 실리콘 막으로 반도체 디바이스(200)의 고 종횡비 트렌치들을 갭충전하는 스테이지들에 따라 아래에서 설명된다.
[0018] 방법(100)은, 동작(110)에서, 도 2a에 도시된 바와 같은, 기판(202) 상의 층(206), 이를테면 실리콘 또는 탄소-함유 층에 형성된 하나 이상의 피처들(204)(2개의 고 종횡비 트렌치들로서 도시됨)을 갖는 기판(202)을, 추가적인 프로세싱을 위해, 포지션 또는 환경, 이를테면 프로세스 챔버에 포지셔닝하는 것에 의해 시작된다. 기판(202)은 일반적으로, 실리콘(Si) 및/또는 게르마늄(Ge) 기판들을 포함하는(그러나 이에 제한되지는 않음) 프로세싱을 위한 임의의 적합한 기판이고, 그리고 다른 원소들, 이를테면 산소(O), 질소(N), 및 탄소(C)를 포함할 수 있다.
[0019] 도 2a에 도시된 바와 같이, 하나 이상의 피처들(204)은 일반적으로, 제1 측벽(210), 제2 측벽(212), 및 최하부(214)를 포함한다. 제1 측벽(210) 및 제2 측벽(212)은 하나 이상의 피처들(204)의 폭(W)을 정의한다. 하나 이상의 피처들의 높이(H)는 일반적으로, 층(206)의 최상부 표면(208)으로부터 층(206)의 최하부 표면(216)까지이다. 도 2a가 2개의 피처들을 도시하지만, 본 개시내용은 추가로, 기판(202)이 하나, 또는 하나 초과의 피처(204)를 가질 수 있는 것을 고려한다.
[0020] 동작(120)에서, 도 2b에 도시된 바와 같이, 기판(202)의 하나 이상의 피처들(204) 위에 재료(218)가 증착되어 하나 이상의 피처들(204)이 충전된다. 재료(218)는 일반적으로, 임의의 적합한 증착 프로세스에 의해 증착된다. 적합한 증착 프로세스들의 예들은 화학 기상 증착(CVD), 플라즈마-강화 CVD(PECVD), 원자 층 증착(ALD), 및 플라즈마-강화 ALD(PEALD)를 포함한다(그러나 이에 제한되지는 않음). 일 예에서, 재료(218)는 열 CVD에 의해 증착된다.
[0021] 일 실시예에서, 재료(218)는 비정질 실리콘 막이며, 재료(218)를 증착하는 것은 실리콘 전구체에 기판(202)의 하나 이상의 피처들(204)을 노출시키는 것을 포함한다. 적합한 실리콘 전구체들의 예들은, 실란(SiH4), 디실란(H6Si2), 디클로로실란(DCS), 트리실란(H8Si3), 및 테트라실란(Si4H10) 중 하나 이상을 포함한다(그러나 이에 제한되지는 않음). 실리콘 전구체는 선택적으로, 증기 압력을 증가시키기 위해 핫 캔(hot can)에서 가열되고, 이어서, 초고 순도(UHP; ultrahigh purity) 아르곤(Ar) 캐리어 가스를 사용하여 증착을 위해 프로세스 챔버에 전달된다. 일반적으로 실리콘 전구체와 함께 공동-도입되는 다른 적합한 캐리어 가스들은 헬륨(He) 및 수소 가스(H2)를 포함한다(그러나 이에 제한되지는 않음).
[0022] 다른 실시예에서, 재료(218)는, 실리콘 전구체에 부가하여, 도핑 전구체에 기판(202)의 하나 이상의 피처들(204)을 노출시킴으로써 증착되는 도핑된 비정질 실리콘 막이다. 비정질 실리콘을 도핑함으로써, 도핑된 a-Si 층의 에칭과 같은 후속 프로세싱 동작들을 위한 온도가 일반적으로 감소된다. 도펀트들의 예들은 붕소(B), 인(P), 갈륨(Ga), 주석(Sn), 비소(As), 게르마늄(Ge), 탄소(C), 질소(N), 안티몬(Sb), 및 인듐(In)을 포함한다(그러나 이에 제한되지는 않음). 적합한 도핑 전구체들의 예들은 디메틸아민 보란 [NH(CH3)2BH3](DMAB), 디보란(B2H6), 게르만(GeH4), 및 포스판(PH3)을 포함한다(그러나 이에 제한되지는 않음).
[0023] 기판(202)의 하나 이상의 피처들(204) 위에 재료(218)를 증착하는 것은 일반적으로, 섭씨 약 150도(℃) 내지 약 500 ℃의 온도에서 발생된다. 증착은 용량성 커플링 플라즈마(CCP) 또는 유도성 커플링 원격 플라즈마(ICP)를 이용하거나 또는 이용하지 않고 수행될 수 있다. 증착 프로세스 동안, 프로세스 챔버 내의 압력은 일반적으로, 약 100 mTorr 내지 약 350 Torr이다.
[0024] 위에서 논의된 바와 같이, 재료(218)의 증착 동안, 일반적으로, 하나 이상의 피처들(204)에 하나 이상의 심들(220)이 형성된다. 처리되지 않은 채로 방치되는 경우, 하나 이상의 심들(220)은 대개, 반도체 디바이스(200)의 추가적인 프로세싱 동안 벌어지며, 이는 결함이 있는 디바이스 성능을 초래한다.
[0025] 동작(130)에서, 하나 이상의 심들(220)을 치유하기 위해, 증착된 재료(218)가 어닐링된다. 일 실시예에서, 재료(218)는 인-시튜 열 어닐링 프로세스에 의해 어닐링된다. 어닐링 동작 동안의 온도는 일반적으로, 약 400 ℃ 내지 약 1,100 ℃이다. 어닐링 프로세스는 임의의 적합한 시간량에 걸쳐, 예컨대, 약 0.1초 내지 약 5시간 동안 수행될 수 있다. 어닐링 프로세스를 위한 가스 분위기는 일반적으로, H2, Ar, He, 및 질소 가스(N2) 중 하나 이상을 포함한다. 어닐링 동안, 프로세스 챔버 압력은 일반적으로, 약 100 mTorr 내지 약 1 atm(atmosphere)의 범위이다.
[0026] 다른 실시예에서, 하나 이상의 심들(220)은 플라즈마 처리로 치유된다. 또 다른 실시예에서, 하나 이상의 심들(220)은 e-빔 처리로 치유된다. 추가적인 실시예들에서, 하나 이상의 심들(220)은 비정질 실리콘의 실리콘(Si) 원자들을 재유동시키기 위한 임의의 적합한 프로세스로 치유된다.
[0027] 일반적으로, 도 2c에 도시된 바와 같이, 어닐링 프로세스 동안, 재료(218)에 하나 이상의 공극들(222)(예로서 3개가 도시됨)이 형성된다. 예컨대, 기판(202) 또는 층(206)의 임의의 표면 장력들이 종종, 재료(218)에 하나 이상의 공극들(222)을 형성한다. 하나 이상의 심들(220)과 마찬가지로, 하나 이상의 공극들(222)이 부분적으로 또는 완전히 제거되지 않는 경우, 일반적으로, 반도체 디바이스(200)의 성능이 악영향을 받는다.
[0028] 동작(140)에서, 도 2d에 도시된 바와 같이, 하나 이상의 공극들(222)을 제거하기 위해, 어닐링된 재료(218)의 적어도 일부가 에칭된다. 일 실시예에서, 어닐링된 재료(218)의 일부를 에칭하는 것은 에천트에 기판(202)의 하나 이상의 피처들(204) 상의 재료(218)를 노출시키는 것을 포함한다. 재료(218)는 기판(202)의 층(206)의 최상부 표면(208) 아래로 일정 거리만큼 하나 이상의 피처들(204) 내측으로 아래로 에칭되며, 그 거리는 하나 이상의 피처들(204) 내의 하나 이상의 공극들(222) 중 최하측 공극의 최하부와 최상부 표면(208) 사이의 거리와 동일하다. 하나 이상의 공극들(222) 중 최하측 공극의 최하부와 동일하거나 또는 그 아래의 거리까지 재료(218)의 일부를 에칭함으로써, 부가적인 재료(218) 또는 다른 재료의 후속 증착 전에, 하나 이상의 공극들(222)이 제거된다.
[0029] 에칭 프로세스는 일반적으로, 용량성 커플링 플라즈마(CCP) 또는 유도성 커플링 플라즈마(ICP)를 이용하는 플라즈마 에칭 또는 열 에칭을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 에칭 프로세스이다. 적합한 에천트들의 예들은, 질소 삼플루오르화물(NF3), 염소 가스(Cl2), 염산(HCl), 수소 브롬화물(HBr), 헥사플루오로-2-부틴(C4F6), 테트라플루오로에틸렌(C2F4), H2, Ar, He, 및 N2 중 하나 이상을 포함한다(그러나 이에 제한되지는 않음).
[0030] 동작(120), 동작(130), 및 동작(140)은 일반적으로, 도 2e에 도시된 바와 같이, 어떠한 심들 또는 공극들도 없게, 또는 감소된 심들 또는 공극들로, 하나 이상의 피처들(204)을 재료(218)로 충전하기 위해, 임의의 적합한 횟수로 반복된다.
[0031] 도 3은 본원에서 설명되는 실시예들에 따른 방법을 수행하기 위한 장치(300)의 개략도이다. 더 구체적으로, 장치(300)는 위에서 설명된 방법들에 따라 반도체 디바이스들을 제작하기 위한 클러스터 툴이다. 장치(300)의 중앙에 이송 챔버(310)가 있다. 이송 챔버(310) 내에 기판 이송 메커니즘(312)이 있다. 기판 이송 메커니즘(312)은 제1, 제2, 또는 제3 프로세스 챔버들(330, 340, 및 350) 중 하나로부터 로드 락 챔버(320)로 그리고 그 반대로 기판을 각각 이송한다. 제1, 제2, 및 제3 프로세스 챔버들(330, 340, 및 350)은 이송 챔버(310)에 연결된다. 로드 락 챔버(320)는 기판 정렬 챔버(322)를 통해 이송 챔버(310)에 연결된다. 도 3에 예시된 바와 같이, 장치(300)는 3개의 프로세스 챔버들을 포함한다. 그러나, 장치(300)는 일반적으로, 임의의 적합한 수의 챔버들을 포함한다.
[0032] 일 실시예에서, 제1 프로세스 챔버(330)는 증착 챔버이고, 제2 프로세스 챔버(340)는 어닐링 프로세스들을 수행하는 데 적합한 챔버이며, 제3 프로세스 챔버(350)는 에칭 챔버이다. 적합한 챔버들은, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 챔버들, 이를테면, PRODUCER® 챔버들 및 VANTAGE® 챔버들을 포함한다. 동작(120)은 일반적으로, 제1 프로세스 챔버(330)에서 발생된다. 일 실시예에서, 기판(202)은 동작(130)에서의 어닐링 프로세스를 위해 제1 프로세스 챔버(330)에 유지된다. 다른 실시예에서, 기판(202)은 동작(130)에서의 어닐링 프로세스를 위해 제2 프로세스 챔버(340)로 이송된다. 이어서, 일반적으로, 기판(202)은 동작(140)에서의 에칭 프로세스를 위해 제3 프로세스 챔버(350)로 이송된다.
[0033] 본원에서 개시되는 동작들을 수행하기 위한 프로세스 챔버는 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 그러나, 다른 제조자들로부터의 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 또한 사용될 수 있고, 본 개시내용의 양상들로부터 이익을 얻을 수 있다는 것이 고려된다.
[0034] 본 개시내용의 실시예들은 반도체 디바이스 피처들을 위한 심 및 공극이 없는 갭충전, 이를테면 고 종횡비 트렌치들을 위한 비정질 실리콘 갭충전을 제공한다. 갭충전에 심 및 공극이 없거나, 또는 갭충전이 감소된 수의 심들 및 공극들을 포함하기 때문에, 반도체 디바이스의 전체 성능이 개선된다.
[0035] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판을 프로세스 챔버에 포지셔닝하는 단계 ― 상기 기판은 상기 기판의 표면에 형성된 하나 이상의 피처(feature)들을 갖고, 상기 하나 이상의 피처들 각각은 측벽들 및 최하부 표면을 가짐 ―;
    상기 하나 이상의 피처들을 갖는 상기 기판 위에 비정질 실리콘 막을 증착하는 단계;
    상기 하나 이상의 피처들에 형성된 하나 이상의 심(seam)들을 치유(heal)하기 위해, 상기 증착된 비정질 실리콘 막을 어닐링하는 단계; 및
    상기 하나 이상의 피처들 내의 상기 어닐링된 비정질 실리콘 막에 형성된 하나 이상의 공극들을 제거하기 위해, 상기 어닐링된 비정질 실리콘 막의 일부를 에칭하는 단계
    를 포함하고,
    상기 어닐링된 비정질 실리콘 막의 일부를 에칭하는 단계는, 상기 기판의 최상부 표면 아래로 일정 거리만큼 상기 어닐링된 비정질 실리콘 막을 리세싱(recess)하는 단계를 더 포함하며,
    상기 거리는 상기 하나 이상의 피처들 내의 상기 하나 이상의 공극들 중 최하측 공극의 최하부와 상기 기판의 최상부 표면 사이의 거리와 동일한,
    반도체 디바이스를 제조하기 위한 방법.
  2. 제1 항에 있어서,
    상기 비정질 실리콘 막을 증착하는 단계는, 실란, 디실란, 디클로로실란, 트리실란, 및 테트라실란으로 구성된 그룹으로부터 선택되는 실리콘 전구체에 상기 기판을 노출시키는 단계를 포함하는,
    반도체 디바이스를 제조하기 위한 방법.
  3. 제2 항에 있어서,
    붕소, 인, 갈륨, 주석, 비소, 게르마늄, 탄소, 질소, 안티몬, 또는 인듐 전구체에 상기 기판을 노출시키는 단계를 더 포함하는,
    반도체 디바이스를 제조하기 위한 방법.
  4. 삭제
  5. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판을 프로세스 챔버에 포지셔닝하는 단계 ― 상기 기판은 상기 기판의 표면에 형성된 하나 이상의 고 종횡비 트렌치들을 갖고, 상기 하나 이상의 고 종횡비 트렌치들 각각은 측벽들 및 최하부 표면을 가짐 ―;
    상기 하나 이상의 고 종횡비 트렌치들에 비정질 실리콘 막을 증착하는 단계;
    상기 하나 이상의 고 종횡비 트렌치들에 형성된 하나 이상의 심들을 치유하기 위해, 상기 증착된 비정질 실리콘 막을 어닐링하는 단계; 및
    상기 기판의 최상부 표면 아래로 일정 거리까지 상기 어닐링된 비정질 실리콘 막을 에칭하는 단계
    를 포함하며,
    상기 거리는 상기 하나 이상의 고 종횡비 트렌치들 내의 하나 이상의 공극들 중 최하측 공극의 최하부와 상기 기판의 최상부 표면 사이의 거리와 동일한,
    반도체 디바이스를 제조하기 위한 방법.
  6. 제5 항에 있어서,
    상기 비정질 실리콘 막은 도핑되는,
    반도체 디바이스를 제조하기 위한 방법.
  7. 제6 항에 있어서,
    상기 비정질 실리콘 막을 증착하는 단계는,
    실리콘 전구체에 상기 기판을 노출시키는 단계; 및
    붕소, 인, 갈륨, 주석, 비소, 게르마늄, 탄소, 질소, 안티몬, 또는 인듐 전구체에 상기 기판을 노출시키는 단계
    를 포함하는,
    반도체 디바이스를 제조하기 위한 방법.
  8. 제7 항에 있어서,
    상기 비정질 실리콘 막을 증착하는 단계는, 섭씨 150도 내지 섭씨 500도의 온도, 및 100 mTorr 내지 350 Torr의 압력에서 발생되는,
    반도체 디바이스를 제조하기 위한 방법.
  9. 제8 항에 있어서,
    상기 비정질 실리콘 막을 어닐링하는 단계는, 섭씨 400도 내지 섭씨 1,100도의 온도, 및 100 mTorr 내지 1 atm의 압력에서 발생되는,
    반도체 디바이스를 제조하기 위한 방법.
  10. 제9 항에 있어서,
    상기 어닐링된 비정질 실리콘 막의 일부를 에칭하는 단계는, NF3, Cl2, HCl, HBr, C4F6, C2F4, H2, Ar, He, 및 N2 중 하나 이상을 포함하는 에천트에 상기 비정질 실리콘 막을 노출시키는 단계를 포함하는,
    반도체 디바이스를 제조하기 위한 방법.
  11. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판을 제1 챔버에 포지셔닝하는 단계 ― 상기 기판은 상기 기판의 표면에 형성된 하나 이상의 피처들을 갖고, 상기 하나 이상의 피처들 각각은 측벽들 및 최하부 표면을 가짐 ―;
    상기 제1 챔버에서 상기 하나 이상의 피처들을 갖는 상기 기판 위에 재료를 증착하는 단계;
    상기 재료 내의 하나 이상의 심들을 치유하기 위해, 상기 제1 챔버에서 상기 재료를 어닐링하는 단계;
    상기 하나 이상의 피처들을 갖는 상기 기판을 제2 챔버로 이송하는 단계; 및
    상기 어닐링된 재료 내에 형성된 하나 이상의 공극들을 제거하기 위해, 상기 어닐링된 재료의 일부를 에칭하는 단계
    를 포함하고,
    상기 어닐링된 재료의 일부를 에칭하는 단계는, 상기 기판의 최상부 표면 아래로 일정 거리만큼 상기 어닐링된 재료를 리세싱하는 단계를 포함하며,
    상기 거리는 상기 하나 이상의 피처들 내의 하나 이상의 공극들 중 최하측 공극의 최하부와 상기 기판의 최상부 표면 사이의 거리와 동일한,
    반도체 디바이스를 제조하기 위한 방법.
  12. 제11 항에 있어서,
    상기 재료는 비정질 실리콘인,
    반도체 디바이스를 제조하기 위한 방법.
  13. 제11 항에 있어서,
    상기 재료를 증착하는 단계는, 섭씨 150도 내지 섭씨 500도의 온도, 및 100 mTorr 내지 350 Torr의 압력에서 발생되는,
    반도체 디바이스를 제조하기 위한 방법.
  14. 제13 항에 있어서,
    상기 재료를 어닐링하는 단계는, 섭씨 400도 내지 섭씨 1,100도의 온도, 및 100 mTorr 내지 1 atm의 압력에서 발생되는,
    반도체 디바이스를 제조하기 위한 방법.
  15. 삭제
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