KR101548013B1 - 채널의 변형을 조절하기 위한 응력 부재 - Google Patents

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Abstract

본 발명은 다른 부분들에서 다른 불순물 농도를 갖는 이형 에피택셜 실리콘 함유 재료로 충전된 리세스부들을 갖는 반도체 기판에 관한 것이다. 변형된 층들은 구배화되어 도립식으로 리세스된 소오스/드레인 영역들을 충전할 수 있다. 또한, 층들은 일 농도의 변형 유도 불순물로 리세스부의 측벽들을 라이닝하고, 상기 리세스부의 나머지를 낮은 농도의 상기 불순물로 충전한다. 후자의 경우, 상기 측벽 라이너는 테이퍼형일 수 있다.

Description

채널의 변형을 조절하기 위한 응력 부재{Stressor for engineered strain on channel}
본 발명은 반도체 처리 공정에서의 실리콘 함유 재료들의 증착에 관한 것이며, 더욱 상세하게는, 반도체 기판의 리세스된 소오스 및 드레인 영역들에서의 실리콘 함유 재료의 에피택셜 증착에 관한 것이다.
집적 회로들을 형성함에 있어서, 필드 분리 영역들 사이의 활성 영역 메사들과 같은 선택된 위치에, 더욱 특별하게는, 정의된 소오스 및 드레인 영역들 상에서 에피택셜 층들이 종종 요구된다. 일반적으로, 비정질 또는 다결정질일 수 있는 비에피택셜 재료가 증착된 이후에 상기 필드 분리 영역들 상으로부터 선택적으로 제거되면서, 동시에 화학기상증착(chemical vapor deposition; CVD) 및 식각용 케미컬들을 제공하고 조건을 조절하여 절연 영역 상에는 전혀 순(net) 증착이 일어나지 않도록 하고 노출된 반도체 윈도우들 상에는 에피택셜 순 증착이 일어나도록 하는 것은 더 효율적인 것으로 여겨진다. 선택적 에피택셜 CVD라 알려진 이 공정은, 실리콘 산화물 또는 실리콘 질화물과 같은 절연체 층 상에서의 일반적인 반도체 증착 공정에서 얻어지는 느린 핵생성을 이용한다. 이러한 선택적인 에피택셜 CVD는, 식 각종에 대한 에피택셜 층들의 감응성과 비교시, 상기 식각종에 대하여 비정질 및 다결정질 재료들이 더 큰 감응성을 갖는 점을 이용한다.
반도체 층들의 선택적 에피택셜 형성이 요구되는 많은 경우에 관한 예로서, 응력을 생성하기 위한 다양한 방법들(scheme)이 있다. 실리콘, 탄소 도핑된 실리콘, 게르마늄 및 실리콘 게르마늄 혼합물(alloy)과 같은 반도체 재료들의 전기적 특성들은 상기 재료의 변형된 정도에 의해 영향을 받는다. 예를 들면, 반도체 재료들은 인장 변형 하에서 향상된 전자 이동도를 가질 수 있고, 이는 특히 NMOS 소자들의 경우에 바람직하며, 압축 변형 하에서는 향상된 정공 이동도를 가질 수 있고, 이는 특히 PMOS 소자들의 경우에 바람직하다. 반도체 재료들의 성능을 향상시키기 위한 방법은 상당히 주목을 받으며, 다양한 반도체 처리 장치들에서 잠재적인 응용들을 갖는다. 일반적으로, 반도체 공정은, 다른 다양한 분야들뿐만 아니라, 특히 엄격한 품질 요구를 수반하는 집적 회로의 제조시 이용된다. 예를 들면, 반도체 공정 기술은 마이크로전자기계 시스템(Microelectromechanical system, "MEMS")뿐만 아니라, 다양한 기술들이 사용되는 플랫 패널 디스플레이의 제조시에도 사용된다.
실리콘- 및 게르마늄-을 함유하는 재료들 내에 변형을 유도하기 위한 많은 접근 방법은 다양한 결정질 재료들 사이의 격자 상수의 차이를 이용하는 것에 집중되어 왔다. 예를 들면, 결정질 게르마늄의 격자 상수는 5.65 Å 이고, 결정질 실리콘의 격자 상수는 5.431 Å 이며, 다이아몬드 탄소의 격자 상수는 3.567 Å이다. 이형 에피택시는 증착된 층이 하지의 결정 재료의 격자 상수를 채택하도록 다른 결 정질 재료 상에 특정 결정질 재료의 박막을 증착하는 단계를 포함한다. 예를 들면, 이러한 접근 방법을 사용함으로써, 이형 에피택시 증착에 의해 단결정 실리콘 기판 상에 변형된 실리콘 게르마늄 층들을 형성할 수 있다. 게르마늄 원자들은 실리콘 원자들보다 조금 더 크고, 상기 증착된 이형 에피택셜 실리콘 게르마늄이 하지의 상기 실리콘의 더 작은 격자 상수로 제한되기 때문에, 상기 실리콘 게르마늄의 농도의 함수에 따라 변하는 정도로 압축 변형된다. 일반적으로, 실리콘 게르마늄 층의 밴드 갭은 실리콘 게르마늄 내의 게르마늄 함량이 증가함에 따라 순수 실리콘의 경우인 1.12 eV 에서 순수 게르마늄의 경우인 0.67 eV으로 단조롭게 감소한다. 다른 접근 방법으로, 이완된 실리콘 게르마늄 층 상에 실리콘 층을 이형 에피택셜 증착함으로써 단결정 실리콘 박막 내에 인장 변형이 형성될 수 있다. 이러한 예에서, 상기 이형 에피택셜 증착된 실리콘은 그것의 격자 상수가 하지의 상기 이완된 실리콘 게르마늄의 더 큰 격자 상수로 제한되기 때문에 변형된다. 인장 변형된 채널은 일반적으로 증가된 전자 이동도를 가지며, 압축 변형된 채널은 증가된 정공 이동도를 갖는다.
이들 실시예들에서는, 상기 격자 구조 내의 실리콘 원자들을 다른 원자들로 대체함으로써, 단결정 실리콘 함유 재료들 내에 변형을 유도할 수 있다. 이 기술은 일반적으로 치환형 도핑(substitutional doping)이라고 지칭된다. 예를 들면, 게르마늄 원자들이 대체된 실리콘 원자들보다 더 크기 때문에, 단결정 실리콘의 격자 구조 내의 실리콘 원자들의 일부를 게르마늄 원자들로 치환하는 것은, 결과물인 상기 치환 도핑된 단결정 실리콘 재료 내에 압축 변형을 생성한다. 탄소로 치환 도핑하여 단결정 실리콘 내에 인장 변형을 유도하는 것은, 탄소 원자들이 대체된 실리콘 원자들보다 더 작기 때문에 가능하다. 추가적인 사항들은 뉴욕 2002년판 테일러(Tayler) 및 프랜시스(Francis)의 "실리콘-게르마늄 탄소 혼합물(Silicon-Germanium Carbon Alloy)"의 3장, 59-89 쪽의 주디 엘 호이트 (Judy L. Hoyt) 저의 "Substitutional Carbon Incorporation and Electronic Characterization of Si1 -y Cy/Si and Si1 -x-y GexCy/Si Heterojunctions"(본 명세서에서 호이트 논문이라 칭함)에 개시된다. 그러나, 비치환성 불순물들은 변형을 유도하지 않는다.
마찬가지로, 전기적 도펀트들도 전기적으로 활성화되기 위해서는 에피택셜 층들 내로 치환되면서 내포되어야만 하다. 소정 수준의 치환 정도와 도펀트 활성화를 얻기 위해서는 상기 도펀트들은 증착된 채로 내포되거나 상기 기판이 어닐링되어야 한다. 어닐링은 열적 부담을 제공하기 때문에, 엑시츄 도핑 후 상기 결정 구조 내부로 상기 도펀트들은 포함시키기 위해 어닐링을 하는 것에 비하여, 적합한 격자 상수를 위한 불순물들이나 전기적 도펀트들을 인시츄 도핑하는 것이 종종 바람직하다. 그러나, 실제로 인시츄 치환 도핑은 도펀트가 증착 동안 비치환식으로 내포되는 경향성을 갖기 때문에, 예를 들면, 상기 격자 구조 내에서 실리콘 원자들을 치환하기 보다는 상기 실리콘 내의 도메인들 또는 클러스터들에 침입형으로(intersitially) 내포되어 복잡하다. 예를 들면, 비치환식 도핑은 실리콘의 탄소 도핑, 실리콘 게르마늄의 탄소 도핑 및 전기적으로 활성화된 도펀트들로 반도체를 도핑하는 것을 복잡하게 한다. 상기 호이트 논문의 73쪽의 도 3.10에 도시된 바와 같이, 5.4 Å의 격자 간격과 1.0 GPa보다 작은 인장 응력에 해당하는 2.3 원자 %까지의 인시츄 도핑된 치환성 탄소 농도를 갖는 결정질 실리콘을 제조하기 위하여 인시츄 전처리 증착 방법(prior deposition method)이 이용되어 왔다.
소오스와 드레인 사이의 실리콘 채널에 압축 또는 인장 변형을 유도하는 "응력 부재(stressor)"로서 실리콘 함유 혼합물로 소오스 및 드레인 리세스부를 충전할 수 있다. 예를 들면, 소오스 및 드레인 리세스부 내의 변형된 에피택셜 실리콘 게르마늄("SiGe")은 실리콘 채널에 압축 변형을 유도하고 정공 이동도를 향상시킬 수 있다. 유사하게, 소오스/드레인 리세스부 내에 인장 변형 상태에 있는 탄소 도핑된 실리콘("Si:C") 에피택셜 혼합물은 상기 채널에 인장 변형을 유도하고 전자 이동도를 향상시킬 수 있다. 일반적으로, 상기 채널의 변형은 C 또는 Ge와 같은 불순물 농도와 관련된다. 즉, 상기 Ge 또는 C 의 농도가 높을수록, 변형은 더 크게 발생한다.
본 발명이 해결하고자 하는 기술적 과제는, 트랜지스터의 채널 영역에 응력을 인가하여 채널 영역의 캐리어 이동도를 용이하게 조절하는 반도체 재료의 선택적 형성 방법, 이형 에피택셜 반도체 재료의 선택적 형성 방법, 리세스부 내의 반도체 재료의 형성 방법 및 반도체 소자들을 제공하는 것이다.
본 발명의 일 태양에 따르면, 반도체 재료의 선택적 형성 방법이 제공된다. 화학기상증착 챔버 내에, 기판을 제공된다. 상기 기판은 절연성 표면들 및 단결정 반도체 표면들을 포함한다. 상기 단결정 반도체 표면들은 리세스부를 포함한다. 상기 리세스부 내에 반도체 응력 부재(stressor)가 선택적으로 형성된다. 상기 반도체 응력 부재는, 상기 리세스부 내의 상기 반도체 응력 부재의 상부가 하부들보다 더 큰 변형량을 갖도록 구배화되고, 상기 상부는 상기 리세스부들의 측벽들로 연장된다.
본 발명의 다른 태양에 따르면, 이형 에피택셜 반도체 재료의 선택적 형성 방법이 제공된다. 기판의 리세스된 단결정 반도체 영역의 바닥 표면들 및 측벽 표면들 상에 반도체 재료가 증착된다. 상기 바닥 표면들 상에 상기 반도체 재료의 이형 에피택셜 층을 잔류시키면서 상기 리세스된 영역의 상기 측벽 표면들로부터 상기 반도체 재료의 부분들을 선택적으로 제거한다. 상기 증착하는 단계 및 상기 선택적으로 제거하는 단계는 반복 수행되고, 상기 반도체 재료의 후속하여 증착되 는 이형 에피택셜 층은, 상기 반도체 재료의 이전에 증착된 이형 에피택셜 층과 비교시, 다른 농도의 변형 유도 불순물을 함유한다.
본 발명의 또 다른 태양에 따르면, 리세스부 내의 반도체 재료의 형성 방법을 제공한다. 절연성 영역들 및 내부에 형성된 리세스부를 갖는 기판이 제공된다. 상기 리세스부 내에, 이형 에피택셜 실리콘 함유 재료의 라이너 층이 증착된다. 상기 라이너 층은 변형 유도 불순물을 포함하고 상기 리세스부를 부분적으로 충전한다. 상기 라이너 층 상에 상기 라이너 층보다 더 작은 농도의 불순물을 갖는 실리콘 함유 재료를 포함하는 충전 부재(filler)를 증착하여, 상기 충전 부재로 상기 라이너 층을 피복하는 단계를 포함한다.
본 발명의 또 다른 태양에 따르면, 반도체 소자가 제공되며, 상기 반도체 소자는, 기판 내의 리세스부; 이형 에피택셜 실리콘 함유 라이너; 충전 부재; 및 상기 리세스부에 인접하는 트랜지스터 채널을 포함한다. 상기 이형 에피택셜 실리콘 함유 라이너는 상기 리세스부의 실질적으로 모든 단결정 측벽 표면들을 피복한다. 상기 라이너는 격자 상수를 변경시키는 불순물을 포함한다. 상기 충전 부재는 상기 라이너 상에 형성되고, 상기 리세스부들을 충전한다. 상기 충전 부재는 상기 충전 부재가 형성되는 상기 라이너보다 더 낮은 농도의 불순물을 갖는 실리콘 함유 재료를 포함한다.
본 발명의 또 다른 태양에 따르면, 반도체 소자가 제공되며, 상기 반도체 소자는, 리세스부 및 상기 리세스부에 인접하는 트랜지스터 채널을 포함한다. 상기 리세스부는 이형 에피택셜 응력 부재 재료로 충전된다. 상기 리세스부 내의 상기 응력 부재 재료의 상부는 제 1 불순물 농도를 가지고, 상기 리세스부 내의 상기 응력 부재 재료의 하부는 제 2 불순물 농도를 가진다. 상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 더 크고, 상기 상부는 상기 리세스부의 측벽들과 접촉하도록 연장된다.
본 발명의 일 실시예에 따르면, 더 크게 변형된 에피택셜 실리콘 함유 재료의 부피는, 상기 크게 변형된 재료로 리세스부를 완전하게 충전하는 것보다, 얇은 라이너 층을 사용함으로써 급격히 감소되기 때문에, 임계 두께의 제약이 완화되고, 변형의 조절과 열적 부담과 관련된 실질적인 성과를 얻을 수 있다. 에피택시 실리콘 함유 재료의 불순물 함유량은 조절되어, 다른 정도의 변형을 유도할 수 있다. 또한, 상기 공정 온도가 상당히 증가되므로, 성장 속도를 상당히 증가시킬 수 있다.
본 명세서에서, "불순물(impurity)"이란 용어는 실리콘 자체를 기준으로 상대적으로 반도체의 격자 상수를 변경하는 게르마늄 또는 탄소와 같은 첨가물들을 지칭하며; 그 결과물인 반도체 화합물은 때로는 혼합물(alloy) 또는 간단하게는 이형 에피택셜층(heteroepitaxial layer)라고 지칭된다. "도펀트들(dopants)"인, 비소, 붕소 등과 같은 불순물들 또는 전기적 도펀트들을 지칭할 수 있다. 본 명세서에서, "실리콘 함유 재료(silicon-containing material)"란 용어 및 유사한 용어들은, 제한 없이 (결정질 실리콘을 포함하는) 실리콘, 탄소 도핑된 실리콘("Si:C"), 실리콘 게르마늄("SiGe") 및 탄소 도핑된 실리콘 게르마늄("SiGe:C")을 포함하는 광범위한 실리콘 함유 재료들을 지칭한다. 본 명세서에서 사용된 바와 같이, "탄소 도핑된 실리콘", "Si:C", "실리콘 게르마늄", "SiGe", "탄소 도핑된 실리콘 게르마늄", "SiGe:C", 및 유사한 용어들은 다양한 비율의 지적된 화학 원소들과, 선택적으로는 소량의 다른 원소들을 포함하는 재료를 의미한다. 예를 들면, "실리콘 게르마늄"은 실리콘, 게르마늄을 포함하고, 선택적으로는, 예를 들면, 탄소 및 전기적으로 활성화된 도펀트들과 같은 도펀트들인 다른 원소들을 포함하는 재료이다. "Si:C" 및 "SiGe:C"와 같은 간략한 표현은 그 자체로서 화학양론적인 화학 공식들이 아니며, 그에 따라, 특정 비율을 갖도록 지적된 원소들을 포함하는 재료에 한정되지 않는다. 또한, Si:C 및 SiGe:C와 같은 용어는 다른 도펀트들의 존재를 배제하는 것이 아니어서, 상기 Si:C란 용어 및 상기 Si:C:P란 용어 내에는 인 및 탄소 도핑된 실리콘 재료가 포함된다. 본 명세서에서 실리콘 함유 막 내에 탄소 또는 게르마늄과 같은 도펀트의 비율은, 다른 언급이 없다면, 전체 막 또는 하위 막을 기초로 원자 %(atomic percent)로 표현된다. 본 명세서에 개시된 바와 같이, 실리콘 함유 막 내에서, 전기적 도펀트들과 같은 다른 원소들을 배제하는 탄소 또는 게르마늄과 같은 불순물 도펀트들의 농도는 적어도 약 0.3 원자 %이다. 그러나, 당업자라면, 전기적 도펀트들이 층들 내에 변형을 유도할 수 있으며, 이로 인하여 이러한 층들 내에 포함될 수도 있다는 것을 이해할 수 있다.
예를 들면, x-선 회절에 의해 도핑된 실리콘 함유 재료의 수직 방향의 격자 간격을 측정하고, 이후, SiGe 혼합물들에 대하여 단결정 실리콘과 단결정 게르마늄 사이에 선형 내삽법(interpolation)을 수행하여 베가드의 법칙(Vegard's law)을 적용하거나, Si:C 혼합물 내의 탄소에 대한 케릴레스/베르티 관계(Kelires/Berti relation)를 적용함으로써, 실리콘 함유 재료 내의 치환 도핑된, 게르마늄 또는 탄소와 같은 불순물의 양을 결정하는 것이 가능하다. 이 기술에 대한 부가적인 사항들은 상기 호이트 논문에 개시된다. 도핑된 실리콘 내의 전체 불순물의 농도를 결정하기 위하여 이차 이온 질량 분석기(secondary ion mass spectrometry; SIMS)가 사용될 수 있다. 전체 불순물 농도로부터 치환 불순물 농도를 감셈함으로써 비치환 또는 삽입 불순물의 양을 결정하는 것이 가능하다. 유사한 방식으로, 다른 실리콘 함유 재료들 내의 치환 도핑된 다른 원소들의 양을 결정할 수도 있다.
본 명세서에서 사용되는 바와 같이, "기판"은 증착이 수행되는 피처리체 또는 하나 이상의 증착 가스들에 노출된 표면을 지칭한다. 예를 들면, 일부 실시예에서, 상기 기판은 단결정 실리콘 웨이퍼, 반도체-온-절연체(SOI) 기판, 또는 에피택셜 실리콘 표면, 실리콘 게르마늄 표면 또는 웨이퍼 상의 Ⅲ-Ⅴ 재료이다. 피처리체들은 웨이퍼에 제한되지 않으며, 유리, 플라스틱 또는 반도체 공정에 사용되는 다른 기판들을 포함한다. 본 실시예들에서, 상기 기판은 2 이상의 다른 종류의 표면들을 갖도록 패터닝된다. 일부 실시예들에서, 인접하는 유전체들 또는 절연체들 상의 증착을 최소화하거나 더욱 바람직하게는 회피하면서, 실리콘 함유 층들이 단결정 반도체 재료들 상에 선택적으로 형성된다. 다른 실시예들에서, 인접하는 절연체들 상에 비정질 또는 다결정질 재료들을 증착하면서 단결정 반도체 표면들 상에서는 에피택셜 증착이 일어난다. 유전체 또는 절연체들은, 예를 들면, 실리콘이 산화물을 포함하며, 탄소 도핑된 및 불소 도핑된 실리콘 산화물들, 실리콘 질화물, 금속 산화물 및 금속 규소화물과 같은 저유전율 막들을 포함한다.
본 명세서에서, "에피택셜(epitaxial)", "에피택셜하게(epitaxially)", "이형 에피택셜(heteroepitaxial)", "이형 에피택셜하게(heteroepitaxially)"라는 용어들 및 이와 유사한 용어들은, 결정질 기판 상에, 증착된 층이 하지의 층이나 기판의 격자 상수를 취하거나 따르도록 결정질 실리콘 함유 재료를 증착하는 것을 지칭하기 위하여 사용된다. 에피택셜 증착은, 상기 증착된 층의 조성이 하지의 층 또는 기판의 조성과 다른 경우 이형 에피택셜이다. 에피택셜 증착은, 상기 증착된 층의 조성이 하지의 층 또는 기판의 조성과 동일한 경우 동형 에피택셜이다.
일부 응용들에 있어서, 패터닝된 기판은 제 1 표면 모폴로지를 갖는 제 1 표면 및 제 2 표면 모폴로지를 갖는 제 2 표면을 가진다. 표면들이 동일한 원소로 형성된 경우라 하더라도, 상기 표면들의 모폴로지 또는 결정성이 다르다면 다른 것으로 여겨질 수 있다. 비정질 및 결정질은 다른 모폴로지의 예이다. 다결정질 모폴로지는 질서도를 갖는 결정들의 무질서한 배열로 이루어진 결정 구조이며, 그에 따라 중간 정도의 질서도를 갖는다. 다결정질 재료의 원자들은 각 결정들 내에서 질서를 가지지만, 결정들 자체는 이들 사이에 장거리 질서도를 갖지 않는다. 단결정 모폴로지는 높은 정도의 장거리 질서도를 갖는 결정질 구조이다. 에피택셜 막들은 인플레인(in-plane) 결정 구조와 이들이 성장된 기판과의 동일한 배향이라는 특징을 갖는다. 이들 재료의 원자들은 원자 스캐일에서 비교적 장거리에 걸쳐 지속되는 격자형 구조로 배열된다. 비정질 모폴로지는 원자들이 분명한 주기적 배열 을 결여하고 있기 때문에 낮은 정도의 질서도를 갖는 비결정질 구조이다. 다른 모폴로지로서, 마이크로결정질 및 비정질과 마이크로결정질의 혼합 구조가 있다. 따라서, "비에피택셜(non-epitaxial)"은 비정질, 다결정질, 마이크로결정질 및 이들의 혼합 구조를 포괄한다. 본 명세서에서 사용된 바와 같이, "단결정" 또는 "에피택셜"은 트랜지스터의 제조와 관련하여 공통적으로 사용되는 것처럼, 내부에 허용 범위 내의 결함들을 갖는 지배적으로 큰 결정 구조를 기술하기 위하여 사용된다. 일반적으로, 층의 결정성은 비정질로부터 결정질 그리고 단결정의 연속선(continuum) 상에 존재하며; 결정 구조는 낮은 결함 밀도에도 불구하고 종종 단결정 또는 에피택셜로 여겨진다. 2 이상의 다른 종류의 표면들을 갖는 혼합 기판들의 특별한 예는, 다른 모폴로지들 및/또는 다른 재료들에 따라, 단결정/다결정질, 단결정/비정질, 에피택셜/다결정질, 에피택셜/비정질, 단결정/유전체, 에피택셜/유전체, 전도체/유전체 및 반도체/유전체를 포함하며, 이에 제한되는 것은 아니다. 2 종류의 표면들을 갖는 혼합 기판들 상에 실리콘 함유 막들을 증착하는 것에 관하여 본 명세서에 개시된 방법들은 3 이상의 다른 종류의 표면들을 갖는 혼합 기판들에도 적용될 수 있다.
인장 변형된 실리콘 함유 재료는, 리세스된 소오스/드레인 영역들 내부로 임계 두께 이하의 두께로 형성된 경우, 상기 리세스된 소오스/드레인 영역들에 인접하는 상기 실리콘 채널의 내부로 단일축의 인장 변형을 유도한다. 이러한 인장 변형된 재료들은, 특히 NMOS 소자들에 있어서 바람직한 향상된 전자 이동도를 나타내며, 탄소 도핑된 실리콘 막들(Si:C 막들) 및 게르마늄의 농도가 탄소 농도의 약 8 내지 10 배보다 더 큰 탄소 도핑된 실리콘 게르마늄 막들(SiGe:C 막들)을 포함하며, 이들 예에 제한되는 것은 아니다. 이는 상기 변형된 실리콘 층을 지지하기 위한 이완된 실리콘 게르마늄 버퍼 층이 제공되어야 하는 필요성을 제거한다. 이러한 응용들에 있어서, 전기적 활성 도펀트들은 도펀트 소스들 또는 도펀트 전구체들을 사용하는 인시츄 도핑에 의해 삽입된다. 일반적인 n-형 도펀트 소오스들은 수소화인(phosphine) 및 수소화비소(arsine)와 같은 수소화비소 증기 및 도펀트, 수소화물을 포함한다. 시릴수소화인들(silylposphines), 예를 들면, (H3Si)3- xPRx, 및 시릴수소화비소들(silylarsines), 예를 들면, (H3Si)3-xAsRx(여기서, x=0, 1, 또는 2이고, Rx=H 및/또는 중수소(deuterium; D)임)가 수소화인 및 수소화비소 도펀트들의 대안적 전구체이다. 인 및 비소는, NMOS 소자들의 소오스 및 드레인 영역들을 도핑하는 데에 특히 유용하다. SbH3 및 트리메틸린듐(trimethylindium)은 각각 안티몬 및 인듐의 대안적 소오스들이다. 이러한 도펀트 전구체들은 이하에 개시된 바와 같이 막들, 바람직하게는, 인, 안티몬, 인듐 및 비소 도핑된 실리콘, Si:C 및 SiGe:C 막들 및 혼합물들을 제공하는 데에 유용하다.
압축 변형된 실리콘 함유 재료들이, 리세스된 소오스/드레인 영역들 내부로 임계 두께 이하의 두께로 성장되면, 상기 리세스된 소오스/드레인 영역들에 인접하는 실리콘 채널에 단일축의 압축 변형을 유도하여 정공 이동도를 향상시키며, 이는 특히 PMOS 소자들의 경우 바람직하다. 이러한 압축 변형된 재료들은, 실리콘 게르마늄 막들("SiGe 막들") 및 게르마늄의 농도가 탄소 농도의 약 8 내지 10 배보다 더 큰 탄소 도핑된 실리콘 게르마늄 막들("SiGe:C 막들")을 포함하며, 이들 예에 한정되는 것은 아니다. 이러한 응용들에서, 전기적 활성 도펀트들은 도펀트 소오스들 또는 도펀트 전구체들을 사용하여 인시츄 도핑에 의해 삽입된다. 일반적인 p-형 도펀트 전구체들은 붕소 도핑을 위해 수소화붕소(diborane; B2H6) 및 삼염화붕소(boron trichloride; BCl3)을 포함한다. Si에 대한 다른 p-형 도펀트들은, 멘델레예프 주기율표에서 Si의 좌측에 있는 Al, Ga, In 및 다른 금속을 포함한다. 이러한 도펀트 전구체들은 이하에 개시한 바와 같이 막들, 바람직하게는, 붕소 도핑된 실리콘, SiGe 및 SiGe:C 막들 및 혼합물들을 제공하는 데에 유용하다.
과량의 전위들(dislocations)이 없이 리세스된 소오스 및 영역들 내에 성장될 수 있는 SiGe 또는 Si:C 층들의 두께에는 한계가 있다. 상기 층의 성장 가능 두께는 일반적으로 불순물 농도에 반비례한다. 약 40 원자 % 게르마늄 미만의 SiGe 및 약 3 원자 % 탄소 미만의 Si:C의 경우에, 현재, 허용 가능한 전위량 내에서 균일한 조성으로 약 10 내지 50 nm 범위의 두께의 SiGe 혼합물들을 증착할 수 있다. 이러한 한계를 초과하면, 전위의 핵생성을 방지하기 위하여 공정 온도를 감소시킴에 따라, 상기 층의 허용 가능한 두께와 성장 속도가 급격히 감소된다. 예를 들면, 일반적으로, 실리콘 상에 전위 없이 단지 몇 개의 순수한 Ge의 단일층들(monolayers)이 생성될 수 있다. 임계 두께를 초과하면, 상기 층 내에 소자의 성능에 해로운 상당한 양의 전위가 생성된다. 고농도의 전체 불순물은 전위들을 초래할 수 있다. 본 명세서에 개시된 실시예들에서, 응력 부재 내의 전체 불순물 농도는, 트랜지스터 채널에 인접하는 리세스부들의 측벽들에 변형을 국소화함으로써 변형의 영향을 최대화하면서, 감소된다.
최근, 노출된 반도체 윈도우들 내에, Si:C, SiGe 및 SiGe:C와 같은, 실리콘 함유 재료를 포함하는 변형된 막을 형성하기 위한 기술이 개발되었다. 도시된 실시예들에서는, 변형된 막들이 리세스된 소오스/드레인 영역들 내부에 증착되어, 인접하는 채널 영역에 응력을 인가하며, 그에 따라, 이들은 "응력 부재(stressor)"라고도 지칭된다. 바람직한 실시예들에 따르면, 기판 내에 유도되는 전체적인 응력과 비교하여 인접하는 트랜지스터 채널 영역에 유도되는 변형을 증가시키기 위하여, 리세스된 소오스/드레인 영역들 내에 변형된 이형 에피택셜 반도체 재료가 증착된다. 상기 응력 부재는 상기 리세스부들 내의 다른 영역들에서 다른 조성을 가지므로, 상기 응력 부재는 구배화되지만, 상기 구배는 연속적(continuous)이거나, 2 이상의 불연속적인(descrete) 층들에서 계단식(stepwise)일 수도 있다.
리세스부의 측벽으로 연장된 표면에서 최대 변형을 갖는 구배화된 응력 부재
도 1 내지 도5d는, 이형 에피택셜 응력 부재가 도립식(bottom-up fashion)으로 증착되고, 최대 변형이 상부 표면에서 일어나도록 구배화되며, 상기 리세스부의 측벽으로 연장된 실시예를 도시한다. 예를 들면, 이러한 형성 공정은, (a) 리세스부 내에 Si:C 막을 블랭킷 증착하는 단계 및 (b) 상기 리세스부들의 측벽들로부터 상기 반도체 재료를 선택적으로 식각하는 단계에 의해, 상기 리세스부의 바닥에 이형 에피택셜 층을 잔류시킴으로써 수행될 수 있다. 단계 (b)에서는 절연체층들 상 의 비에피택셜 반도체 재료가 동시에 식각될 수있다. 선택적으로, 단계 (a) 및 (b)가 다른 불순물 레벨로 주기적으로 반복되며, 이에 따라, 상기 리세스된 소오스/드레인 영역들 상으로 에피택셜 막 두께 목표까지 다른 정도의 변형이 얻어진다. 대안적 실시예로서, 기판의 리세스부들 내에 수직으로 구배화된 실리콘 함유 재료를 형성하기 위해 다른 증착 기술들이 사용될 수 있다.
후속하는 HF 세정으로 건식 식각하고 인시츄 어닐링함으로써 리세스된 소오스/드레인 영역들을 형성하는 것이 가능하다. 건식 식각이 이용되는 실시예에서, 선택적으로 성장된, (약 1 nm 내지 약 3 nm 두께의) 얇은 실리콘 시드 층을 증착함으로써, 식각 손상을 감소시킬 수 있다. 또한, 시드 층은 이전의 도펀트 주입 공정에서 초래된 손상을 피복하는 데에 유용하다. 예시적인 실시예에서, 약 700 ℃ 내지 약 800 ℃ 사이의 증착 온도에서, HCl 및 이염화실란(dichlorosilane)을 동시에 제공함으로써 이러한 시드 층을 선택적으로 증착할 수 있다.
도 1에 제공된 순서도에서는, 일부 실시예들에 따른 주기적 블랭킷 증착 및 식각 공정이 도시되며, 도 2 내지 도 5e에서는 부분적으로 형성된 반도체 구조들이 개략적으로 도시되어 있다. 이하에서는 특정 주기적 공정에 의한 인장 변형된 Si:C 증착에 관한 실시예의 측면이 개시되지만, 본 명세서에 개시된 바와 같이, 다른 기술에 의해 도립식으로 형성된 다른 변형된 재료들을 위한 에피택셜 막들을 형성하는 데에, 리세스부들의 도립식, 구배화된 충전이 이용될 수 있다. 상기 Si:C 실시예는 바람직하게는, 약 0.1 원자 % 내지 4 원자 %, 바람직하게는, 약 1 원자 % 내지 3 원자 % 범위의 치환성 탄소를 포함하며, 상기 기판의 표면 부근에서 최대 변형을 갖도록 구배화된다. 당업자라면, 상기 바람직한 주기적 공정이 소정의 막질의 경우, 종래의 선택적 증착에서 동시에 식각종과 전구체의 유입시키는 경우에 가능한 것보다 더 큰 농도의 탄소를 갖는 Si:C를 선택적으로 형성할 수 있으며, 상기 리세스부의 상부에서 최대 변형을 갖는 응력 부재의 일부가 채널에 인접하는 리세스부의 측벽으로 연장될 수도 있음을 이해할 수 있다. 일부 실시예들에서, 상기 리세스부의 측벽은 상기 리세스부가 식각된 이후에 상기 리세스부를 라이닝하도록 증착된 에피택셜 층에 의해 정의될 수 있다. 본 명세서에 개시된 상기 기술들은 리세스된 소오스/드레인 영역들 내에, SiGe 및 SiGe:C와 같은, 다른 에피택셜 막들의 증착을 위해 이용될 수도 있다.
특히, 도 1의 블록 10에서는, 공정 챔버 내에, 리세스된 소오스/드레인 영역들을 갖는 기판이 제공된다. 블록 20에 개시된 바와 같이, 상기 기판 상에 반도체 혼합물 층이 균일하게(conformally) 증착된다. 일 실시예에서, 이러한 균일한 증착은 상기 기판의 절연체 영역들 상에 비정질 또는 다결정질 재료를 잔류시키는 블랭킷 증착 및 상기 소오스/드레인 영역들의 바닥 및 측벽들 상의 에피택셜 증착이다. 상기 균일한 증착 단계 이후에는, 블록 30에 개시된 바와 같이, 비정질 또는 다결정질 재료의 영역들 및 측벽 에피택셜 재료가 선택적으로 식각된다. 상기 선택적인 식각 이후에는, 블록 40에 개시된 바와 같이, 상기 리세스된 소오스/드레인 영역들 내에 에피택셜 막의 목표 두께가 달성되었는지를 판정한다. 블록 45에 개시된 바와 같이, 목표 두께가 달성되었다면, 상기 공정은 종료된다. 블록 50에 나타낸 바와 같이, 목표 두께가 달성되지 않았다면, 탄소와 같은 변형 유도 불순물의 농도를 증가시킴으로써 주기적으로 지속된다. 증가된 농도는 블록 20에 나타낸 바와 같이, 다음 차례의 반도체 혼합물 층의 균일한 증착을 위해 이용된다. 증가된 불순물 농도를 갖는 다음의 균일한 증착 이후에는, 블록 30에 개시된 바와 같이, 비정질 또는 다결정질 및 측벽 에피택셜 재료를 선택적으로 식각하는 단계가 수행된다. 이러한 증착 단계 및 식각 단계 이후에는, 블록 40에 개시된 바와 같이, 목표 두께가 달성되었는지를 판정하기 위하여, 리세스된 소오스/드레인 내의 에피택셜 막의 두께가 평가된다. 이러한 주기적인 공정은 목표 두께가 달성될 때까지 반복된다. 적어도 2 개의 사이클들 20-50이 구배화된 응력 부재를 얻기 위하여 순서대로 수행된다.
도 2는 실리콘 웨이퍼와 같은, 반도체 기판(100) 내에 형성된 패터닝된 절연체(110)를 포함하는 예시적인 기판을 개략적으로 도시한다. 도시된 절연체(110)는, 산화물로 충전된 얕은 트렌치 절연막(STI)의 형태로, 필드 절연 영역들(112)을 정의하고, 게이트 전극(115) 구조의 일 측에 도시된 리세스된 소오스/드레인 영역들(114)에 인접한다. 게이트 전극(115)은 상기 기판의 채널 영역(117) 상에 배치된다. 이와 함께, 채널(117), 소오스 및 드레인 영역들(114)은 일반적으로 인접하는 소자들 사이의 간섭(cross-talk)을 방지하기 위하여 필드 절연체(112)에 둘러싸이는 트랜지스터 활성 영역을 정의한다. 다른 실시예로서, 복수의 트랜지스터들이 필드 절연체에 의해 둘러싸일 수도 있다. 일 실시예에서, 게이트 구조(115)의 상부는 유전 재료로 보호(capping)될 수 있다. 이후, 이 표면은 상부의 층착과 관련하여 필드 영역들(110)과 유사하게 거동하며, 상기 게이트의 상부 상의 증착은 상 기 필드 영역 상의 증착과 유사한 결정성을 가질 것이다. 게이트(115)가 유전 재료로 보호되지 않은 경우에는, 상기 게이트의 표면이 다결정질 재료를 성장시키고, 이후, 상기 다결정질 재료는 다결정질 재료의 인시츄 식각에 의해 제거될 수 있으며, 필드(110)로부터 재료들이 제거되는 것을 보장하기 위해 압력, 유량 등과 같은 다른 조건들이 적용될 수 있다.
이하에서는, NMOS 응용을 위한 탄소 도핑된 실리콘(Si:C)의 특정 예를 포함하는 실시예가 개시된다. 도 3에 개략적으로 도시된 바와 같이, 바람직하게는 실리콘 전구체로서 트리실란을 사용하고 탄소 전구체를 유입시켜, 혼합 기판 상에 블랭킷 Si:C 층(120, 125, 130)을 증착한다. 그 결과, 필드 절연 영역들(112) 상에는 비정질 또는 다결정질 또는 비에피택셜 증착(120), 리세스된 소오스/드레인 영역들(114)을 라이닝하는 Si:C의 하부 에피택셜 증착(125) 및 측벽 에피택셜 증착(130)이 지배적으로 달성된다. "블랭킷 증착"은 증착 단계에서 비정질 절연체(110)와 단결정 소오스/드레인 영역들(114) 모두 상에 순 증착이 달성되는 것을 의미한다. 증착이 "비선택적(non-selective)"인 것으로 여겨지는 상기 블랭킷 증착 공정에서 식각종 또는 할로겐화물들의 결여가 바람직하지만, 다양한 영역들 상에서 증착 두께의 비율을 조절하기 위해 일정량의 식각종이 필요할 수도 있다. 이와 같이 약간의 식각종이 바람직한 경우에도, 상기 증착 공정은, 각 증착 단계가 절연체(110) 및 단결정 영역(114) 모두에서 순 증착되기 때문에, 부분적으로 선택적이지만 그럼에도 불구하고 블랭킷이다.
이후, 본 발명의 일 실시예에 따르면, 비정질 또는 다결정질 증착(120) 및 측벽 에피택셜 증착(130)의 영역들은 선택적으로 식각되어, 그 결과, 도 4에 개략적으로 도시된 구조가 얻어진다. 다른 실시예에서, 측벽 영역 상의 증착은 다결정질 또는 비정질 재료일 수 있다. 상기 선택적 식각 단계 동안에, 리세스된 소오스/드레인 영역들(114) 내의 하부 에피택셜 층(125)으로부터 에피택셜 증착된 Si:C의 일부가 제거되면서, 적어도 일부의 하부 에피택셜 층(125)이 잔류된다. 다른 결정학적 평면 상에서 측벽 에피택셜 층(130)이 성장되고, 2 개의 표면들 상의 성장 속도의 차이로 인하여 하부 에피택셜 층(125)보다 더욱 많은 결함을 가진다. 당업자라면, 수직 방향의 측벽 에피택셜 층(130)의 격자 간격이 하부 에피택셜 층(125)의 격자 간격보다 더 작으며, 그 결과, 상기 2 개의 표면들 상에서 성장 속도의 차이가 발생된다는 것을 이해할 수 있다. 그에 따라, 측벽 에피택셜 층(130)은 비에피택셜 재료(120)와 함께, 더욱 용이하게 제거된다. 따라서, 공정의 각 사이클은 리세스부(114)의 대규모의 도립식 충전을 달성하기 위하여 조절될 수 있다. 도 1에 관한 설명으로부터 이해할 수 있는 바와 같이, 각 사이클은 균일한 블랭킷 증착 단계(20) 및 리세스부의 측벽들로부터의 선택적 식각 단계(30)를 포함한다.
이하에서 더욱 상세히 개시되는 바와 같이, 예시적인 실시예에서, 증기 식각 케미스트리는, 바람직하게는, 불소, 붕소 또는 염소 함유 증기 화합물과 같은 할로겐화물, 특히 HCl 또는 Cl2와 같은 염소 소오스를 포함한다. 일부 실시예에서, 식각 케미스트리는 단일게르마늄(GeH4), GeCl4, 유기금속 Ge 전구체 또는 고형 소오스 Ge와 같은 게르마늄 소오스를 함유할 수도 있다. 당업자라면, 동일한 식각 케미스 트리가 SiGe 및 SiGe:C 막들에도 적합하다는 것을 이해할 것이다.
도 4를 참조하여 상술된 선택적 식각 공정 단계 이후에, 도 5a에 도시된 바와 같이 혼합 기판 상에 제 2 블랭킷 Si:C 층(122, 132, 135)이 증착된다. 이 제 2 블랭킷 Si:C 층(122, 132, 135)은 도 3에 도시된 바와 같이 제 1 블랭킷 Si:C 층(120-130)보다 더 높은 농도의 탄소를 함유한다. 일 실시예에 따르면, 제 1 블랭킷 Si:C 층(120, 125, 130)의 탄소 농도는 약 1 원자 % 내지 1.5 원자 %이고, 제 2 블랭킷 Si:C 층(122, 132, 135)은 약 1.5 원자 % 보다 더 크며, 바람직하게는 약 1.5 원자 % 내지 4 원자 % 범위 내이다. SiGe 막들의 성장을 위한 대안적인 실시예에서, 제 1 블랭킷 SiGe 층(120, 125, 130)의 게르마늄 농도는 10 원자 % 내지 20 원자 % 의 범위 내이고, 바람직하게는 약 15 원자 % 이며, 제 2 블랭킷 SiGe 층(122, 132, 135)의 게르마늄 농도는 20 원자 % 내지 100 원자 %의 범위 내이고, 바람직하게는, 약 30 원자 % 내지 60 원자 %의 범위 내이다. 도 5a에 도시된 바와 같이, 제 2 블랭킷 Si:C 층(122, 132, 135)은 비정질 또는 다결정질 부분들(122), 측벽의 에피택셜 부분들(132) 및 리세스부의 바닥 표면 부분들(135)을 포함한다. 이후, 도 5b에 도시된 바와 같이, 측벽의 에피택셜 층(132)뿐만 아니라, 산화물 영역들(112) 내의 비정질 절연체들(110) 상의 Si:C의 비에피택셜 부분들을 제거하기 위하여, 제 2 Si:C 층(122, 132, 135)이 선택적으로 식각된다. 다른 실시예에서, 측벽 증착은 비정질 또는 다결정질이다. 어느 경우에도, 상기 측벽 층이 본 실시예에 따른 바닥의 에피택셜 재료보다 더 쉽게 제거된다.
점차적으로 더 높은 농도의 탄소를 갖는 Si:C 층을 블랭킷 증착하는 단계, 이후의 선택적 식각 공정 단계를 포함하는 이 주기적 공정은, 도 1에 도시된 판단 블록(40)에 의해 개시된 바와 같이, 리세스된 소오스/드레인 영역들(114) 상에 목표 두께의 에피택셜 Si:C 막 두께가 얻어질 때까지 반복된다. 증가된 두께를 가지며 바닥을 피복하는 에피택셜 Si:C 층을 잔류시키기 위한 이 주기적 공정은, 블랭킷 Si:C 층(122, 132, 135)의 제 2 사이클의 증착을 도시하는 도 5a와 비정질 또는 다결정질 Si:C 층(122) 및 측벽의 에피택셜 층(132)의 제 2 사이클의 식각 단계를 도시하는 도 5b에 개략적으로 도시되어 있다. 상기 증가된 두께를 갖는 에피택셜 Si:C는 리세스된 소오스/드레인 영역들(114) 내의 불연속적으로(discrete) 구배화된 층들(125, 135)을 포함한다. 도 5c는 에피택셜 충전된 소오스/드레인 영역들(114)을 잔류시키기는 추가적인 사이클의 결과를 도시하며, 상기 불연속적으로 선택적으로 구배화된 에피택셜 층들의 상부 층(145)은 대략적으로 필드 산화물(110)과 동일 평면 상에 있다. 하나의 추가적인 사이클로서 도시되었지만, 당업자라면, 리세스된 소오스/드레인 영역들(114)을 충전하기 위하여 추가적인 사이클들이 수행될 수 있음을 이해할 수 있다.
도 5c는 3 개의 불연속적으로 구배화된 층들을 도시하지만, 당업자라면, 다른 실시예로서, 상기 필드 산화물들과 대략적으로 동일 평면 상에 있는 상부 표면을 갖는 에피택셜 충전된 소오스/드레인 영역을 얻기 위하여 더 많거나 더 적은 수의 불연속적으로 구배화된 층들이 있을 수 있음을 이해할 수 있다. 또 다른 실시예에서는, 불연속적으로 구배화된 에피택셜 층들(125, 135, 145)이 상승된 소오스/드레인 영역들(114)로서 선택적으로 증착될 수 있다는 것을 이해할 수 있다. 도 5c에 도시된 바와 같이, 각 증착된 층들은 리세스된 영역들(114)의 측벽 표면들의 적어도 일부를 피복한다. 대안적인 실시예에 따르면, 층들(125, 135, 145 등)은 후속하여 증착되는 각 층이 점차적으로 더 높은 농도의 탄소를 갖도록 연속적으로 구배화된 층을 형성할 수 있다. 예를 들면, 각 층은 증착 상태에서 구배화될 수 있으며, 또는, 후속하는 열처리들이 확산에 의해 상기 구배를 유연하게(smoothing) 할 수도 있다. 상기 구배화된 층들은 연속적이거나 계단식일 수 있으며, 리세스된 영역들(14) 내의 최대 변형은, (웨이퍼의 표면과 대략적으로 평행한) 리세스부의 상부에서 일어날 수 있으며, 구배화된 에피택셜 층들(125, 135, 145 등)은 각각 채널에 인접하는 리세스부의 측벽들로 연장된다. 따라서, 심지어 측벽에서도, 상기 구배는 상기 측벽으로부터 수평 방향으로 연장된다기보다는 지배적으로는 수직 방향으로 연장된다. 상기한 바와 같이, 일부 실시예들에서, 상기 리세스부의 측벽은 선택적인 리세스 세정(clean-up) 또는 열적 유연화 단계를 수반하는 식각 공정에 의해 정의된다. 다른 실시예들에 있어서, 리세스부의 측벽은 얇은 에피택셜 층과 같은 라이닝 층에 의해 정의된다. 상기 구배화된 구조의 각 증착된 층은 약 1 nm 내지 100 nm의 두께를 가질 수 있다. 다른 실시예에 따르면, 증착된 각 층은 약 3 nm 내지 50 nm의 두께를 가진다. 또 다른 실시예에 따르면, 각 증착된 층은 약 3 nm 내지 5 nm의 두께를 가진다. 일부 실시예들에서, 상기 구배화된 에피택셜 층들 각각은 동일한 두께를 가질 수도 있다. 다른 실시예들에서, 상기 구배화된 에피택셜 층들은 상대적으로 다른 두께를 가질 수 있다.
상기 선택적 형성 단계는, 도 5d에 도시된 바와 같이, 선택적인 보호층(150) 을 형성하기 위하여, 블랭킷 증착 및 유전성 영역들로부터 증착된 재료를 제거하기 위한 선택적 식각 공정으로 이루어진 추가적인 사이클들을 더 포함할 수 있다. 보호층(150)은 불순물들 또는 전기적 도펀트들을 갖거나 가지지 않을 수 있다. 예를 들면, 원래의 기판 표면보다 위이고, 소오스/드레인 영역들(114) 사이의 채널(117)보다 위에 있는 상승된 소오스/드레인 영역들(114)의 부분은, 이 부분이 채널(117)의 레벨보다 상부에 있어, 채널(117)의 변형에 기여를 하지 않기 때문에, 탄소가 없을 수 있다. 따라서, 선택적인 보호층(150)은 Si, SiGe, SiGe:C 또는 Si:C로 형성되며, 콘택 실리사이드화를 위하여 여분의 Si를 제공하는데 기여할 수도 있다. 일 실시예에서, 층들(125, 135, 145)은 Si:C로 형성될 수 있으며, 보호층(150)은 Si, SiGe, SiGe:C 또는 Si:C로 형성된다. 다른 실시예에서, 보호층(150)은 Si, SiGe, SiGe:C 또는 Si:C로 형성되고 층들(125, 135, 145)은 SiGe로 증착될 수 있다. 예시적인 일 실시예에서, 증착된 구배화된 Si:C 층들은 선택적으로는 인 또는 비소와 같은 NMOS 소자들에 특히 적합한 전기적 활성 도펀트를 포함한다.
일 실시예에서는, 고농도의 치환성 탄소 및 전기적 활성 도펀트들을 유지하는데 돕고, 동시에 온도 램프/안정화 시간들을 최소화하기 위하여, 기판의 온도는, 적어도 도 1의 식각 단계(30) 동안에, 바람직하게는 낮게 유지되며, 예를 들면, 약 350 ℃ 내지 700 ℃ 사이의 범위 내로 유지된다. 상기 식각 단계를 위하여 낮은 온도를 이용함으로써, 상기 식각 동안에 전기적 활성 도펀트 원자들이 비활성화되는 가능성이 감소될 수도 있다. 예를 들면, Cl2 가스로 식각하는 것은 바람직하게 식각 온도를 감소시키며, 이로 인하여, 치환성 탄소와 전기적 활성 도펀트들이 유지되는데 도움이 된다. 상기 식각 단계에서 낮은 온도들은 대략적으로 낮은 온도들에서 얻어지는 고농도의 도펀트 주입을 이용하면서도 증착 단계의 온도를 매칭시킬 수 있도록 한다. 식각 속도들은, 예를 들면, 식각 단계 동안에 GeH4, GeCl4, 유기 금속 Ge 전구체들, 고상 소오스 Ge와 같은 게르마늄 소오스를 포함함으로써, 또는 처리량을 향상시키기 위해 식각 단계 동안 온도를 플래시 램핑함으로써, 처리량을 희생시키지 않고서도 이러한 낮은 온도를 가용하도록 하면서 향상될 수 있다. 상기 사이클들 동안 설정 온도가 비교적 일정하게, 예를 들면, ± 10 ℃의 내로 유지되는 등온 공정은 처리량을 개선하고 온도의 램핑 및 안정화를 위한 시간을 최소화한다. 유사하게, 블랭킷 증착 및 식각 공정은 모두 바람직하게는, 이들의 압력 설정값이 ± 20 Torr 내인 등압 공정이다. 등온 및/또는 등압 조건은 램프 및 안정화 시간을 피하면서 더 우수한 처리량을 달성할 수 있도록 한다.
도 1에 도시된 바와 같이, 블랭킷 증착 및 이후의 선택적 식각의 2 단계 공정은, 선택적으로는, 소오스/드레인 리세스부들을 충전하는 에피택셜 막의 목표 두께가 얻어질 때까지 주기적으로 반복된다. 안정화를 위한 예시적인 공정 변수들 및 하나의 사이클이 표 A에 요약되어 있으며, 표 A는 괄호 안에 바람직한 동작 범위들뿐만 아니라 예시적인 동작 점들을 열거하고 있다. 표 A로부터 분명히 알 수 있는 바와 같이, 챔버 온도, 챔버 압력 및 운반 가스 유량과 같은 공정 조건들은 바람직하게는 증착 및 식각 단계들의 경우 실질적으로 동일하며, 이로 인하여, 처 리량이 증가될 수 있다. 따라서, 하기의 실시예는, 사이클의 2 단계에 대하여 등온 및 등압 조건을 적용한다. 다른 농도의 불순물을 갖는 후속하여 증착되는 층들에 대하여는, 다른 변수들이 사용된다. 예를 들면, Si 및 C 전구체의 유량이 다르거나, 더 높은 농도의 불순물을 갖는 층들을 증착하기 위하여 챔버 온도가 조절될 수 있다.
표 A
표
A 		공정 단계들
챔버 온도 및 분위기의 안정화 증착 전 증착 증착 이후
공정 가스의 퍼지		 베이크 이전 식각종의 안정화 플래시 베이크 온도 스파이크
(선택적)		 베이크 이후의 냉각 및 온도 안정화
시간
(sec)		 5
(2.5-7.5)		 15
(5-20)		 5
(2.5-7.5)		 5
(2.5-7.5)		 6.5
(3.0-10)		 12.5
(10-15)
온도
(℃)		 550
(500-650)		 550
(500-650)		 550
(500-650)		 550
(500-650)		 550
(500-650)		 온도
스파이크		 550
(500-650)
압력
(Torr)		 64
(50-200)		 64
(50-200)		 64
(50-200)		 64
(50-200)		 64
(50-200)		 64
(50-200)		 64
(50-200)
H2/He
(slm)		 2.0
(0.5-20)		 2.0
(0.5-20)		 2.0
(0.5-20)		 2.0
(0.5-20)		 2.0
(0.5-20)		 2.0
(0.5-20)		 2.0
(0.5-20)
Cl2/HCl
(sccm)		 200
(5-1000)		 200
(5-1000)		 200
(5-1000)
Si3H8
(mg/min)		 75
(50-200)		 75
(50-200)		 75
(50-200)
CH3SiH3
(sccm)		 150
(10-300)		 150
(10-300)		 150
(10-300)
PH3
(sccm)		 50
(10-200)		 50
(10-200)		 50
(10-200)
표 A는, 도 1 내지 도 5d를 참조하여 상술한 바와 같이, 리세스된 소오스/드레인 영역들 내에 에피택셜 Si:C 막들을 증착하기 위한 예시적인 공정 변수들을 제 공한다. 표 A에 제공된 변수들을 사용하면, 리세스된 소오스/드레인 영역들 내에 선택적으로 증착된 에피택셜 Si:C:P 막들의 경우, 바람직하게는, 약 4 nm/min 내지 약 11 nm/min의, 더욱 바람직하게는, 약 8 nm/min 내지 약 11 nm/min의 순 증착 속도를 얻을 수 있다. 또한, 케릴레스/베르티 관계를 적용하여 결정되는 바와 같이, 3.5 %까지의 치환성 탄소 농도를 갖고 약 0.4 mΩ 내지 약 2.0 mΩ의 저항을 갖는 얇은 Si:C:P 막들을 얻을 수 있다. 증착 조건들을 조절함으로써, 다른 막 특성들을 얻을 수도 있다. 당업자라면, 후속하는 층들의 증착을 위하여 증착 조건들이 일반적으로 조절될 수 있음을 이해할 것이다.
본 명세서에 개시된 식각 공정 동안에, 약 10 : 1 내지 30 : 1 범위의 식각 선택비를 갖는 각 식각 단계에서, 에피택셜 Si:C는 비정질 또는 다결정질 Si:C보다 상당히 늦게 식각된다. 또한, 바람직하게는, 상기 식각 단계에서, 측벽의 에피택셜 재료도 제거된다. 바람직한 실시예에서, 특히, 리세스부들(114)의 바닥 표면들 상의 리세스된 에피택셜 소오스/드레인 영역들(114) 내에서 각 사이클 동안 순 성장을 달성하면서, 비정질 절연체(110) 상에 순 성장을 감소시키거나 제거하도록, 주기적인 증착 및 식각 공정 조건이 조절된다. 이 주기적인 공정은 증착 및 식각 반응이 동시에 일어나는 종래의 선택적 증착 공정들과 구별된다.
아래의 표 B 및 표 C는 증착 및 식각 공정에 대한 2 개의 실시예들과 표 A의 레시피(recipe)와 유사한 레시피를 이용한 결과물의 두께를 개시한다. 레시피들은, Si3H8의 분압을 증가시키고 식각종의 분압들을 최적화함으로써 증착과 식각 속 도를 조절하기 위해 다르게 조절된다.
표 B
증착 공정( Deposition Phase ) 식각 공정( Etch Phase )
성장 속도 [nm/min] 28 13 α- 식각 속도 [nm/min]
증착 시간 [s] 22 47.4 최소 식각 시간 [s]
60 % 과식각
75.8 유효 식각 시간 [s]
증착된 α- 두께 [nm] 10.27 16.43 제거된 α- 두께 [nm]
증착 단계당 증착된 에피-두께 [nm] 9.78 0.82 식각 단계당 제거된 c 두께 [nm]
α/ 에피 성장 속도의 비 1.05 20 인시츄 식각 선택비
퍼지 (에피 이전 + 에피 이후 에피) [s] 25 25 퍼지 (에피 이전 + 에피 이후) [s]
최종 시간/사이클 [s] 122.8
최종 두께/사이클 [nm] 8.96
평균 성장 속도 [nm/min] 4.38
표 C
증착 공정( Deposition Phase ) 식각 공정( Etch Phase )
성장 속도 [nm/min] 80 25 α- 식각 속도 [nm/min]
증착 시간 [s] 8 25.6 최소 식각 시간 [s]
30 % 과식각
33.28 유효 식각 시간 [s]
증착된 α- 두께 [nm] 10.67 13.87 제거된 α- 두께 [nm]
증착 단계당 증착된 에피-두께 [nm] 10.67 0.693 식각 단계당 제거된 c 두께 [nm]
α/ 에피 성장 속도의 비 1 20 인시츄 식각 선택비
퍼지 (에피 이전 + 에피 이후) [s] 20 20 퍼지 (에피 이전 + 에피 이후) [s]
최종 시간/사이클 [s] 61.3
최종 두께/사이클 [nm] 9.977
평균 성장 속도 [nm/min] 9.76
상기한 바와 같이, 선택적인 실시예들에서는, 도립식 충전(bottom-up fill) 방식으로 리세스부들 내에 구배화된 응력 부재들을 증착하기 위하여, 전술한 주기적인 블랭킷 증착/선택적 식각 공정 대신에, 다른 선택적 증착 기술들이 이용될 수 있다.
최대 변형 라이닝 리세스부들을 갖는 역구배화된 ( retrograded ) 응력 부재
도 6을 참조하면, 리세스부를 갖는 기판이 제공된다(블록 300). 도 6의 블록 310에 개시된 바와 같이, 상기 기판의 리세스부들의 단결정 표면들은 이형 에피택셜 변형된 라이너로 라이닝된다. 상기 리세스부를 라이닝한 이후, 블록 320에 개시된 바와 같이, 라이닝된 리세스부들은 상기 변형된 라이너에 비해 감소된 변형을 갖는 재료로 충전된다.
도 7 및 도 8은 도 6의 방법의 일 실시예를 도시한다. 도 7은 실리콘 웨이퍼와 같은 반도체 기판(200) 내에 형성된 패터닝된 절연체(210)를 포함하는 예시적인 기판을 개략적으로 도시한다. 산화물로 충전된 STI의 형태를 갖는 개시된 절연체(210)는, 필드 분리 영역들(212)을 정의하고, 상기 기판(200)의 채널 영역(217) 상에 배치되는 게이트 전극(215) 구조의 어느 일측 상의 리세스된 소오스/드레인 영역들(214)에 인접한다. 상술하면, 절연체(210)는 리세스된 소오스/드레인 영역 들(214)로부터 분리되어, 모든 리세스 표면들이 단결정 실리콘에 의해 한정된다. 다른 실시예들에서는, 도 2에 도시된 바와 같이, 일부 리세스 표면들이 절연체 재료에 의해 한정될 수 있음이 이해될 것이다. 도 7에 도시된 바와 같이, 절연체 영역들(210)을 갖는 기판(200)의 리세스된 소오스/드레인 영역들(214) 내에 SiGe, SiGe:C 및 Si:C와 같은 이형 에피택시 실리콘 함유 재료의 라이너 층(225)이 형성된다. 바람직하게는, 이형 에피택시 라이너 층(225)은 리세스된 소오스/드레인 영역들(214) 의 단결정 표면들 상에 선택적으로, 그리고, 이형 에피택셜하게 증착된다.
다른 실시예에 따르면, 도 1 내지 도 5d를 참조하여 개시한 바와 같이, 이형 에피택셜 라이너 층(225)은 절연체 영역들 및 리세스된 소오스/드레인 영역들을 갖는 혼합 기판 상에, SiGe, SiGe:C 또는 Si:C 와 같은 실리콘 함유 재료의 블랭킷 층을 선택적 증착하고, 상기 블랭킷 층을 선택적으로 식각하여 상기 리세스된 소오스/드레인 영역들 내에 상기 증착된 실리콘-함유 재료들만 잔존시킴으로써 형성된다. 당업자라면, 상기 실리콘 함유 재료의 블랭킷 층이, 필드 분리 영역들(212) 상의 실질적으로 비정질 또는 다결정질 또는 비에피택셜 재료 및 리세스된 영역들(214)의 바닥 표면 상의 에피택셜 재료인 것을 이해할 수 있다. 또한, 도 7에 도시된 바와 같이, 리세스된 영역들(214)의 단결정 측벽들도 실리콘 함유 재료의 이형 에피택셜 라이너 층(225)으로 피복된다. 리세스된 영역들(214)의 바닥 표면 상의 에피택셜 재료 및 상기 측벽 상의 에피택셜 재료는 함께 리세스된 영역들(214)의 이형 에피택셜 라이너 층들(225)을 구성한다. 선택적 식각 단계 이후에 는, 이형 에피택시 라이너 층(225)만이 리세스된 소오스/드레인 영역들(214) 내에 잔류한다.
도 7에 도시된 바와 같이, 이형 에피택셜 라이너 층(225)은, 리세스된 영역들(214)의 바닥 층뿐만 아니라, 모든 측벽 표면들을 피복하도록, 리세스된 영역들(214)을 라이닝한다. 바람직하게는, 이러한 이형 에피택셜 라이너 층(225)은, 리세스된 영역들(214) 내의 노출된 실리콘 상에 실질적으로 균일하게 증착된다. 이형 에피택셜 라이너 층(225)의 이형 에피택셜 실리콘 함유 재료는 약 350 ℃ 내지 1000 ℃ 범위 내의 온도에서, 바람직하게는, 약 400 ℃ 내지 800 ℃ 범위 내의 온도에서 증착될 수 있다. 다른 실시예에서는, 상기 에피택셜 실리콘 함유 재료가, 약 400 ℃ 내지 750 ℃ 범위의 온도에서, 바람직하게는, 약 450 ℃ 내지 650 ℃ 의 범위의 온도에서 증착될 수 있다. 또 다른 실시예에 따르면, 이형 에피택셜 라이너 층(225)은 리세스된 영역들(214)의 하부 및 측부 표면들로부터 멀어질수록 감소되는 농도의 변형 유도 불순물을 갖는 구배화된 층일 수 있다. 상기 구배는 불연속적이거나 연속적일 수 있다.
이후, 리세스된 소오스/드레인 영역들(214) 상에서의 목표 두께가 달성될 때까지, 도 8에 도시된 바와 같이, 리세스된 영역들(214)의 잔존 부분들이 충전 부재(260)로 충전된다. 충전 부재(260)는 이형 에피택시 라이너 층(255) 내부에 변형을 유도하는 Ge 또는 C와 같은 낮은 농도의 불순물을 갖는 에피택셜 재료를 포함한다. 일 실시예에 따르면, 충전 부재(260)는 실리콘을 포함한다. 도 8에 도시된 실시에서, 충전 부재(260)는, 충전 부재(260)의 상부 표면이 절연체(210)의 상부 표면과 실질적으로 동일 평면 상에 있도록, 절연체(210)과 채널 영역(217)의 사이의 리세스부를 충전한다. 그러나, 당업자라면, 이러한 목표 두께가 절연체(210) 의 상부 표면의 아래에 또는 위에 있을 수도 있다는 것을 용이하게 이해할 수 있다. 당업자라면, 상기 응력 부재가 Ge 또는 C와 같은 변형을 유도하는 불순물 재료의 감소된 총 농도를 갖기 때문에, 이형 에피택셜 라이너(225)와 감소된 변형 충전 부재(260)에 의하여 형성된 응력 부재로 충전된 리세스된 소오스/드레인 영역들(214)이, 균일한 실리콘 혼합물을 이용한 종래의 응력 부재보다 더 안정됨을 이해할 수 있다. 또한, 상기 구조는 채널(217)의 가장자리에서 높은 정도의 변형을 제공하며, 이는 바람직하다. 예를 들면, SiGe을 포함하는 이형 에피택셜 라이너 층(225)의 경우, Ge의 함유량은 일반적으로 20 원자 % 내지 50 원자 % 이고, 충전 부재 260의 Ge 함유량은, 바람직하게는, 약 20 % 원자 또는 그 이하이다. Si:C 라이너에서, C의 함유량은, 일반적으로, 0.5 원자 % 내지 4 원자 % 이고, 충전 부재(260)의 탄소 함유량은, 바람직하게는, 약 1 원자 % 이하이고 라이너 층(225)보다 더 낮을 수 있다. 도 8에 도시된 바와 같이, 선택적인 보호층(250)은 충전된 소오스/드레인 영역들(214) 상에, 바람직하게는, 선택적인 증착 기술들에 의하여 증착될 수 있다. 일 실시예에서, 보호층(250)은 Si, SiGe, SiGe:C 또는 Si:C로 형성될 수 있다. 바람직하게는, 보호층(250)은 에피택셜 재료(225)의 라이너 층보다 낮은 농도의 불순물을 가질 수 있다.
리세스 측벽들에서 최대 변형을 갖는 역구배화된 응력 부재
도 9를 참조하면, 리세스부들을 갖는 기판이 제공된다(블록 400). 블록 410에 개시된 바와 같이, 기판의 리세스부들의 단결정 표면들은 이형 에피택셜 변형된 라이너로 라이닝된다. 리세스부들을 라이닝한 후, 블록 420에 개시된 바와 같이, 상기 리세스부의 하부 코너들 내에 퍼시트들(facets)을 형성하기 위하여 재분배 어닐링(redistribution annealing)을 수행한다. 이후, 블록 430에 개시된 바와 같이, 상기 리세스부들은 상기 변형된 라이너에 비하여 감소된 변형을 갖는 재료들로 충전된다.
에피택셜 라이너 층 재료들이 상기 리세스부들의 측벽들의 코너들로 이동하도록 상기 재료를 재분배하기 위하여, 상기 라이너 층이 어닐링될 수 있다. 일반적으로, 이러한 어닐링은 상기 에피택셜 재료들이 테이퍼형을 갖고, 퍼시트를 갖는 측단면 형상을 갖도록 한다. 일반적으로, 상기 어닐링된 에피택셜 재료는 리세스부들의 상부들에서 보다 바닥들에서 더 넓다. 바람직하게는 상기 리세스들의 실질적으로 모든 측벽 표면을 피복하는 상기 어닐링된 에피택시 재료는 인접하는 트랜지스터 채널에 측방향의 변형을 가한다.
도 10 및 도 11은 도 9의 방법을 도시한다. 도 7에 도시된 구조 내부에 라이너 층(225)이 증착된 이후, 선택적 증착 기술들 또는 주기적 블랭킷 증착/선택적 식각 또는 비선택적 증착 및 패터닝에 의하여, 기판(200)은 약 600 ℃ 내지 1100 ℃ 사이로 가열됨으로써 어닐링된다. 일 실시예에서, 기판은 약 650 ℃ 내지 900 ℃의 온도에서 어닐링된다. 다른 실시예에서는, 상기 어닐링 온도가 약 725 ℃ 내지 775 ℃ 이다. 당업자라면, 소정의 재분배를 달성하기 위하여 선택된 온도에 따 라 적절한 어닐링 지속 시간을 용이하게 결정할 수 있다. 웨지 형상의 이형 에피택셜 재료(230)가 고리(annulus)를 형성하도록, 반도체 재료 내에 리세스부(214)가 완전하게 정의된 경우를 도시하지만, 당업자라면, 도 2 내지 도 5d에 도시된 실시예들과 같이, 필드 분리 재료에 의해 하나 이상의 측벽 표면들이 정의될 수 있음을 이해할 수 있다. 전술한 실시예들과 같이, 리세스된 영역들(214)의 측벽들은 이들을 형성하는 식각에 의하여, 후속하는 세정 또는 라운딩(rounding) 단계들에 의하여 또는 얇은 에피택셜 층과 같은 부가적인 라이닝 층들(미도시)에 의하여 정의될 수 있다.
상기 어닐링 공정의 결과로서, 도 7에 도시된 라이너 층(225) 내의 실리콘 및 불순물 원자들이 이동하고, 도 10에 도시된 바와 같이, 상기 재료의 재분배는 어닐링된 이형 에피택셜 재료(230)가 퍼시트를 갖는 측단면 형상을 갖도록 한다. 결정학적 관점에서, 퍼시트를 갖는 이형 에피택셜 재료(230)는 게이트 전극(215)의 하지의 채널 영역(217)의 양쪽 측부들 상의 결정 퍼시트와 등가물이다. 도 10에 도시된 바와 같이, 퍼시트를 갖는 이형 에피택셜 재료(230)는 리세스된 영역(214)의 측벽을 따라 실질적으로 테이퍼형인 층이다.
또한, 이러한 퍼시트를 갖는 에피택셜 재료(230)는, 전위 없이 변형되지만, 어닐링 이전의 도 7의 에피택셜 라이너(225) 보다 더 높은 혼합물 함량을 갖는다. 도시된 바와 같이, 퍼시트를 갖는 에피택셜 재료(230)는 게이트 전극 구조(215) 아래의 채널(217)에 인접하여 배치되고, 상기 채널 옆의 리세스부(214)의 적어도 실질적으로 전부를, 바람직하게는 리세스된 영역들(214)의 단결정 측벽 표면들 전부 를 라이닝하거나 피복한다. 따라서, 변형된 퍼시트를 갖는 이형 에피택셜 재료(230)는 게이트 전극 구조(215) 아래의 채널 영역(217)에 변형을 가한다.
도시된 실시예에서, 본래의 라이너(225)의 에피택셜 재료의 일부는 어닐링 단계 이후에 리세스된 영역들(214)의 하부 표면들 상에 잔존한다. 도 10에 도시된 바와 같이, 하부 라이너(280)의 어닐링된 에피택셜 재료는 얇아지고, 편평하지 않은 표면을 가질 수 있으며, 웨지(wedge)-형상의 측벽을 피복하는 이형 에피택셜 재료(230)에 의해 불연속적일 수도 있다. 하부 피복(coverage)의 불연속은 상기 채널의 표면에 인접한 리세스부의 상부에 영향을 미치지 않고서, 상기 리세스부 하부의 변형을 감소시킬 수 있다. 도시된 실시예에서 하부 라이너(280)의 어닐링된 에피택셜 재료가 퍼시트를 갖는 이형 에피택셜 재료(230)로부터 고립되어 있지만, 다른 실시예에서는(미도시), 상기 하부 라이너의 상기 어닐링된 에피택셜 재료가 상기 측벽 표면들을 피복하는 퍼시트를 갖는 에피택셜 재료들로부터 고립되지 않을 수 있음이 이해될 수 있다. 상기 고립 또는 이의 부재는 증착 시간을 조절하거나, 예를 들면, 에피택셜 증착 후의 HCl 식각인 에피택셜 증착 후의 화학적 식각 단계를 부가함으로써 달성될 수 있다.
이후, 도 11에 도시된 바와 같이, 리세스된 영역들(214)의 잔존 부분들은 충전 부재(260)로 충전된다. 충전 부재(260)는 퍼시트를 갖는 이형 에피택셜 재료(230)보다 낮은 농도의 변형 유도 불순물을 갖는다. 충전 부재 층(260)는, 도 11에 도시된 바와 같이, 기판(200)의 상부 표면과 실질적으로 동일 평면 상에 있도록, 또는 다른 실시예들에서는 기판(200)의 상부 표면의 하부에 또는 상부에 있도 록 성장될 수 있다. 실리콘 <100> 기판의 경우, 퍼시트를 갖는 이형 에피택셜 재료(230)과 충전 부재(260) 사이의 계면에서의 퍼시트의 각도는, 리세스된 영역(214)의 하부의 [001] 수평 평면을 기준으로, 약 25 ° 내지 55 °의 범위 내이다. 다른 실시예에 따르면, 상기 퍼시트의 각도는 약 11 ° 내지 72 ° 범위 내이다. 퍼시트를 갖는 이형 에피택셜 재료(230)와 충전 부재(260) 사이의 계면이 약간의 곡률(curvature)을 가지며, 측벽들에서는 더 높은 변형 또는 더 높은 농도의 불순물을 갖고 리세스된 영역(214)의 중심부 내에서는 더 적은 변형 또는 더 낮은 농도의 불순물을 갖는다는 관점에서, 리세스된 영역(214) 내의 전체 응력 부재(230, 260)가 역구배화되어 있음이 이해될 수 있다. 실제로, 충전 부재(260)는, 어떠한 변형 유도를 위한 불순물 없이 단지 도전성을 위한 전기적 도펀트들을 포함하는 실리콘으로 형성될 수 있다. 충전 부재(260) 상에 선택적인 보호층(미도시)이 형성될 수 있다. 도 12는 도 9에 도시된 방법을 이용하여 형성된 퍼시트를 갖는 SiGe 라이너 층을 나타내는 현미경 사진이다. 충전 부재(도 11의 260)는 현미경 사진에서 "Si cap"으로 지칭되고, 게이트 전극 상에서 다결정 실리콘의 성장이 나타나므로, 본 실시예에서는 비선택 증착이 이용되었음을 도시된다.
더 크게 변형된 에피택셜 실리콘 함유 재료(280, 230)의 부피는, 상기 크게 변형된 재료로 리세스부를 완전하게 충전하는 것보다, 얇은 라이너 층을 사용함으로써 급격히 감소되기 때문에, 임계 두께의 제약이 완화되고, 변형의 조절과 열적 부담과 관련된 실질적인 성과를 얻을 수 있음이 이해될 것이다. 에피택셜 실리콘 함유 재료(280, 230)의 불순물 함유량은 조절되어, 다른 정도의 변형을 유도할 수 있다. 상기 공정 온도가 상당히 증가되므로, 성장 속도를 상당히 증가시킬 수 있다.
전술된 상세한 설명들은 본 발명의 일부 실시예들을 개시하고 있으며, 이러한 개시사항은 예시적인 것이며, 본 발명을 제한하고자 하는 것이 아님을 이해하여야 한다. 개시된 특정 구성들 및 동작들은 전술한 사항과 다를 수 있으며, 본 명세서에 개시된 방법은 반도체 소자의 제조와 다른 맥락으로 이용될 수 있음을 이해하여야 한다.
본 명세서에 개시된 방법들 및 시스템들의 예시적인 실시예들은 첨부된 도면들에 도시되며, 이들 도면들은 예시적인 목적으로만 제공된 것이다. 상기 도면들은 이하의 도면들을 포함하며, 이들 도면에서 동일한 참조부호는 동일한 부재를 지시한다.
도 1은 기판의 리세스된 소오스/드레인 영역 내에 도립식으로 변형된 에피택셜 반도체 층들을 선택적으로 형성 하는 방법을 도시한 순서도이다.
도 2는 반도체 기판들 내에 형성된 리세스된 소오스/드레인 영역들을 포함하는, 부분적으로 형성된 반도체 구조를 개략적으로 도시하는 단면도이다.
도 3은, 리세스된 소오스/드레인 영역들의 바닥 상에 에피택셜 증착을 포함하는 탄소 도핑된 실리콘 막의 블랭킷 증착을 수행한 이후의 도 2에 도시된 부분적으로 형성된 반도체 구조를 개략적으로 도시하는 단면도이다.
도 4는, 절연체 및 리세스된 측벽 영역들로부터 탄소 도핑된 실리콘을 제거하기 위하여 선택적인 화학증기 식각 공정을 수행한 이후의 도 3에 도시된 부분적으로 형성된 반도체 구조를 개략적으로 도시하는 단면도이다.
도 5a 내지 도 5d는 블랭킷 증착 및 선택적 시각의 사이클들을 더 수행하고, 도립식 방식으로 변형을 증가시키는 층들을 증착하는, 도 4에 도시된 부분적으로 형성된 반도체 구조를 개략적으로 도시하는 단면도이다.
도 6은 기판의 리세스된 소오스/드레인 영역들 내에 변형된 라이너 층을 형성하는 공정을 도시하는 순서도이다.
도 7 내지 8은 본 발명의 다른 실시예에 따라, 혼합된 기판 표면의 리세스된 영역들 내에 실리콘 함유 막을 포함하는 라이너 층들을 형성하고 상기 리세스된 영역들을 충전 부재로 충전하는 단계 이후의 도 2에 도시된 부분적으로 형성된 반도체 구도를 개략적으로 도시하는 단면도이다.
도 9는 기판의 리세스된 소오스/드레인 영역들 내에 퍼시트(fecet)를 갖는 변형된 라이너 층을 형성하는 공정을 도시하는 순서도이다.
도 10 내지 11은 본 발명의 다른 실시예에 따라, 상기 라이너 층을 어닐링하고 상기 리세스된 영역을 충전 부재로 매립하는 단계 이후의 도 6의 상기 부분적으로 형성된 반도체 구조를 개략적으로 도시하는 단면도이다.
도 12는 어닐링된 SiGe 라이너 층을 도시하는 현미경 사진이다.

Claims (52)

  1. 화학기상증착 챔버 내에, 절연성 표면들 및 리세스부를 포함하는 단결정 반도체 표면들을 포함하는 기판을 제공하는 단계; 및
    상기 리세스부 내에 반도체 응력 부재(stressor)를 선택적으로 형성하는 단계를 포함하며,
    상기 리세스부는 단결정 측벽들을 갖고,
    상기 반도체 응력 부재는, 상기 리세스부 내의 상기 반도체 응력 부재의 상부가 하부들보다 더 큰 변형량을 갖도록 구배화되고(graded), 상기 상부는 변형되고, 상기 하부는 변형되고, 상기 상부는 상기 리세스부의 상기 단결정 측벽들로 연장된 반도체 재료의 선택적 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 응력 부재는 불연속적인(discrete) 층들을 포함하는 반도체 재료의 선택적 형성 방법.
  3. 제 1 항에 있어서, 상기 선택적으로 형성하는 단계는,
    상기 기판의 상기 절연성 표면들 및 상기 단결정 반도체 표면들 상에 반도체 재료를 증착하는 단계; 및
    상기 절연성 표면들로부터 비에피택셜 반도체 재료를 선택적으로 제거하고, 상기 리세스부의 바닥에 에피택셜 재료를 잔류시키면서 상기 리세스부의 단결정 측벽들로부터 에피택셜 재료를 선택적으로 제거하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  4. 제 3 항에 있어서,
    상기 증착하는 단계 및 상기 선택적으로 제거하는 단계를 복수의 사이클들로 반복 수행하는 단계를 더 포함하며,
    각각의 상기 사이클은 상기 리세스부 바닥에서 에피택셜 재료의 두께를 증가시키고, 증착된 반도체 재료의 층은 상기 리세스부 내의 증착된 반도체 재료의 하지 층보다 더 높은 농도의 도펀트를 갖는 반도체 재료의 선택적 형성 방법.
  5. 제 1 항에 있어서,
    상기 선택적으로 형성하는 단계는, 상기 기판의 절연성 표면들은 아니고, 상기 단결정 반도체 표면들 위로 반도체 재료를 증착하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  6. 제 3 항에 있어서,
    상기 증착하는 단계는 비선택적으로 블랭킷(blanket) 증착하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  7. 제 3 항에 있어서,
    상기 증착하는 단계는 상기 절연성 표면들 상에 비정질 반도체 재료를 지배적으로 블랭킷 증착하는 단계를 포함하는 반도체 재료의 선택적 형성 방법
  8. 제 3 항에 있어서,
    상기 증착하는 단계는 상기 화학기상증착 챔버 내부로 트리실란(trisilane) 및 탄소 전구체를 유입시키는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  9. 제 1 항에 있어서,
    상기 반도체 재료는 탄소 도핑된 실리콘을 포함하는 반도체 재료의 선택적 형성 방법.
  10. 제 2 항에 있어서,
    상기 반도체 응력 부재의 불연속적인 층들은 불연속적으로 구배화된(graded) 반도체 재료의 선택적 형성 방법.
  11. 제 10 항에 있어서,
    상기 선택적으로 증착하는 단계는 각 사이클에서 약 1 nm 내지 100 nm 사이의 두께로 복수의 사이클로 상기 반도체 응력 부재의 불연속적인 층들을 증착하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  12. 제 2 항에 있어서,
    상기 리세스된 영역들 내에서 상기 반도체 응력 부재의 층들은 상기 기판의 인접한 영역들에 변형을 가하는 반도체 재료의 선택적 형성 방법.
  13. 제 1 항에 있어서,
    상기 반도체 응력 부재의 적어도 최상층은 인장 변형된 반도체 재료의 선택적 형성 방법.
  14. 제 1 항에 있어서,
    상기 변형은 상기 리세스부의 상부에서 상기 리세스부 내에서 최대인 반도체 재료의 선택적 형성 방법.
  15. 제 3 항에 있어서,
    상기 증착하는 단계는 게르마늄 소오스를 유입하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  16. 제 3 항에 있어서,
    상기 증착하는 단계는 상기 절연성 표면들 위로 다결정 재료를 지배적으로 블랭킷 증착하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  17. 제 3 항에 있어서,
    상기 증착하는 단계는 적어도 일부 에천트(etchant)를 유입하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  18. 제 3 항에 있어서,
    비에피택셜 반도체 재료 및 에피택셜 반도체 재료를 선택적으로 제거하는 단계는 게르마늄 소오스를 포함하는 식각 케미스트리(etch chemistry)를 도입하는 단계를 포함하는 반도체 재료의 선택적 형성 방법.
  19. 제 18 항에 있어서,
    상기 게르마늄 소오스는 GeCl4를 포함하는 반도체 재료의 선택적 형성 방법.
  20. 제 1 항에 있어서,
    선택적으로 형성된 상기 반도체 응력 부재 위로 실리콘 보호층(capping layer)을 형성하는 단계를 더 포함하는 반도체 재료의 선택적 형성 방법.
  21. 이형 에피택셜 응력 부재 재료로 충전된 리세스부; 및
    상기 리세스부에 인접하는 트랜지스터 채널을 포함하며,
    상기 리세스부 내의 상기 응력 부재 재료의 상부는 제 1 불순물 농도를 가지고, 상기 리세스부 내의 상기 응력 부재 재료의 하부는 제 2 불순물 농도를 가지며, 상기 제 1 불순물 농도는 상기 제 2 불순물 농도보다 더 크고, 상기 상부는 상기 리세스부의 단결정 측벽들과 접촉하도록 연장되고, 상기 상부는 변형되고 상기 하부도 변형된 반도체 소자.
  22. 제 21 항에 있어서,
    상기 응력 부재 재료는 바닥 표면에서보다 상부 표면에서 더 큰 불순물 농도를 갖는 반도체 소자.
  23. 제 21 항에 있어서,
    상기 응력 부재 재료는 실리콘 게르마늄 또는 탄소 도핑된 실리콘 중의 하나인 반도체 소자.
  24. 제 21 항에 있어서,
    상기 응력 부재 재료는 불연속적인 층들을 포함하며,
    각각의 불연속적인 층은 각각 하지 층보다 더 큰 불순물 농도를 갖는 반도체 소자.
  25. 기판 내의 리세스부;
    상기 리세스부의 실질적으로 모든 단결정 측벽 표면들을 피복하며, 격자 상수를 변경시키는 불순물을 포함하여 변형을 유발하는 이형 에피택셜 실리콘 함유 라이너;
    상기 리세스부를 충전하면서 상기 라이너 위로 형성된 충전 부재; 및
    상기 리세스부에 인접하는 트랜지스터 채널;을 포함하며,
    상기 충전 부재는, 상기 충전 부재가 그 위로 형성되는, 상기 라이너보다 더 낮은 농도로 변형-유발 불순물을 포함하는 실리콘 함유 재료를 포함하는 것을 특징으로 하는 반도체 소자.
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