JP2001274387A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
(57)【要約】
【課題】 ソース／ドレイン領域上にシリコン含有層を
容易に形成することができるＭＯＳ電界効果トランジス
タの製造方法を提供すること。 【解決手段】 ＣＶＤ法により、ポリシリコン層（アモ
ルファスシリコン層）１７を、ｐ型シリコン基板１１全
面に形成する。次に、ＣＭＰにより、ポリシリコン層
（アモルファスシリコン層）１７、ポリシリコン層１
９、サイドウォール絶縁層２５ａ、２５ｂおよびフィー
ルド酸化層２７ａ、２７ｂを研磨する。ポリシリコン層
（アモルファスシリコン層）１７ａは、サイドウォール
絶縁層２５ａにより、ポリシリコン層１９と分離され
る。また、ポリシリコン層（アモルファスシリコン層）
１７ｂは、サイドウォール絶縁層２５ｂにより、ポリシ
リコン層１９と分離される。
容易に形成することができるＭＯＳ電界効果トランジス
タの製造方法を提供すること。 【解決手段】 ＣＶＤ法により、ポリシリコン層（アモ
ルファスシリコン層）１７を、ｐ型シリコン基板１１全
面に形成する。次に、ＣＭＰにより、ポリシリコン層
（アモルファスシリコン層）１７、ポリシリコン層１
９、サイドウォール絶縁層２５ａ、２５ｂおよびフィー
ルド酸化層２７ａ、２７ｂを研磨する。ポリシリコン層
（アモルファスシリコン層）１７ａは、サイドウォール
絶縁層２５ａにより、ポリシリコン層１９と分離され
る。また、ポリシリコン層（アモルファスシリコン層）
１７ｂは、サイドウォール絶縁層２５ｂにより、ポリシ
リコン層１９と分離される。
Description
【０００１】
【発明の属する技術分野】本発明は、シリサイド層を備
えた半導体装置およびその製造方法に関する。
えた半導体装置およびその製造方法に関する。
【０００２】
【背景技術】ＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）
電界効果トランジスタの微細化により、ゲート長が短く
なっている。ゲート長が短くなることは、パンチスルー
の原因となる。パンチスルーとは、ソース領域から延び
た空乏層と、ドレイン領域から延びた空乏層とが、つな
がる現象である。この現象が発生すると、ソース領域と
ドレイン領域との間に常に電流が流れ、ゲート電極によ
る電流の制御ができなくなる。パンチスルーを防ぐ方法
の一つとして、ソース（ドレイン）領域を浅くすること
がある。
電界効果トランジスタの微細化により、ゲート長が短く
なっている。ゲート長が短くなることは、パンチスルー
の原因となる。パンチスルーとは、ソース領域から延び
た空乏層と、ドレイン領域から延びた空乏層とが、つな
がる現象である。この現象が発生すると、ソース領域と
ドレイン領域との間に常に電流が流れ、ゲート電極によ
る電流の制御ができなくなる。パンチスルーを防ぐ方法
の一つとして、ソース（ドレイン）領域を浅くすること
がある。
【０００３】一方、ＭＯＳ電界効果トランジスタにおい
て、ゲート電極およびソース（ドレイン）領域にシリサ
イド層が形成されることがある。シリサイド層により、
これらの抵抗を下げ、ＭＯＳ電界効果トランジスタを高
速化するためである。そして、シリサイド層の厚みを大
きくすると、それだけ、抵抗を下げることができ、ＭＯ
Ｓ電界効果トランジスタをより高速化できる。
て、ゲート電極およびソース（ドレイン）領域にシリサ
イド層が形成されることがある。シリサイド層により、
これらの抵抗を下げ、ＭＯＳ電界効果トランジスタを高
速化するためである。そして、シリサイド層の厚みを大
きくすると、それだけ、抵抗を下げることができ、ＭＯ
Ｓ電界効果トランジスタをより高速化できる。
【０００４】このように、パンチスルーの発生を防止し
つつ、低抵抗化を図るには、ソース（ドレイン）領域を
浅くし、かつシリサイド層の厚みを大きくすれがよい。
つつ、低抵抗化を図るには、ソース（ドレイン）領域を
浅くし、かつシリサイド層の厚みを大きくすれがよい。
【０００５】しかし、シリサイド層の底部とソース（ド
レイン）領域の底部とを所定距離（例えば、５０ｎｍ）
以上にしないと、リーク電流が増大する。すなわち、ソ
ース（ドレイン）領域は、逆の導電型の領域（例えば、
ウェル）内に形成される。このため、ソース（ドレイ
ン）領域の底部と上記領域とで、ｐｎジャンクションが
形成される。シリサイド層の底部とソース（ドレイン）
領域の底部との距離を上記距離以上にしないと、上記ｐ
ｎジャンクションでのリーク電流が増大するのである。
レイン）領域の底部とを所定距離（例えば、５０ｎｍ）
以上にしないと、リーク電流が増大する。すなわち、ソ
ース（ドレイン）領域は、逆の導電型の領域（例えば、
ウェル）内に形成される。このため、ソース（ドレイ
ン）領域の底部と上記領域とで、ｐｎジャンクションが
形成される。シリサイド層の底部とソース（ドレイン）
領域の底部との距離を上記距離以上にしないと、上記ｐ
ｎジャンクションでのリーク電流が増大するのである。
【０００６】エレベーティドソース（ドレイン）構造の
ＭＯＳ電界効果トランジスタによれば、上記問題を解決
することができる。つまり、エレベーティドソース（ド
レイン）構造のＭＯＳ電界効果トランジスタは、ソース
（ドレイン）領域を浅くし、かつシリサイド層の厚みを
大きくしながらも、上記ｐｎジャンクションでのリーク
電流の増大を抑えることができる。
ＭＯＳ電界効果トランジスタによれば、上記問題を解決
することができる。つまり、エレベーティドソース（ド
レイン）構造のＭＯＳ電界効果トランジスタは、ソース
（ドレイン）領域を浅くし、かつシリサイド層の厚みを
大きくしながらも、上記ｐｎジャンクションでのリーク
電流の増大を抑えることができる。
【０００７】エレベーティドソース（ドレイン）構造の
ＭＯＳ電界効果トランジスタは、例えば、ＩＥＤＭ９３
の第８３９頁〜第８４２頁の「Ｎovel Ｅlevated Ｓili
sideＳource/Ｄrain(ＥＳＳＯＤ) by Ｌoad-Ｌock ＬＰ
ＣＶＤ-Ｓi and ＡdvancedＳilicidation Ｐrocessing
」に開示されている。この文献に開示されたエレベー
ティドソース（ドレイン）構造のＭＯＳ電界効果トラン
ジスタは、ソース（ドレイン）領域上にシリコン単結晶
層を形成し、このシリコン単結晶層にシリサイド層を形
成している。このため、ソース（ドレイン）領域が浅い
状態で、シリサイド層の厚みを大きくしても、ソース
（ドレイン）領域の底部とシリサイド層の底部との距離
を、ｐｎジャンクションでのリーク電流が増大しない程
度の距離にすることができる。
ＭＯＳ電界効果トランジスタは、例えば、ＩＥＤＭ９３
の第８３９頁〜第８４２頁の「Ｎovel Ｅlevated Ｓili
sideＳource/Ｄrain(ＥＳＳＯＤ) by Ｌoad-Ｌock ＬＰ
ＣＶＤ-Ｓi and ＡdvancedＳilicidation Ｐrocessing
」に開示されている。この文献に開示されたエレベー
ティドソース（ドレイン）構造のＭＯＳ電界効果トラン
ジスタは、ソース（ドレイン）領域上にシリコン単結晶
層を形成し、このシリコン単結晶層にシリサイド層を形
成している。このため、ソース（ドレイン）領域が浅い
状態で、シリサイド層の厚みを大きくしても、ソース
（ドレイン）領域の底部とシリサイド層の底部との距離
を、ｐｎジャンクションでのリーク電流が増大しない程
度の距離にすることができる。
【０００８】
【発明が解決しようとする課題】上記文献に開示された
エレベーティドソース／ドレイン構造では、ソース／ド
レイン領域上のシリコン単結晶層が、エピタキシャル成
長により形成される。エピタキシャル成長法では、シリ
コン単結晶層を良好に成長させるために、ソース／ドレ
イン領域表面の自然酸化膜を完全に除去する必要、およ
び、吸着水分子を除去する必要がある。このため、Ｌoa
d-Ｌock付きＬＰＣＶＤと入念な前処理工程を要する。
エレベーティドソース／ドレイン構造では、ソース／ド
レイン領域上のシリコン単結晶層が、エピタキシャル成
長により形成される。エピタキシャル成長法では、シリ
コン単結晶層を良好に成長させるために、ソース／ドレ
イン領域表面の自然酸化膜を完全に除去する必要、およ
び、吸着水分子を除去する必要がある。このため、Ｌoa
d-Ｌock付きＬＰＣＶＤと入念な前処理工程を要する。
【０００９】さらに、このエピタキシャル成長の際に、
ゲート電極上および素子分離絶縁層上に成長したポリシ
リコン層を除去するために、ウェットエッチングをしな
ければならない。このウェットエッチングが不十分であ
ると、ゲート電極とソース領域のショートやＭＯＳ電界
効果トランジスタ同士のショート等の問題が発生する。
ゲート電極上および素子分離絶縁層上に成長したポリシ
リコン層を除去するために、ウェットエッチングをしな
ければならない。このウェットエッチングが不十分であ
ると、ゲート電極とソース領域のショートやＭＯＳ電界
効果トランジスタ同士のショート等の問題が発生する。
【００１０】本発明の目的は、ソース／ドレイン領域上
にシリコン含有層を容易に形成することができる半導体
装置およびその製造方法を提供することである。
にシリコン含有層を容易に形成することができる半導体
装置およびその製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明は、ゲート電極の
構成要素となる導電層を形成する工程と、ソース／ドレ
イン領域を形成する工程と、前記ソース／ドレイン領域
および前記導電層を覆うように、アモルファスシリコン
層およびポリシリコン層のうち、少なくともを一つを含
むシリコン含有層を形成する工程と、前記シリコン含有
層を部分的に除去することにより、前記ソース／ドレイ
ン領域上に前記シリコン含有層を残す工程と、前記ソー
ス／ドレイン領域上の前記シリコン含有層にシリサイド
層を形成する工程と、を備えた半導体装置の製造方法で
ある。
構成要素となる導電層を形成する工程と、ソース／ドレ
イン領域を形成する工程と、前記ソース／ドレイン領域
および前記導電層を覆うように、アモルファスシリコン
層およびポリシリコン層のうち、少なくともを一つを含
むシリコン含有層を形成する工程と、前記シリコン含有
層を部分的に除去することにより、前記ソース／ドレイ
ン領域上に前記シリコン含有層を残す工程と、前記ソー
ス／ドレイン領域上の前記シリコン含有層にシリサイド
層を形成する工程と、を備えた半導体装置の製造方法で
ある。
【００１２】このような工程を備えた本発明にかかる半
導体装置の製造方法は、シリコン含有層として、アモル
ファスシリコン層やポリシリコン層を用いている。アモ
ルファスシリコン層やポリシリコン層は、Ｌoad-Ｌock
付きでないＬＰＣＶＤにより形成できる。このため、ア
モルファスシリコン層やポリシリコン層は、エピタキシ
ャル成長法で形成されるシリコン単結晶層に比べて、容
易に形成できる。
導体装置の製造方法は、シリコン含有層として、アモル
ファスシリコン層やポリシリコン層を用いている。アモ
ルファスシリコン層やポリシリコン層は、Ｌoad-Ｌock
付きでないＬＰＣＶＤにより形成できる。このため、ア
モルファスシリコン層やポリシリコン層は、エピタキシ
ャル成長法で形成されるシリコン単結晶層に比べて、容
易に形成できる。
【００１３】なお、本発明にかかる半導体装置の製造方
法において、シリサイド層はソース／ドレイン領域に到
達させてもよいし、させなくてもよい。
法において、シリサイド層はソース／ドレイン領域に到
達させてもよいし、させなくてもよい。
【００１４】また、導電層とは、導電性を有する材料か
ら構成された層である。例えば、金属製の材料からなる
層、ポリシリコン層、アモルファスシリコン層がある。
ら構成された層である。例えば、金属製の材料からなる
層、ポリシリコン層、アモルファスシリコン層がある。
【００１５】また、ソース／ドレイン領域とは、ソース
領域およびドレイン領域のうち、少なくともいずれか一
方の機能を果たす領域である。以下にででくるソース／
ドレイン領域の意味もこの意味である。
領域およびドレイン領域のうち、少なくともいずれか一
方の機能を果たす領域である。以下にででくるソース／
ドレイン領域の意味もこの意味である。
【００１６】本発明にかかる半導体装置の製造方法にお
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記シリコン含有層を残す工
程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）に
より、前記シリコン含有層を研磨する工程を含む。
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記シリコン含有層を残す工
程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）に
より、前記シリコン含有層を研磨する工程を含む。
【００１７】ＣＭＰによれば、ゲート電極上および素子
分離絶縁層上に形成されたシリコン含有層を完全に除去
することができる。このため、ゲート電極とソース領域
のショートやトランジスタ同士のショート等の問題は生
じない。また、ＣＭＰによれば、ゲート電極の上面とソ
ース／ドレイン領域上に残っているシリコン含有層の上
面の高さを等しくできるので、ＣＭＰ工程後のフォトリ
ソグラフィが容易となる。
分離絶縁層上に形成されたシリコン含有層を完全に除去
することができる。このため、ゲート電極とソース領域
のショートやトランジスタ同士のショート等の問題は生
じない。また、ＣＭＰによれば、ゲート電極の上面とソ
ース／ドレイン領域上に残っているシリコン含有層の上
面の高さを等しくできるので、ＣＭＰ工程後のフォトリ
ソグラフィが容易となる。
【００１８】本発明は、ゲート電極の構成要素となる第
１のシリコン含有層を形成する工程と、ソース／ドレイ
ン領域を形成する工程と、前記第１のシリコン含有層の
側面に、サイドウォール絶縁層を形成する工程と、前記
ソース／ドレイン領域および前記第１のシリコン含有層
を覆うように、アモルファスシリコン層およびポリシリ
コン層のうち、少なくともを一つを含む第２のシリコン
含有層を形成する工程と、前記第２のシリコン含有層を
部分的に除去することにより、前記ソース／ドレイン領
域上に前記第２のシリコン含有層を残す工程と、前記第
１のシリコン含有層に第１のシリサイド層、前記ソース
／ドレイン領域上の前記第２のシリコン含有層に第２の
シリサイド層を、それぞれ、形成する工程と、を備えた
半導体装置の製造方法である。
１のシリコン含有層を形成する工程と、ソース／ドレイ
ン領域を形成する工程と、前記第１のシリコン含有層の
側面に、サイドウォール絶縁層を形成する工程と、前記
ソース／ドレイン領域および前記第１のシリコン含有層
を覆うように、アモルファスシリコン層およびポリシリ
コン層のうち、少なくともを一つを含む第２のシリコン
含有層を形成する工程と、前記第２のシリコン含有層を
部分的に除去することにより、前記ソース／ドレイン領
域上に前記第２のシリコン含有層を残す工程と、前記第
１のシリコン含有層に第１のシリサイド層、前記ソース
／ドレイン領域上の前記第２のシリコン含有層に第２の
シリサイド層を、それぞれ、形成する工程と、を備えた
半導体装置の製造方法である。
【００１９】このような工程を備えた本発明にかかる半
導体装置の製造方法によれば、上記と同様の理由によ
り、第２のシリコン含有層を容易に形成することができ
る。
導体装置の製造方法によれば、上記と同様の理由によ
り、第２のシリコン含有層を容易に形成することができ
る。
【００２０】なお、本発明にかかる半導体装置の製造方
法において、第２のシリサイド層はソース／ドレイン領
域に到達させてもよいし、させなくてもよい。
法において、第２のシリサイド層はソース／ドレイン領
域に到達させてもよいし、させなくてもよい。
【００２１】また、第１のシリコン含有層とは、例え
ば、ポリシリコン層、アモルファスシリコン層である。
ば、ポリシリコン層、アモルファスシリコン層である。
【００２２】本発明にかかる半導体装置の製造方法にお
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記第２のシリコン含有層を
残す工程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishi
ng）により、前記第１のシリコン含有層、前記第２のシ
リコン含有層および前記サイドウォール絶縁層を研磨す
る工程を含む。
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記第２のシリコン含有層を
残す工程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishi
ng）により、前記第１のシリコン含有層、前記第２のシ
リコン含有層および前記サイドウォール絶縁層を研磨す
る工程を含む。
【００２３】上記ＣＭＰの研磨工程において、研磨量が
少なすぎると、サイドウォール絶縁層の頂部の幅が、第
１のシリサイド層と第２のシリサイド層との接触を避け
ることができる値とならない。
少なすぎると、サイドウォール絶縁層の頂部の幅が、第
１のシリサイド層と第２のシリサイド層との接触を避け
ることができる値とならない。
【００２４】一方、研磨量が多すぎると、第２のシリコ
ン含有層の厚みが小さくなる。この状態で、第２のシリ
サイド層の厚みを大きくすると、第２のシリサイド層の
底部とソース／ドレイン領域の底部との距離が短くな
り、ｐｎジャンクションでのリーク電流が増大する。
ン含有層の厚みが小さくなる。この状態で、第２のシリ
サイド層の厚みを大きくすると、第２のシリサイド層の
底部とソース／ドレイン領域の底部との距離が短くな
り、ｐｎジャンクションでのリーク電流が増大する。
【００２５】よって、ＣＭＰによる研磨量はこれらの要
素を考慮して決定される。
素を考慮して決定される。
【００２６】本発明は、ゲート電極の構成要素となる第
１のシリコン含有層を形成する工程と、前記第１のシリ
コン含有層上に上部層を形成する工程と、ソース／ドレ
イン領域を形成する工程と、前記第１のシリコン含有層
および前記上部層を含む構造の側面に、サイドウォール
絶縁層を形成する工程と、前記ソース／ドレイン領域お
よび前記上部層を覆うように、アモルファスシリコン層
およびポリシリコン層のうち、少なくともを一つを含む
第２のシリコン含有層を形成する工程と、前記第２のシ
リコン含有層を部分的に除去することにより、前記ソー
ス／ドレイン領域上に前記第２のシリコン含有層を残
し、かつ前記上部層を露出させる工程と、前記上部層を
除去する工程と、前記第１のシリコン含有層に第１のシ
リサイド層、前記ソース／ドレイン領域上の前記第２の
シリコン含有層に第２のシリサイド層を、それぞれ、形
成する工程と、を備えた半導体装置の製造方法である。
１のシリコン含有層を形成する工程と、前記第１のシリ
コン含有層上に上部層を形成する工程と、ソース／ドレ
イン領域を形成する工程と、前記第１のシリコン含有層
および前記上部層を含む構造の側面に、サイドウォール
絶縁層を形成する工程と、前記ソース／ドレイン領域お
よび前記上部層を覆うように、アモルファスシリコン層
およびポリシリコン層のうち、少なくともを一つを含む
第２のシリコン含有層を形成する工程と、前記第２のシ
リコン含有層を部分的に除去することにより、前記ソー
ス／ドレイン領域上に前記第２のシリコン含有層を残
し、かつ前記上部層を露出させる工程と、前記上部層を
除去する工程と、前記第１のシリコン含有層に第１のシ
リサイド層、前記ソース／ドレイン領域上の前記第２の
シリコン含有層に第２のシリサイド層を、それぞれ、形
成する工程と、を備えた半導体装置の製造方法である。
【００２７】このような工程を備えた本発明にかかる半
導体装置の製造方法によれば、上記と同様の理由によ
り、第２のシリコン含有層を容易に形成することができ
る。
導体装置の製造方法によれば、上記と同様の理由によ
り、第２のシリコン含有層を容易に形成することができ
る。
【００２８】本発明にかかる半導体装置の製造方法おい
て、第１のシリコン含有層と第２のシリコン含有層との
間には、上部層の厚み分だけの距離ができる。このた
め、第１のシリコン含有層と第２のシリコン含有層と
は、第１のシリサイド層と第２のシリサイド層とが接触
しないような位置関係にすることができる。
て、第１のシリコン含有層と第２のシリコン含有層との
間には、上部層の厚み分だけの距離ができる。このた
め、第１のシリコン含有層と第２のシリコン含有層と
は、第１のシリサイド層と第２のシリサイド層とが接触
しないような位置関係にすることができる。
【００２９】本発明に用いることができる上部層の厚み
としては、例えば、３００〜１０００オングストローム
である。まず、上部層の厚みが３００オングストローム
以上の理由を説明する。第１のシリサイド層と第２のシ
リサイド層は接触してはならないので、第１のシリコン
含有層と第２のシリコン含有層を、この接触を防ぐこと
ができる位置関係にしなければならない。上部層の厚み
が３００オングストローム以上だと、この位置関係にで
きる確実性を高めることができるのである。次に、上部
層の厚みが１０００オングストローム以下の理由を説明
する。第１のシリコン含有層の厚みが小さくなりすぎる
と、第１のシリサイド層がゲート絶縁層に接触し、ゲー
ト絶縁層の絶縁特性に悪影響を及ぼす。上部層の厚みが
１０００オングストローム以下だと、第１のシリコン含
有層の厚みが小さくなりすぎるのを防ぐことができるの
である。
としては、例えば、３００〜１０００オングストローム
である。まず、上部層の厚みが３００オングストローム
以上の理由を説明する。第１のシリサイド層と第２のシ
リサイド層は接触してはならないので、第１のシリコン
含有層と第２のシリコン含有層を、この接触を防ぐこと
ができる位置関係にしなければならない。上部層の厚み
が３００オングストローム以上だと、この位置関係にで
きる確実性を高めることができるのである。次に、上部
層の厚みが１０００オングストローム以下の理由を説明
する。第１のシリコン含有層の厚みが小さくなりすぎる
と、第１のシリサイド層がゲート絶縁層に接触し、ゲー
ト絶縁層の絶縁特性に悪影響を及ぼす。上部層の厚みが
１０００オングストローム以下だと、第１のシリコン含
有層の厚みが小さくなりすぎるのを防ぐことができるの
である。
【００３０】本発明に用いることができる上部層の材料
としては、例えば、窒化チタンである。上部層の除去方
法としては、例えば、アンモニア水と過酸化水素水の混
合溶液がある。
としては、例えば、窒化チタンである。上部層の除去方
法としては、例えば、アンモニア水と過酸化水素水の混
合溶液がある。
【００３１】なお、本発明にかかる半導体装置の製造方
法において、第２のシリサイド層はソース／ドレイン領
域に到達させてもよいし、させなくてもよい。
法において、第２のシリサイド層はソース／ドレイン領
域に到達させてもよいし、させなくてもよい。
【００３２】また、第１のシリコン含有層とは、例え
ば、ポリシリコン層、アモルファスシリコン層である。
ば、ポリシリコン層、アモルファスシリコン層である。
【００３３】本発明にかかる半導体装置の製造方法にお
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記第２のシリコン含有層を
残し、かつ前記上部層を露出させる工程は、ＣＭＰ（Ｃ
hemical Ｍechanical Ｐolishing）により、前記第２の
シリコン含有層を研磨する工程を含む。
いて、次の工程を加えることができる。すなわち、前記
ソース／ドレイン領域上に前記第２のシリコン含有層を
残し、かつ前記上部層を露出させる工程は、ＣＭＰ（Ｃ
hemical Ｍechanical Ｐolishing）により、前記第２の
シリコン含有層を研磨する工程を含む。
【００３４】本発明は、シリサイド層を備えた半導体装
置であって、シリコン含有層およびソース／ドレイン領
域を備え、前記シリコン含有層は、前記ソース／ドレイ
ン領域上に位置し、前記シリコン含有層は、アモルファ
スシリコン層およびポリシリコン層のうち、少なくとも
を一つを含み、前記シリサイド層は、前記シリコン含有
層上に位置している、半導体装置である。
置であって、シリコン含有層およびソース／ドレイン領
域を備え、前記シリコン含有層は、前記ソース／ドレイ
ン領域上に位置し、前記シリコン含有層は、アモルファ
スシリコン層およびポリシリコン層のうち、少なくとも
を一つを含み、前記シリサイド層は、前記シリコン含有
層上に位置している、半導体装置である。
【００３５】このような構成を備えた本発明にかかる半
導体装置によれば、シリコン含有層として、アモルファ
スシリコン層やポリシリコン層を用いている。したがっ
て、シリコン含有層を形成するのに、エピタキシャル成
長法よりも容易な方法を用いることができる。
導体装置によれば、シリコン含有層として、アモルファ
スシリコン層やポリシリコン層を用いている。したがっ
て、シリコン含有層を形成するのに、エピタキシャル成
長法よりも容易な方法を用いることができる。
【００３６】本発明は、半導体装置であって、ソース／
ドレイン領域、第１のシリコン含有層、第２のシリコン
含有層、第１のシリサイド層、第２のシリサイド層およ
びサイドウォール絶縁層を備え、前記第１のシリコン含
有層と前記第１のシリサイド層とで、ゲート電極が構成
され、前記第２のシリコン含有層は、前記ソース／ドレ
イン領域上に位置し、前記第２のシリコン含有層は、ア
モルファスシリコン層およびポリシリコン層のうち、少
なくともを一つを含み、前記第２のシリサイド層は、前
記第２のシリコン含有層上に位置し、前記サイドウォー
ル絶縁層は、前記第１のシリコン含有層と前記第２のシ
リコン含有層との間に位置し、前記サイドウォール絶縁
層の頂部は研磨された面を含む、半導体装置である。
ドレイン領域、第１のシリコン含有層、第２のシリコン
含有層、第１のシリサイド層、第２のシリサイド層およ
びサイドウォール絶縁層を備え、前記第１のシリコン含
有層と前記第１のシリサイド層とで、ゲート電極が構成
され、前記第２のシリコン含有層は、前記ソース／ドレ
イン領域上に位置し、前記第２のシリコン含有層は、ア
モルファスシリコン層およびポリシリコン層のうち、少
なくともを一つを含み、前記第２のシリサイド層は、前
記第２のシリコン含有層上に位置し、前記サイドウォー
ル絶縁層は、前記第１のシリコン含有層と前記第２のシ
リコン含有層との間に位置し、前記サイドウォール絶縁
層の頂部は研磨された面を含む、半導体装置である。
【００３７】このような構成を備えた本発明にかかる半
導体装置によれば、上記の本発明にかかる半導体装置と
同様の効果を有する。
導体装置によれば、上記の本発明にかかる半導体装置と
同様の効果を有する。
【００３８】本発明は、半導体装置であって、ソース／
ドレイン領域、第１のシリコン含有層、第２のシリコン
含有層、第１のシリサイド層、第２のシリサイド層およ
びサイドウォール絶縁層を備え、前記第１のシリコン含
有層と前記第１のシリサイド層とで、ゲート電極が構成
され、前記第２のシリコン含有層は、前記ソース／ドレ
イン領域上に位置し、前記第２のシリコン含有層は、ア
モルファスシリコン層およびポリシリコン層のうち、少
なくともを一つを含み、前記第２のシリサイド層は、前
記第２のシリコン含有層上に位置し、前記サイドウォー
ル絶縁層は、前記第１のシリコン含有層と前記第２のシ
リコン含有層との間に位置し、前記サイドウォール絶縁
層の頂部は尖っている、半導体装置である。
ドレイン領域、第１のシリコン含有層、第２のシリコン
含有層、第１のシリサイド層、第２のシリサイド層およ
びサイドウォール絶縁層を備え、前記第１のシリコン含
有層と前記第１のシリサイド層とで、ゲート電極が構成
され、前記第２のシリコン含有層は、前記ソース／ドレ
イン領域上に位置し、前記第２のシリコン含有層は、ア
モルファスシリコン層およびポリシリコン層のうち、少
なくともを一つを含み、前記第２のシリサイド層は、前
記第２のシリコン含有層上に位置し、前記サイドウォー
ル絶縁層は、前記第１のシリコン含有層と前記第２のシ
リコン含有層との間に位置し、前記サイドウォール絶縁
層の頂部は尖っている、半導体装置である。
【００３９】このような構成を備えた本発明にかかる半
導体装置によれば、上記の本発明にかかる半導体装置と
同様の効果を有する。
導体装置によれば、上記の本発明にかかる半導体装置と
同様の効果を有する。
【００４０】
【発明の実施の形態】［第１実施形態］ （デバイスの構造）図２（Ｃ）は、本発明の第１実施形
態にかかるＭＯＳ電界効果トランジスタ１の断面図であ
る。ＭＯＳ電界効果トランジスタ１は、半導体装置の一
例である。ＭＯＳ電界効果トランジスタ１は、ｐ型シリ
コン基板１１、ゲート電極１３、ｎ +型ソース領域１５
ａおよびｎ+型ドレイン領域１５ｂを備える。
態にかかるＭＯＳ電界効果トランジスタ１の断面図であ
る。ＭＯＳ電界効果トランジスタ１は、半導体装置の一
例である。ＭＯＳ電界効果トランジスタ１は、ｐ型シリ
コン基板１１、ゲート電極１３、ｎ +型ソース領域１５
ａおよびｎ+型ドレイン領域１５ｂを備える。
【００４１】ｐ型シリコン基板１１の表面には、フィー
ルド酸化層２７ａ、２７ｂが位置している。フィールド
酸化層２７ａとフィールド酸化層２７ｂとで規定される
素子形成領域２９に、ＭＯＳ電界効果トランジスタ１が
形成される。
ルド酸化層２７ａ、２７ｂが位置している。フィールド
酸化層２７ａとフィールド酸化層２７ｂとで規定される
素子形成領域２９に、ＭＯＳ電界効果トランジスタ１が
形成される。
【００４２】ゲート電極１３は、素子形成領域２９上
に、ゲート絶縁層２３を介して位置している。ゲート電
極１３は、ポリシリコン層１９と、ポリシリコン層１９
上に位置するシリサイド層２１ｃと、含む。ポリシリコ
ン層１９は導電層の一例であり、第１のシリコン含有層
の一例でもある。ゲート絶縁層２３は、シリコン酸化層
からなる。シリコン酸化層のかわりに、例えば、シリコ
ン窒化層のような他の絶縁層を用いることもできる。
に、ゲート絶縁層２３を介して位置している。ゲート電
極１３は、ポリシリコン層１９と、ポリシリコン層１９
上に位置するシリサイド層２１ｃと、含む。ポリシリコ
ン層１９は導電層の一例であり、第１のシリコン含有層
の一例でもある。ゲート絶縁層２３は、シリコン酸化層
からなる。シリコン酸化層のかわりに、例えば、シリコ
ン窒化層のような他の絶縁層を用いることもできる。
【００４３】ｎ+型ソース領域１５ａは、フィールド酸
化層２７ａとゲート電極１３との間であって、かつｐ型
シリコン基板１１内に位置している。ｎ+型ソース領域
１５ａは、ソース／ドレイン領域の一例である。ｎ+型
ソース領域１５ａの深さｄ1は、５００〜１０００オン
グストロームである。ｎ+型ソース領域１５ａとｐ型シ
リコン基板１１とで、ｐｎジャンクション３１ａが形成
されている。
化層２７ａとゲート電極１３との間であって、かつｐ型
シリコン基板１１内に位置している。ｎ+型ソース領域
１５ａは、ソース／ドレイン領域の一例である。ｎ+型
ソース領域１５ａの深さｄ1は、５００〜１０００オン
グストロームである。ｎ+型ソース領域１５ａとｐ型シ
リコン基板１１とで、ｐｎジャンクション３１ａが形成
されている。
【００４４】ｎ+型ソース領域１５ａ上には、ポリシリ
コン層１７ａが位置している。ポリシリコン層１７ａ
は、シリコン含有層の一例であり、第２のシリコン含有
層の一例でもある。ポリシリコン層１７ａの厚みｔ
1は、５００オングストローム以下である。
コン層１７ａが位置している。ポリシリコン層１７ａ
は、シリコン含有層の一例であり、第２のシリコン含有
層の一例でもある。ポリシリコン層１７ａの厚みｔ
1は、５００オングストローム以下である。
【００４５】ポリシリコン層１７ａ上には、シリサイド
層２１ａが位置している。シリサイド層２１ａは第２の
シリサイド層の一例である。シリサイド層２１ａの厚み
ｔ2は、３００〜５００オングストロームである。ソー
ス領域１５ａの底部とシリサイド層２１ａの底部との距
離ｄ2は、１０００〜１５００オングストロームであ
る。この距離ｄ2は、ｐｎジャンクション３１ａでのリ
ーク電流が増大しない程度の距離である。
層２１ａが位置している。シリサイド層２１ａは第２の
シリサイド層の一例である。シリサイド層２１ａの厚み
ｔ2は、３００〜５００オングストロームである。ソー
ス領域１５ａの底部とシリサイド層２１ａの底部との距
離ｄ2は、１０００〜１５００オングストロームであ
る。この距離ｄ2は、ｐｎジャンクション３１ａでのリ
ーク電流が増大しない程度の距離である。
【００４６】ｎ+型ドレイン領域１５ｂは、フィールド
酸化層２７ｂとゲート電極１３との間であって、かつｐ
型シリコン基板１１内に位置している。ｎ+型ドレイン
領域１５ｂは、ソース／ドレイン領域の一例である。ｎ
+型ドレイン領域１５ｂの深さは、ｎ+型ソース領域１５
ａの深さｄ1と同じである。ｎ+型ドレイン領域１５ｂと
ｐ型シリコン基板１１とで、ｐｎジャンクション３１ｂ
が形成されている。
酸化層２７ｂとゲート電極１３との間であって、かつｐ
型シリコン基板１１内に位置している。ｎ+型ドレイン
領域１５ｂは、ソース／ドレイン領域の一例である。ｎ
+型ドレイン領域１５ｂの深さは、ｎ+型ソース領域１５
ａの深さｄ1と同じである。ｎ+型ドレイン領域１５ｂと
ｐ型シリコン基板１１とで、ｐｎジャンクション３１ｂ
が形成されている。
【００４７】ｎ+型ドレイン領域１５ｂ上には、ポリシ
リコン層１７ｂが位置している。ポリシリコン層１７ｂ
は、シリコン含有層の一例であり、第２のシリコン含有
層の一例でもある。ポリシリコン層１７ｂの厚みは、ポ
リシリコン層１７ａの厚みｔ 1と同じである。
リコン層１７ｂが位置している。ポリシリコン層１７ｂ
は、シリコン含有層の一例であり、第２のシリコン含有
層の一例でもある。ポリシリコン層１７ｂの厚みは、ポ
リシリコン層１７ａの厚みｔ 1と同じである。
【００４８】ポリシリコン層１７ｂ上には、シリサイド
層２１ｂが位置している。シリサイド層２１ｂは、第２
のシリサイド層の一例である。シリサイド層２１ｂの厚
みは、シリサイド層２１ａの厚みｔ2と同じである。ｎ+
型ドレイン領域１５ｂの底部とシリサイド層２１ｂの底
部との距離は、距離ｄ2と同じである。
層２１ｂが位置している。シリサイド層２１ｂは、第２
のシリサイド層の一例である。シリサイド層２１ｂの厚
みは、シリサイド層２１ａの厚みｔ2と同じである。ｎ+
型ドレイン領域１５ｂの底部とシリサイド層２１ｂの底
部との距離は、距離ｄ2と同じである。
【００４９】ゲート電極１３の一方の側面には、サイド
ウォール絶縁層２５ａが位置している。サイドウォール
絶縁層２５ａは、例えば、シリコン窒化層やシリコン酸
化層からなる。サイドウォール絶縁層２５ａの頂部２６
ａの幅ｗは、シリサイド層２１ａとシリサイド層２１ｃ
との接触を避けることができる値である。頂部２６ａの
幅ｗとしては、例えば、５００〜１０００オングストロ
ームである。
ウォール絶縁層２５ａが位置している。サイドウォール
絶縁層２５ａは、例えば、シリコン窒化層やシリコン酸
化層からなる。サイドウォール絶縁層２５ａの頂部２６
ａの幅ｗは、シリサイド層２１ａとシリサイド層２１ｃ
との接触を避けることができる値である。頂部２６ａの
幅ｗとしては、例えば、５００〜１０００オングストロ
ームである。
【００５０】ゲート電極１３の他方の側面には、サイド
ウォール絶縁層２５ｂが位置している。サイドウォール
絶縁層２５ｂは、例えば、シリコン窒化層やシリコン酸
化層からなる。サイドウォール絶縁層２５ｂの頂部２６
ｂの幅ｗは、頂部２６ａの幅ｗと同じであり、シリサイ
ド層２１ｂとシリサイド層２１ｃとの接触を避けること
ができる値である。
ウォール絶縁層２５ｂが位置している。サイドウォール
絶縁層２５ｂは、例えば、シリコン窒化層やシリコン酸
化層からなる。サイドウォール絶縁層２５ｂの頂部２６
ｂの幅ｗは、頂部２６ａの幅ｗと同じであり、シリサイ
ド層２１ｂとシリサイド層２１ｃとの接触を避けること
ができる値である。
【００５１】（デバイスの製造方法）図２（Ｃ）に示す
ＭＯＳ電界効果トランジスタ１の製造方法を、図１およ
び図２を用いて説明する。図１および図２は、ＭＯＳ電
界効果トランジスタ１の製造方法を説明するための工程
図である。
ＭＯＳ電界効果トランジスタ１の製造方法を、図１およ
び図２を用いて説明する。図１および図２は、ＭＯＳ電
界効果トランジスタ１の製造方法を説明するための工程
図である。
【００５２】図１（Ａ）に示すように、ｐ型シリコン基
板１１に、例えば、ＬＯＣＯＳ（local oxidation of s
ilicon）法を用いて、フィールド酸化層２７ａ、２７ｂ
を形成する。フィールド酸化層２７ａ、２７ｂにより、
素子形成領域２９が規定される。
板１１に、例えば、ＬＯＣＯＳ（local oxidation of s
ilicon）法を用いて、フィールド酸化層２７ａ、２７ｂ
を形成する。フィールド酸化層２７ａ、２７ｂにより、
素子形成領域２９が規定される。
【００５３】例えば、熱酸化により、素子形成領域２９
のｐ型シリコン基板１１上に、ゲート絶縁層２３となる
シリコン酸化層を形成する。このシリコン酸化層上に、
例えば、ＣＶＤ法により、厚さ２０００〜３０００オン
グストロームのポリシリコン層１９を形成する。
のｐ型シリコン基板１１上に、ゲート絶縁層２３となる
シリコン酸化層を形成する。このシリコン酸化層上に、
例えば、ＣＶＤ法により、厚さ２０００〜３０００オン
グストロームのポリシリコン層１９を形成する。
【００５４】ポリシリコン層１９を、例えば、フォトリ
ソグラフィとエッチングにより、パターンニングする。
このパターンニングされたポリシリコン層１９は、ゲー
ト電極の一部を構成する。
ソグラフィとエッチングにより、パターンニングする。
このパターンニングされたポリシリコン層１９は、ゲー
ト電極の一部を構成する。
【００５５】ポリシリコン層１９およびフィールド酸化
層２７ａ、２７ｂをマスクとして、ｐ型シリコン基板１
１に、ｎ型不純物（例えば、Ａｓ、Ｐ）をイオン注入す
ることにより、ｎ+型ソース領域１５ａおよびｎ+型ドレ
イン領域１５ｂを形成する。
層２７ａ、２７ｂをマスクとして、ｐ型シリコン基板１
１に、ｎ型不純物（例えば、Ａｓ、Ｐ）をイオン注入す
ることにより、ｎ+型ソース領域１５ａおよびｎ+型ドレ
イン領域１５ｂを形成する。
【００５６】ｐ型シリコン基板１１全面に、例えば、Ｃ
ＶＤ法を用いて、シリコン窒化層を形成する。このシリ
コン窒化層を全面エッチングすることにより、ポリシリ
コン層１９の側面に、サイドウォール絶縁層２５ａ、２
５ｂを形成する。
ＶＤ法を用いて、シリコン窒化層を形成する。このシリ
コン窒化層を全面エッチングすることにより、ポリシリ
コン層１９の側面に、サイドウォール絶縁層２５ａ、２
５ｂを形成する。
【００５７】図１（Ｂ）に示すように、例えば、ＣＶＤ
法により、厚さ２０００〜３０００オングストロームの
アモルファスシリコン層１７を、ｐ型シリコン基板１１
全面に形成する。アモルファスシリコン層１７のかわり
に、ポリシリコン層を形成してもよい。なお、アモルフ
ァスシリコン層１７は、この後の熱処理工程により、ポ
リシリコン層に変化する。以下、アモルファスシリコン
層１７を、ポリシリコン層（アモルファスシリコン層）
１７と表す。
法により、厚さ２０００〜３０００オングストロームの
アモルファスシリコン層１７を、ｐ型シリコン基板１１
全面に形成する。アモルファスシリコン層１７のかわり
に、ポリシリコン層を形成してもよい。なお、アモルフ
ァスシリコン層１７は、この後の熱処理工程により、ポ
リシリコン層に変化する。以下、アモルファスシリコン
層１７を、ポリシリコン層（アモルファスシリコン層）
１７と表す。
【００５８】図１（Ｃ）に示すように、ＣＭＰにより、
ポリシリコン層（アモルファスシリコン層）１７、ポリ
シリコン層１９、サイドウォール絶縁層２５ａ、２５ｂ
およびフィールド酸化層２７ａ、２７ｂを研磨する。こ
れにより、ポリシリコン層（アモルファスシリコン層）
１７は、ｎ+型ソース領域１５ａ上のポリシリコン層
（アモルファスシリコン層）１７ａと、ｎ+型ドレイン
領域１５ｂ上のポリシリコン層（アモルファスシリコン
層）１７ｂと、になる。ポリシリコン層（アモルファス
シリコン層）１７ａは、サイドウォール絶縁層２５ａに
より、ポリシリコン層１９と分離される。また、ポリシ
リコン層（アモルファスシリコン層）１７ｂは、サイド
ウォール絶縁層２５ｂにより、ポリシリコン層１９と分
離される。
ポリシリコン層（アモルファスシリコン層）１７、ポリ
シリコン層１９、サイドウォール絶縁層２５ａ、２５ｂ
およびフィールド酸化層２７ａ、２７ｂを研磨する。こ
れにより、ポリシリコン層（アモルファスシリコン層）
１７は、ｎ+型ソース領域１５ａ上のポリシリコン層
（アモルファスシリコン層）１７ａと、ｎ+型ドレイン
領域１５ｂ上のポリシリコン層（アモルファスシリコン
層）１７ｂと、になる。ポリシリコン層（アモルファス
シリコン層）１７ａは、サイドウォール絶縁層２５ａに
より、ポリシリコン層１９と分離される。また、ポリシ
リコン層（アモルファスシリコン層）１７ｂは、サイド
ウォール絶縁層２５ｂにより、ポリシリコン層１９と分
離される。
【００５９】研磨量は、図２（Ｃ）に示す幅ｗにするこ
とができ、かつ図２（Ｃ）に示す距離ｄ2にすることが
できる値である。すなわち、研磨量が少なすぎると、サ
イドウォール絶縁層２５ａの頂部２６ａの幅が、シリサ
イド層２１ａとシリサイド層２１ｃとの接触を避けるこ
とができる値とならない。また、サイドウォール絶縁層
２５ｂの頂部２６ｂの幅が、シリサイド層２１ｂとシリ
サイド層２１ｃとの接触を避けることができる値となら
ない。
とができ、かつ図２（Ｃ）に示す距離ｄ2にすることが
できる値である。すなわち、研磨量が少なすぎると、サ
イドウォール絶縁層２５ａの頂部２６ａの幅が、シリサ
イド層２１ａとシリサイド層２１ｃとの接触を避けるこ
とができる値とならない。また、サイドウォール絶縁層
２５ｂの頂部２６ｂの幅が、シリサイド層２１ｂとシリ
サイド層２１ｃとの接触を避けることができる値となら
ない。
【００６０】一方、研磨量が多すぎると、ポリシリコン
層（アモルファスシリコン層）１７ａ、１７ｂの厚みが
小さくなる。この状態で、シリサイド層２１ａ、２１ｂ
の厚みを大きくすると、シリサイド層２１ａ（２１ｂ）
の底部とｎ+型ソース領域１５ａ（ｎ+型ドレイン領域１
５ｂ）の底部との距離が短くなり、ｐｎジャンクション
３１ａ、３１ｂでのリーク電流が増大する。
層（アモルファスシリコン層）１７ａ、１７ｂの厚みが
小さくなる。この状態で、シリサイド層２１ａ、２１ｂ
の厚みを大きくすると、シリサイド層２１ａ（２１ｂ）
の底部とｎ+型ソース領域１５ａ（ｎ+型ドレイン領域１
５ｂ）の底部との距離が短くなり、ｐｎジャンクション
３１ａ、３１ｂでのリーク電流が増大する。
【００６１】ＣＭＰによる研磨後、ＣＭＰで使った研磨
剤などを、犠牲酸化により除去する。
剤などを、犠牲酸化により除去する。
【００６２】次に、図２（Ａ）に示すように、ｐ型不純
物（例えば、Ｂ）またはｎ型不純物（例えば、Ａｓ、
Ｐ）を、イオン注入により、ｐ型シリコン基板１１の全
面に注入する。これにより、ポリシリコン層（アモルフ
ァスシリコン層）１７ａ、１７ｂおよびポリシリコン層
１９を低抵抗化する。なお、このイオン注入の条件は、
ポリシリコン層１９の底部にまで、不純物が拡散するよ
うな条件である。これにより、ゲート電極１３の空乏化
を防ぐことができる。
物（例えば、Ｂ）またはｎ型不純物（例えば、Ａｓ、
Ｐ）を、イオン注入により、ｐ型シリコン基板１１の全
面に注入する。これにより、ポリシリコン層（アモルフ
ァスシリコン層）１７ａ、１７ｂおよびポリシリコン層
１９を低抵抗化する。なお、このイオン注入の条件は、
ポリシリコン層１９の底部にまで、不純物が拡散するよ
うな条件である。これにより、ゲート電極１３の空乏化
を防ぐことができる。
【００６３】図２（Ｂ）に示すように、例えば、スパッ
タリングにより、ｐ型シリコン基板１１の全面に、厚さ
２００〜４００オングストロームのＴｉ層３３を形成す
る。Ｔｉ層３３のかわりに、厚さ１００〜２００オング
ストロームのＣｏ層でもよい。また、シリサイド層形成
可能な他の高融点金属層でもよい。
タリングにより、ｐ型シリコン基板１１の全面に、厚さ
２００〜４００オングストロームのＴｉ層３３を形成す
る。Ｔｉ層３３のかわりに、厚さ１００〜２００オング
ストロームのＣｏ層でもよい。また、シリサイド層形成
可能な他の高融点金属層でもよい。
【００６４】そして、Ｔｉ層３３上に、例えば、スパッ
タリングにより、厚さ１００〜５００オングストローム
のＴｉＮ層３５を形成する。ＴｉＮ層３５を形成する理
由は、以下のとおりである。シリサイド反応時に酸素が
存在すると、反応開始温度が上昇する問題や、より低温
でシリサイドが凝集して配線抵抗が高くなる問題が生じ
る。これらの問題が発生するのを防ぐため、ＴｉＮ層３
５でＴｉ層３３をキャップしているのである。
タリングにより、厚さ１００〜５００オングストローム
のＴｉＮ層３５を形成する。ＴｉＮ層３５を形成する理
由は、以下のとおりである。シリサイド反応時に酸素が
存在すると、反応開始温度が上昇する問題や、より低温
でシリサイドが凝集して配線抵抗が高くなる問題が生じ
る。これらの問題が発生するのを防ぐため、ＴｉＮ層３
５でＴｉ層３３をキャップしているのである。
【００６５】図２（Ｃ）に示すように、例えば、ランプ
アニールにより、Ｔｉ層３３を熱処理する。これによ
り、チタンシリサイド層であるシリサイド層２１ａ、２
１ｂ、２１ｃを形成する。そして、例えば、ウエットエ
ッチングにより、未反応のＴｉ層３３を除去する。頂部
２６ａ（頂部２６ｂ）は幅ｗを有するので、シリサイド
層２１ａとシリサイド層２１ｃとを分離でき、また、シ
リサイド層２１ｂとシリサイド層２１ｃとを分離でき
る。
アニールにより、Ｔｉ層３３を熱処理する。これによ
り、チタンシリサイド層であるシリサイド層２１ａ、２
１ｂ、２１ｃを形成する。そして、例えば、ウエットエ
ッチングにより、未反応のＴｉ層３３を除去する。頂部
２６ａ（頂部２６ｂ）は幅ｗを有するので、シリサイド
層２１ａとシリサイド層２１ｃとを分離でき、また、シ
リサイド層２１ｂとシリサイド層２１ｃとを分離でき
る。
【００６６】以上により、ＭＯＳ電界効果トランジスタ
１が完成する。上記製造方法によれば、図１（Ｂ）に示
すように、ＣＶＤ法によりアモルファスシリコン層１７
を形成しているので、エピタキシャル成長法より単結晶
シリコン層を形成する場合に比べて、容易にシリコン含
有層をｎ+型ソース領域１５ａ（ｎ+型ドレイン領域１５
ｂ）上に形成することができる。次に説明する第２実施
形態も、これと同様の効果を有する。
１が完成する。上記製造方法によれば、図１（Ｂ）に示
すように、ＣＶＤ法によりアモルファスシリコン層１７
を形成しているので、エピタキシャル成長法より単結晶
シリコン層を形成する場合に比べて、容易にシリコン含
有層をｎ+型ソース領域１５ａ（ｎ+型ドレイン領域１５
ｂ）上に形成することができる。次に説明する第２実施
形態も、これと同様の効果を有する。
【００６７】［第２実施形態］ （デバイスの構造）図４（Ｃ）は、本発明の第２実施形
態にかかるＭＯＳ電界効果トランジスタ３の断面図であ
る。ＭＯＳ電界効果トランジスタ３は、半導体装置の一
例である。第２実施形態にかかるＭＯＳ電界効果トラン
ジスタ３において、図２（Ｃ）に示す第１実施形態にか
かるＭＯＳ電界効果トランジスタ１と同等の機能を有す
る部分には、同一符号を付してある。ＭＯＳ電界効果ト
ランジスタ３がＭＯＳ電界効果トランジスタ１と相違す
る部分を説明し、同じ部分については説明を省略する。
態にかかるＭＯＳ電界効果トランジスタ３の断面図であ
る。ＭＯＳ電界効果トランジスタ３は、半導体装置の一
例である。第２実施形態にかかるＭＯＳ電界効果トラン
ジスタ３において、図２（Ｃ）に示す第１実施形態にか
かるＭＯＳ電界効果トランジスタ１と同等の機能を有す
る部分には、同一符号を付してある。ＭＯＳ電界効果ト
ランジスタ３がＭＯＳ電界効果トランジスタ１と相違す
る部分を説明し、同じ部分については説明を省略する。
【００６８】ＭＯＳ電界効果トランジスタ３は、ＭＯＳ
電界効果トランジスタ１と同様に、サイドウォール絶縁
層を備えている。ＭＯＳ電界効果トランジスタ３のサイ
ドウォール絶縁層３７ａ、３７ｂのそれぞれの頂部３９
ａ、３９ｂは尖っている。これは、サイドウォール絶縁
層３７ａ、３７ｂをＣＭＰで研磨していないからであ
る。詳しくは、次のデバイスの製造方法で説明する。
電界効果トランジスタ１と同様に、サイドウォール絶縁
層を備えている。ＭＯＳ電界効果トランジスタ３のサイ
ドウォール絶縁層３７ａ、３７ｂのそれぞれの頂部３９
ａ、３９ｂは尖っている。これは、サイドウォール絶縁
層３７ａ、３７ｂをＣＭＰで研磨していないからであ
る。詳しくは、次のデバイスの製造方法で説明する。
【００６９】（デバイスの製造方法）図４（Ｃ）に示す
ＭＯＳ電界効果トランジスタ３の製造方法を、図３およ
び図４を用いて説明する。図３および図４は、ＭＯＳ電
界効果トランジスタ３の製造方法を説明するための工程
図である。
ＭＯＳ電界効果トランジスタ３の製造方法を、図３およ
び図４を用いて説明する。図３および図４は、ＭＯＳ電
界効果トランジスタ３の製造方法を説明するための工程
図である。
【００７０】図３（Ａ）に示すように、ｐ型シリコン基
板１１に、フィールド酸化層２７ａ、２７ｂを形成す
る。形成方法は第１実施形態と同様の方法を用いること
ができる。フィールド酸化層２７ａ、２７ｂにより、素
子形成領域２９が規定される。
板１１に、フィールド酸化層２７ａ、２７ｂを形成す
る。形成方法は第１実施形態と同様の方法を用いること
ができる。フィールド酸化層２７ａ、２７ｂにより、素
子形成領域２９が規定される。
【００７１】例えば、素子形成領域２９のｐ型シリコン
基板１１上に、ゲート絶縁層２３となるシリコン酸化層
を形成する。このシリコン酸化層上に、ポリシリコン層
１９を形成する。これらの形成方法は第１実施形態と同
様の方法を用いることができる。
基板１１上に、ゲート絶縁層２３となるシリコン酸化層
を形成する。このシリコン酸化層上に、ポリシリコン層
１９を形成する。これらの形成方法は第１実施形態と同
様の方法を用いることができる。
【００７２】ポリシリコン層１９上に、例えば、反応性
スパッタ法により、ＴｉＮ層４１を形成する。ＴｉＮ層
４１は上部層の一例である。ＴｉＮ層４１の厚みは、例
えば、３００〜１０００オングストロームである。
スパッタ法により、ＴｉＮ層４１を形成する。ＴｉＮ層
４１は上部層の一例である。ＴｉＮ層４１の厚みは、例
えば、３００〜１０００オングストロームである。
【００７３】次に、ＴｉＮ層４１およびポリシリコン層
１９を、例えば、フォトリソグラフィとエッチングによ
り、パターンニングする。このパターンニングされたポ
リシリコン層１９は、ゲート電極の一部を構成する。
１９を、例えば、フォトリソグラフィとエッチングによ
り、パターンニングする。このパターンニングされたポ
リシリコン層１９は、ゲート電極の一部を構成する。
【００７４】ＴｉＮ層４１およびフィールド酸化層２７
ａ、２７ｂをマスクとして、ｐ型シリコン基板１１に、
ｎ型不純物（例えば、Ａｓ、Ｐ）をイオン注入すること
により、ｎ+型ソース領域１５ａおよびｎ+型ドレイン領
域１５ｂを形成する。
ａ、２７ｂをマスクとして、ｐ型シリコン基板１１に、
ｎ型不純物（例えば、Ａｓ、Ｐ）をイオン注入すること
により、ｎ+型ソース領域１５ａおよびｎ+型ドレイン領
域１５ｂを形成する。
【００７５】図３（Ｂ）に示すように、ｐ型シリコン基
板１１全面に、例えば、ＣＶＤ法を用いて、シリコン窒
化層を形成する。このシリコン窒化層を全面エッチング
することにより、ポリシリコン層１９およびＴｉＮ層４
１の側面に、サイドウォール絶縁層３７ａ、３７ｂを形
成する。
板１１全面に、例えば、ＣＶＤ法を用いて、シリコン窒
化層を形成する。このシリコン窒化層を全面エッチング
することにより、ポリシリコン層１９およびＴｉＮ層４
１の側面に、サイドウォール絶縁層３７ａ、３７ｂを形
成する。
【００７６】次に、例えば、ＣＶＤ法により、厚さ２０
００〜３０００オングストロームのアモルファスシリコ
ン層１７を、ｐ型シリコン基板１１全面に形成する。ア
モルファスシリコン層１７のかわりに、ポリシリコン層
を形成してもよい。なお、アモルファスシリコン層１７
は、この後の熱処理工程により、ポリシリコン層に変化
する。以下、アモルファスシリコン層１７を、ポリシリ
コン層（アモルファスシリコン層）１７と表す。
００〜３０００オングストロームのアモルファスシリコ
ン層１７を、ｐ型シリコン基板１１全面に形成する。ア
モルファスシリコン層１７のかわりに、ポリシリコン層
を形成してもよい。なお、アモルファスシリコン層１７
は、この後の熱処理工程により、ポリシリコン層に変化
する。以下、アモルファスシリコン層１７を、ポリシリ
コン層（アモルファスシリコン層）１７と表す。
【００７７】図３（Ｃ）に示すように、ＣＭＰにより、
ポリシリコン層（アモルファスシリコン層）１７および
フィールド酸化層２７ａ、２７ｂを研磨し、ＴｉＮ層４
１を露出させる。これにより、ポリシリコン層（アモル
ファスシリコン層）１７は、ｎ+型ソース領域１５ａ上
のポリシリコン層（アモルファスシリコン層）１７ａ
と、ｎ+型ドレイン領域１５ｂ上のポリシリコン層（ア
モルファスシリコン層）１７ｂと、になる。なお、サイ
ドウォール絶縁層３７ａ、３７ｂは、ＣＭＰで研磨して
いないので、頂部３９ａ、３９ｂは尖っている。
ポリシリコン層（アモルファスシリコン層）１７および
フィールド酸化層２７ａ、２７ｂを研磨し、ＴｉＮ層４
１を露出させる。これにより、ポリシリコン層（アモル
ファスシリコン層）１７は、ｎ+型ソース領域１５ａ上
のポリシリコン層（アモルファスシリコン層）１７ａ
と、ｎ+型ドレイン領域１５ｂ上のポリシリコン層（ア
モルファスシリコン層）１７ｂと、になる。なお、サイ
ドウォール絶縁層３７ａ、３７ｂは、ＣＭＰで研磨して
いないので、頂部３９ａ、３９ｂは尖っている。
【００７８】図３（Ｄ）に示すように、例えば、アンモ
ニア水と過酸化水素水の混合溶液により、ＴｉＮ層４１
を除去し、ポリシリコン層１９を露出させる。これによ
り、ポリシリコン層（アモルファスシリコン層）１７
ａ、１７ｂとポリシリコン層１９との間には、ＴｉＮ層
４１の厚み分だけの距離ｄ3（３００〜１０００オング
ストローム）生じる。これにより、ポリシリコン層１９
とポリシリコン層（アモルファスシリコン層）１７ａと
を、シリサイド層２１ｃとシリサイド層２１ａとが接触
しないような位置関係、およびポリシリコン層１９とポ
リシリコン層（アモルファスシリコン層）１７ｂとを、
シリサイド層２１ｃとシリサイド層２１ｂとが接触しな
いような位置関係にすることができる。
ニア水と過酸化水素水の混合溶液により、ＴｉＮ層４１
を除去し、ポリシリコン層１９を露出させる。これによ
り、ポリシリコン層（アモルファスシリコン層）１７
ａ、１７ｂとポリシリコン層１９との間には、ＴｉＮ層
４１の厚み分だけの距離ｄ3（３００〜１０００オング
ストローム）生じる。これにより、ポリシリコン層１９
とポリシリコン層（アモルファスシリコン層）１７ａと
を、シリサイド層２１ｃとシリサイド層２１ａとが接触
しないような位置関係、およびポリシリコン層１９とポ
リシリコン層（アモルファスシリコン層）１７ｂとを、
シリサイド層２１ｃとシリサイド層２１ｂとが接触しな
いような位置関係にすることができる。
【００７９】次に、図４（Ａ）に示すように、ｐ型不純
物またはｎ型不純物を、イオン注入により、ｐ型シリコ
ン基板１１の全面に注入する。この工程は、第１実施形
態の図２（Ａ）工程と同じなので、詳細な説明は省略す
る。
物またはｎ型不純物を、イオン注入により、ｐ型シリコ
ン基板１１の全面に注入する。この工程は、第１実施形
態の図２（Ａ）工程と同じなので、詳細な説明は省略す
る。
【００８０】図４（Ｂ）に示すように、例えば、スパッ
タリングにより、ｐ型シリコン基板１１の全面に、Ｔｉ
層３３を形成する。そして、Ｔｉ層３３上に、ＴｉＮ層
３５を形成する。図４（Ｂ）工程は、第１実施形態の図
２（Ｂ）工程と同じなので、詳細な説明は省略する。
タリングにより、ｐ型シリコン基板１１の全面に、Ｔｉ
層３３を形成する。そして、Ｔｉ層３３上に、ＴｉＮ層
３５を形成する。図４（Ｂ）工程は、第１実施形態の図
２（Ｂ）工程と同じなので、詳細な説明は省略する。
【００８１】図４（Ｃ）に示すように、Ｔｉ層３３を熱
処理する。これにより、チタンシリサイド層であるシリ
サイド層２１ａ、２１ｂ、２１ｃを形成する。そして、
未反応のＴｉ層３３を除去する。ポリシリコン層（アモ
ルファスシリコン層）１７ａ、１７ｂとポリシリコン層
１９との間には距離ｄ3があるので、シリサイド層２１
ａとシリサイド層２１ｃとを分離でき、また、シリサイ
ド層２１ｂとシリサイド層２１ｃとを分離できる。図４
（Ｃ）工程は、第１実施形態の図２（Ｃ）工程と同じな
ので、詳細な説明は省略する。
処理する。これにより、チタンシリサイド層であるシリ
サイド層２１ａ、２１ｂ、２１ｃを形成する。そして、
未反応のＴｉ層３３を除去する。ポリシリコン層（アモ
ルファスシリコン層）１７ａ、１７ｂとポリシリコン層
１９との間には距離ｄ3があるので、シリサイド層２１
ａとシリサイド層２１ｃとを分離でき、また、シリサイ
ド層２１ｂとシリサイド層２１ｃとを分離できる。図４
（Ｃ）工程は、第１実施形態の図２（Ｃ）工程と同じな
ので、詳細な説明は省略する。
【００８２】以上により、ＭＯＳ電界効果トランジスタ
３が完成する。上記製造方法によれば、ＣＭＰの研磨条
件を、シリコンは研磨するが、ＴｉＮは研磨しない条件
にすることにより、ＴｉＮ層４１を研磨ストッパとして
機能させることができる。これにより、図３（Ｂ）に示
すｎ+型ソース領域１５ａおよびｎ+型ドレイン領域１５
ｂ上に形成されたポリシリコン層（アモルファスシリコ
ン層）１７が過剰に研磨されるのを防止することができ
る。
３が完成する。上記製造方法によれば、ＣＭＰの研磨条
件を、シリコンは研磨するが、ＴｉＮは研磨しない条件
にすることにより、ＴｉＮ層４１を研磨ストッパとして
機能させることができる。これにより、図３（Ｂ）に示
すｎ+型ソース領域１５ａおよびｎ+型ドレイン領域１５
ｂ上に形成されたポリシリコン層（アモルファスシリコ
ン層）１７が過剰に研磨されるのを防止することができ
る。
【００８３】なお、ＭＯＳ電界効果トランジスタ１、３
は、ｎ型であるが、ｐ型のＭＯＳ電界効果トランジスタ
にも本発明を適用することができる。
は、ｎ型であるが、ｐ型のＭＯＳ電界効果トランジスタ
にも本発明を適用することができる。
【図１】第１実施形態にかかるＭＯＳ電界効果トランジ
スタ１の製造方法を説明するための工程図である。
スタ１の製造方法を説明するための工程図である。
【図２】第１実施形態にかかるＭＯＳ電界効果トランジ
スタ１の製造方法を説明するための工程図である。
スタ１の製造方法を説明するための工程図である。
【図３】第２実施形態にかかるＭＯＳ電界効果トランジ
スタ３の製造方法を説明するための工程図である。
スタ３の製造方法を説明するための工程図である。
【図４】第２実施形態にかかるＭＯＳ電界効果トランジ
スタ３の製造方法を説明するための工程図である。
スタ３の製造方法を説明するための工程図である。
１、３ ＭＯＳ電界効果トランジスタ １１ ｐ型シリコン基板 １３ ゲート電極 １５ａ ｎ+型ソース領域 １５ｂ ｎ+型ドレイン領域 １７、１７ａ、１７ｂ ポリシリコン層（アモルファス
シリコン層） １９ ポリシリコン層 ２１ａ、２１ｂ、２１ｃ シリサイド層 ２５ａ、２５ｂ サイドウォール絶縁層 ３１ａ、３１ｂ ｐｎジャンクション ３３ Ｔｉ層 ３７ａ、３７ｂ サイドウォール絶縁層 ３９ａ、３９ｂ 頂部 ４１ ＴｉＮ層
シリコン層） １９ ポリシリコン層 ２１ａ、２１ｂ、２１ｃ シリサイド層 ２５ａ、２５ｂ サイドウォール絶縁層 ３１ａ、３１ｂ ｐｎジャンクション ３３ Ｔｉ層 ３７ａ、３７ｂ サイドウォール絶縁層 ３９ａ、３９ｂ 頂部 ４１ ＴｉＮ層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD02 DD26 DD37 DD43 DD79 DD80 DD84 EE09 EE17 FF13 FF14 GG09 HH16 5F040 DA01 DA10 DA18 DA20 DA22 DC01 EC01 EC07 EC13 ED04 EF01 EF10 EH02 EK01 FA05 FA07 FC00 FC19 FC21
Claims (9)
- 【請求項１】 ゲート電極の構成要素となる導電層を形
成する工程と、 ソース／ドレイン領域を形成する工程と、 前記ソース／ドレイン領域および前記導電層を覆うよう
に、アモルファスシリコン層およびポリシリコン層のう
ち、少なくともを一つを含むシリコン含有層を形成する
工程と、 前記シリコン含有層を部分的に除去することにより、前
記ソース／ドレイン領域上に前記シリコン含有層を残す
工程と、 前記ソース／ドレイン領域上の前記シリコン含有層にシ
リサイド層を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記ソース／ドレイン領域上に前記シリコン含有層を残
す工程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishin
g）により、前記シリコン含有層を研磨する工程を含
む、半導体装置の製造方法。 - 【請求項３】 ゲート電極の構成要素となる第１のシリ
コン含有層を形成する工程と、 ソース／ドレイン領域を形成する工程と、 前記第１のシリコン含有層の側面に、サイドウォール絶
縁層を形成する工程と、 前記ソース／ドレイン領域および前記第１のシリコン含
有層を覆うように、アモルファスシリコン層およびポリ
シリコン層のうち、少なくともを一つを含む第２のシリ
コン含有層を形成する工程と、 前記第２のシリコン含有層を部分的に除去することによ
り、前記ソース／ドレイン領域上に前記第２のシリコン
含有層を残す工程と、 前記第１のシリコン含有層に第１のシリサイド層、前記
ソース／ドレイン領域上の前記第２のシリコン含有層に
第２のシリサイド層を、それぞれ、形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項４】 請求項３において、 前記ソース／ドレイン領域上に前記第２のシリコン含有
層を残す工程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐol
ishing）により、前記第１のシリコン含有層、前記第２
のシリコン含有層および前記サイドウォール絶縁層を研
磨する工程を含む、半導体装置の製造方法。 - 【請求項５】 ゲート電極の構成要素となる第１のシリ
コン含有層を形成する工程と、 前記第１のシリコン含有層上に上部層を形成する工程
と、 ソース／ドレイン領域を形成する工程と、 前記第１のシリコン含有層および前記上部層を含む構造
の側面に、サイドウォール絶縁層を形成する工程と、 前記ソース／ドレイン領域および前記上部層を覆うよう
に、アモルファスシリコン層およびポリシリコン層のう
ち、少なくともを一つを含む第２のシリコン含有層を形
成する工程と、 前記第２のシリコン含有層を部分的に除去することによ
り、前記ソース／ドレイン領域上に前記第２のシリコン
含有層を残し、かつ前記上部層を露出させる工程と、 前記上部層を除去する工程と、 前記第１のシリコン含有層に第１のシリサイド層、前記
ソース／ドレイン領域上の前記第２のシリコン含有層に
第２のシリサイド層を、それぞれ、形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項６】 請求項５において、 前記ソース／ドレイン領域上に前記第２のシリコン含有
層を残し、かつ前記上部層を露出させる工程は、ＣＭＰ
（Ｃhemical Ｍechanical Ｐolishing）により、前記第
２のシリコン含有層を研磨する工程を含む、半導体装置
の製造方法。 - 【請求項７】 シリサイド層を備えた半導体装置であっ
て、 シリコン含有層およびソース／ドレイン領域を備え、 前記シリコン含有層は、前記ソース／ドレイン領域上に
位置し、 前記シリコン含有層は、アモルファスシリコン層および
ポリシリコン層のうち、少なくともを一つを含み、 前記シリサイド層は、前記シリコン含有層上に位置して
いる、半導体装置。 - 【請求項８】 半導体装置であって、 ソース／ドレイン領域、第１のシリコン含有層、第２の
シリコン含有層、第１のシリサイド層、第２のシリサイ
ド層およびサイドウォール絶縁層を備え、 前記第１のシリコン含有層と前記第１のシリサイド層と
で、ゲート電極が構成され、 前記第２のシリコン含有層は、前記ソース／ドレイン領
域上に位置し、 前記第２のシリコン含有層は、アモルファスシリコン層
およびポリシリコン層のうち、少なくともを一つを含
み、 前記第２のシリサイド層は、前記第２のシリコン含有層
上に位置し、 前記サイドウォール絶縁層は、前記第１のシリコン含有
層と前記第２のシリコン含有層との間に位置し、 前記サイドウォール絶縁層の頂部は研磨された面を含
む、半導体装置。 - 【請求項９】 半導体装置であって、 ソース／ドレイン領域、第１のシリコン含有層、第２の
シリコン含有層、第１のシリサイド層、第２のシリサイ
ド層およびサイドウォール絶縁層を備え、 前記第１のシリコン含有層と前記第１のシリサイド層と
で、ゲート電極が構成され、 前記第２のシリコン含有層は、前記ソース／ドレイン領
域上に位置し、 前記第２のシリコン含有層は、アモルファスシリコン層
およびポリシリコン層のうち、少なくともを一つを含
み、 前記第２のシリサイド層は、前記第２のシリコン含有層
上に位置し、 前記サイドウォール絶縁層は、前記第１のシリコン含有
層と前記第２のシリコン含有層との間に位置し、 前記サイドウォール絶縁層の頂部は尖っている、半導体
装置。
Priority Applications (2)
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