JP3894271B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、シリサイド層を備えた半導体装置およびその製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
ＭＯＳ（Ｍetal Ｏxide Ｓemiconductor）電界効果トランジスタにおいて、ゲート電極およびソース（ドレイン）領域にシリサイド層が形成されることがある。シリサイド層により、これらの抵抗を下げ、ＭＯＳ電界効果トランジスタを高速化するためである。
【０００３】
しかし、配線の幅を細くした場合、細線効果と呼ばれる問題が生ずることが判明してきている。特に、チタンシリサイド層を利用する技術では、以下のような問題を生ずる。すなわち、高集積化を図るためにゲート電極およびソース（ドレイン）領域の幅を細くしていくと、チタンシリサイド層における抵抗のばらつきが大きくなること、および、抵抗の平均値が大きくなること、という二つの問題が発生する。
【０００４】
細線効果を生ずる原因は、次のように考えられる。チタンシリサイドには、高抵抗（１００Ω・ｃｍ程度）の結晶構造（これは、「Ｃ４９構造」と呼ばれる）と、低抵抗（１５Ω・ｃｍ程度）の結晶構造（これは、「Ｃ５４構造」と呼ばれる）の二つがある。そして、通常、高抵抗の結晶構造（Ｃ４９構造）は、４００〜６００℃程度の温度で形成されるのに対して、低抵抗の結晶構造（Ｃ５４構造）は、７００〜８００℃程度の、より高い温度で形成される。しかし、配線が細線化するにしたがって、高抵抗の結晶構造から低抵抗の結晶構造への相転移が阻害され、高抵抗結晶の比率が高くなってしまう。また、配線が細線化するにしたがって、低抵抗結晶と高抵抗結晶の比率のばらつきが大きくなってしまう。このため、ゲート電極などの配線幅がある値以下、例えば、およそ０．３５μｍ以下では、チタンシリサイド層における抵抗のばらつきが大きくなること、および、抵抗の平均値が大きくなること、という問題がより顕著となる。
【０００５】
本発明の目的は、細線効果の発生を抑制した半導体装置およびその製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、シリコン含有層を含むゲート電極と、ソース／ドレイン領域と、前記ゲート電極の上面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、
前記ゲート電極を形成する工程と、
前記ソース／ドレイン領域が形成されるソース／ドレイン形成領域および前記ゲート電極を覆うように、前記サイドウォールとなる絶縁層を形成する工程と、
前記ゲート電極の上面に位置する前記絶縁層を除去する工程と、
前記絶縁層をエッチングすることにより、その頂部が、前記ゲート電極の上面より低い位置にある前記サイドウォールを形成する工程と、
前記ゲート電極の上面に前記シリサイド層を形成する工程と、
を備えた、半導体装置の製造方法である。
【０００７】
本発明にかかる半導体装置の製造方法によれば、サイドウォールの頂部をゲート電極の上面より低い位置の状態で、ゲート電極の上面にシリサイド層を形成しているので、細線効果の発生を抑制することができる。この理由を、チタンシリサイドを例に説明する。
【０００８】
チタンシリサイド層は、チタン層を、ゲート電極の上面およびソース（ドレイン）領域を覆うように形成し、そして、チタン層を熱処理することにより形成される。このチタンシリサイド層形成工程において、高抵抗の結晶構造（Ｃ４９構造）から低抵抗の結晶構造（Ｃ５４構造）への相転移の際、結晶の体積減少が起きるので、チタンシリサイド層は収縮する。このとき、ゲート電極の上面のチタンシリサイド層がサイドウォールとつながっていると、サイドウォールによりチタンシリサイド層の収縮が妨げられるので、チタンシリサイド層に引張応力が作用する。これにより、相転移が起きにくい状態となるので、細線効果が発生する。
【０００９】
細線効果が問題になるほどの引張応力がチタンシリサイド層に作用するのを防止するためには、サイドウォールの頂部をゲート電極の上面より低い位置にするればよい。このようにすると、ゲート電極の上面のチタンシリサイド層がサイドウォールとつながるのを防ぐことができるからである。以上の理由により、本発明にかかる半導体装置の製造方法によれば、細線効果の発生を抑制することができる。なお、チタン以外の高融点金属を用いたシリサイド層でも、シリサイド層に引張応力または圧縮応力が作用すると、シリサイド層に細線効果が生じる場合であれば、本発明にかかる半導体装置の製造方法を用いることにより、細線効果の発生を抑制することができる。
【００１０】
また、本発明にかかる半導体装置の製造方法によれば、サイドウォール形成工程において、ソース／ドレイン領域の過剰なエッチングをすることなく、その頂部がゲート電極の上面より低い位置にあるサイドウォールを形成することができる。この理由を説明する。本発明にかかる半導体装置の製造方法によれば、サイドウォールを形成する前に、ゲート電極の上面に位置する絶縁層を除去している。ゲート電極の上面に位置する絶縁層を除去するとは、ゲート電極の上面の絶縁層を完全除去する、または、ゲート電極の上面の絶縁層の厚みをソース／ドレイン領域上の絶縁層の厚みより小さくする、という意味である。よって、サイドウォールを形成する際に、ソース／ドレイン領域が露出した位置で、絶縁層のエッチングをストップしても、サイドウォールの頂部をゲート電極の上面より低い位置にすることができる。
【００１１】
ソース／ドレイン領域が過剰にエッチングされるのがなぜ問題になるかを説明する。ソース／ドレイン領域が過剰にエッチングされると、ソース／ドレイン領域と基板（又はウェル）とで形成されたｐｎ接合が破壊し、そこからリーク電流が発生するのである。また、ｐｎ接合が破壊しなくても、シリサイド層の底部とｐｎ接合とが接近しすぎると、ｐｎ接合でリーク電流が発生するのである。
【００１２】
なお、本発明にかかる半導体装置の製造方法において、ソース／ドレイン領域とは、ソース領域およびドレイン領域のうち、少なくともいずれか一方の機能を果たす不純物領域である。以下にででくるソース／ドレイン領域もこの意味である。
【００１３】
本発明にかかる半導体装置の製造方法において、次の工程を加えることができる。すなわち、
前記絶縁層除去工程は、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）により、前記絶縁層を研磨する工程を含む。
【００１４】
ＣＭＰによれば、ソース／ドレイン領域上に絶縁層を残しつつ、ゲート電極上の絶縁層を除去することができる。このため、サイドウォール形成時に、ソース／ドレイン領域がダメージを受けるのを防ぐことができる。
【００１５】
本発明は、シリコン含有層を含むゲート電極と、ソース／ドレイン領域と、前記ゲート電極の上面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、
前記ゲート電極を形成する工程と、
前記ゲート電極の上面に、前記ゲート電極を保護するための保護層を形成する工程と、
前記ソース／ドレイン領域が形成されるソース／ドレイン形成領域および前記ゲート電極を覆うように、前記サイドウォールとなる絶縁層を形成する工程と、前記絶縁層をＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）により研磨し、前記保護層を露出させる工程と、
前記絶縁層をエッチングすることにより、その頂部が、前記ゲート電極の上面より低い位置にある前記サイドウォールを形成する工程と、
前記保護層を除去する工程と、
前記ゲート電極の上面に前記シリサイド層を形成する工程と、
を備えた、半導体装置の製造方法である。
【００１６】
本発明にかかる半導体装置の製造方法によれば、上記と同様の理由により、細線効果の発生を抑制することができる。
【００１７】
また、本発明にかかる半導体装置の製造方法によれば、サイドウォール形成工程において、ソース／ドレイン領域の過剰なエッチングをすることなく、その頂部がゲート電極の上面より低い位置にあるサイドウォールを形成することができる。この理由を説明する。本発明にかかる半導体装置の製造方法によれば、サイドウォールを形成する前に、保護層の上に位置する絶縁層を、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）により研磨することにより、保護層を露出させている。よって、サイドウォールを形成する際に、ソース／ドレイン領域が露出した位置で、絶縁層のエッチングをストップしても、サイドウォールの頂部をゲート電極の上面より低い位置にすることができるのである。
【００１８】
また、本発明にかかる半導体装置の製造方法によれば、絶縁層をＣＭＰで研磨している。ＣＭＰによる研磨により、研磨剤等がゲート電極に入り込むと、半導体装置の特性に悪影響を及ぼすことがある。本発明にかかる半導体装置の製造方法によれば、ゲート電極の上面に保護層があるので、ＣＭＰで使用された研磨剤等がゲート電極に入り込むのを防ぐことができる。
【００１９】
保護層として要求される条件は、（１）ＣＭＰ工程において、研磨剤等がゲート電極に入り込むのを防ぐことができ、かつ（２）ゲート電極の材料およびサイドウォールの材料に対して、エッチングの選択性や溶解の選択性がある、ことである。
【００２０】
（２）の条件が要求される理由は、以下のとおりである。サイドウォール形成後、ゲート電極の上面にはシリサイド層が形成される。このシリサイド層の形成前に、ゲート電極の上面から保護層を除去する必要がある。保護層が（２）の条件を満たしていないと、保護層の除去の際に、ゲート電極やサイドウォールも除去されるのである。
【００２１】
（１）および（２）の条件を満たす材料としては、例えば、チタンナイトライド、シリコン窒化層がある。
【００２２】
保護層として、酸素を含まない、もしくは酸素を透過しにくい性質のもの（上記例でいえば、チタンナイトライド）を用いた場合、次の効果がある。酸素は、チタンシリサイド反応の阻害要因となる。チタンナイトライドを保護層として用いた場合、ゲート電極のシリコン含有層に酸素の侵入を防ぐことができる。これにより、チタンシリサイド反応が阻害されず、細線効果を抑制できる。
【００２３】
なお、本発明にかかる半導体装置の製造方法において、ＣＭＰ工程以降で、前記サイドウォールを形成する工程と前記保護層を除去する工程の順番は、いずれが先でもよい。前記サイドウォールを形成する工程が先の場合、サイドウォールを形成の際にゲート電極の上面には保護層があるので、ゲート電極がエッチングによるダメージを受けるのを防ぐことができる。
【００２４】
本発明は、シリコン含有層を含むゲート電極と、ソース／ドレイン領域と、前記ゲート電極の上面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、
前記ゲート電極を形成する工程と、
前記ソース／ドレイン領域が形成されるソース／ドレイン形成領域および前記ゲート電極を覆うように、第１絶縁層を形成する工程と、
前記第１絶縁層上に、前記第１絶縁層に対してエッチングの選択性があり、かつ前記サイドウォールとなる第２絶縁層を形成する工程と、
前記第２絶縁層をエッチングすることにより、その頂部が、前記ゲート電極の上面より低い位置にある前記サイドウォールを形成する工程と、
前記ゲート電極の上面の前記第１絶縁層を除去する工程と、
前記ゲート電極の上面に前記シリサイド層を形成する工程と、
を備えた、半導体装置の製造方法である。
【００２５】
本発明にかかる半導体装置の製造方法によれば、上記と同様の理由により、細線効果の発生を抑制することができる。
【００２６】
また、本発明にかかる半導体装置の製造方法によれば、サイドウォールとなる第２絶縁層下に、第１絶縁層を形成している。第２絶縁層は、第１絶縁層に対してエッチングの選択性がある。このため、第２絶縁層をエッチングすることにより、サイドウォールを形成する際、ソース／ドレイン領域を過剰にエッチングすることなく、サイドウォールの頂部をゲート電極の上面より低い位置にすることができる。
【００２７】
すなわち、サイドウォール形成途中で、ソース／ドレイン領域には第２絶縁層がなくなるが、第１絶縁層がある。これがエッチングストッパとなり、ソース／ドレイン領域が過剰にエッチングされるのを防ぐのである。
【００２８】
本発明にかかる半導体装置の製造方法によれば、
前記第１絶縁層は、シリコン窒化層を含み、
前記第２絶縁層は、シリコン酸化層を含む、
にすることができる。
【００２９】
シリコン酸化層は、シリコン窒化層に対してエッチングの選択性がある。したがって、シリコン酸化層をエッチングすることにより、サイドウォールを形成する際、ソース／ドレイン領域では、シリコン窒化層がエッチングストッパとなる。これにより、ソース／ドレイン領域が過剰にエッチングされるのを防ぐことができる。
【００３０】
本発明は、
ゲート電極、ソース／ドレイン領域、第１シリサイド層、第２シリサイド層およびサイドウォールを備え、
前記ゲート電極の上面には、前記第１シリサイド層が位置し、
前記ソース／ドレイン領域上には、前記第２シリサイド層が位置し、
前記サイドウォールは、その頂部が、前記ゲート電極の上面より低い位置にあり、
前記サイドウォールの頂部は平面形状を含む、
半導体装置である。
【００３１】
本発明にかかる半導体装置によれば、前記サイドウォールの頂部は平面形状を含む。このため、いわゆるブリッジ効果の発生を抑制することができる。この理由を説明する。
【００３２】
サイドウォールは、ゲート電極の上面に位置する第１シリサイド層と、ソース／ドレイン上に位置する第２シリサイド層とが接触するのを防ぐ役割を有する。第１シリサイド層および第２シリサイド層が成長しすぎると、これらが、サイドウォール上でつながることがある。この結果、ゲート電極とソース／ドレインとが接続された状態になる。これをブリッジ効果という。
【００３３】
本発明にかかる半導体装置に備えられるサイドウォールの頂部は、平面形状を含むので、このサイドウォールと同じ高さで、かつ同じ幅であり、その頂部が尖ったサイドウォールに比べて、第１シリサイド層と前記第２シリサイド層との距離を大きくすることができる。このため、第１シリサイド層と前記第２シリサイド層とによるブリッジ効果の発生を抑制することができる。
【００３４】
本発明は、
ゲート電極、ソース／ドレイン領域、第１シリサイド層、第２シリサイド層、サイドウォールおよびシリコン窒化層を備え、
前記ゲート電極の上面には、前記第１シリサイド層が位置し、
前記ソース／ドレイン領域上には、前記第２シリサイド層が位置し、
前記サイドウォールは、その頂部が、前記ゲート電極の上面より低い位置にあり、
前記シリコン窒化層は、前記ゲート電極と前記サイドウォールとの間、および前記ソース／ドレイン領域と前記サイドウォールとの間に位置する、
半導体装置である。
【００３５】
本発明にかかる半導体装置によれば、上記位置にシリコン窒化層を形成している。このため、第１シリサイド層とサイドウォールとは、シリコン窒化層で分離され、第２シリサイド層とサイドウォールとは、シリコン窒化層で分離される。シリコン窒化層上では、シリサイドが成長しないので、シリサイド形成工程において、ブリッジ効果の発生を抑制することができる。
【００３６】
【発明の実施の形態】
［第１実施形態］
（デバイスの構造）
図２（Ｂ）は、本発明の第１実施形態にかかるＭＯＳ電界効果トランジスタ１の断面図である。ＭＯＳ電界効果トランジスタ１は、ｐ型シリコン基板１１、ゲート電極１３、ｎ⁺型ソース領域１５ａおよびｎ⁺型ドレイン領域１５ｂを備える。
【００３７】
ｐ型シリコン基板１１の表面には、素子分離絶縁層２７ａ、２７ｂが位置している。素子分離絶縁層２７ａと素子分離絶縁層２７ｂとで規定される素子形成領域２９に、ＭＯＳ電界効果トランジスタ１が形成される。
【００３８】
ゲート電極１３は、素子形成領域２９上に、ゲート絶縁層２３を介して位置している。ゲート電極１３は、ポリシリコン層からなる。ゲート絶縁層２３は、シリコン酸化層からなる。シリコン酸化層のかわりに、例えば、シリコン窒化層のような他の絶縁層を用いることもできる。
【００３９】
ゲート電極１３の上面１３ａおよび側面１３ｂには、チタンシリサイド層２１ｃが位置している。側面１３ｂに位置するチタンシリサイド層２１ｃの厚みが、例えば、６０ｎｍとすると、上面１３ａに位置するチタンシリサイド層２１ｃの厚みは、約１８０ｎｍとなる。このように、側面１３ｂに位置するチタンシリサイド層２１ｃの厚みは、上面１３ａに位置するチタンシリサイド層２１ｃの厚みの約１／３となる。これは、チタンシリサイド層が、ゲート電極の上面に位置する部分のほうが、ゲート電極の側面に位置する部分よりも、成長しやすいからである。
【００４０】
ｎ⁺型ソース領域１５ａは、素子分離絶縁層２７ａとゲート電極１３との間であって、かつｐ型シリコン基板１１内に位置している。ｎ⁺型ソース領域１５ａは、エクステンション領域１５ａ１を備えている。ｎ⁺型ソース領域１５ａ上には、チタンシリサイド層２１ａが位置している。
【００４１】
ｎ⁺型ドレイン領域１５ｂは、素子分離絶縁層２７ｂとゲート電極１３との間であって、かつｐ型シリコン基板１１内に位置している。ｎ⁺型ドレイン領域１５ｂは、エクステンション領域１５ｂ１を備えている。ｎ⁺型ドレイン領域１５ｂ上には、チタンシリサイド層２１ｂが位置している。
【００４２】
ゲート電極１３の一方の側面１３ｂには、サイドウォール２５ａが位置している。サイドウォール２５ａは、シリコン酸化層からなる。シリコン酸化層のかわりに、シリコン窒化層でもよい。サイドウォール２５ａの頂部２６ａは、平面形状をしている。頂部２６ａは、ゲート電極１３の上面１３ａより、低い位置にある。
【００４３】
ゲート電極１３の他方の側面１３ｂには、サイドウォール２５ｂが位置している。サイドウォール２５ｂは、シリコン酸化層からなる。シリコン酸化層のかわりに、シリコン窒化層でもよい。サイドウォール２５ｂの頂部２６ｂは、平面形状をしている。頂部２６ｂは、ゲート電極１３の上面１３ａより、低い位置にある。
【００４４】
ＭＯＳ電界効果トランジスタ１により生じる効果を説明する。ＭＯＳ電界効果トランジスタ１において、頂部２６ａは平面形状であるので、頂部２６ａは、所定の幅Ｗ（例えば、５００〜１０００オングストローム）を有する。したがって、サイドウォール２５ａ上におけるチタンシリサイド層２１ａとチタンシリサイド層２１ｃとの距離を、その分だけ大きくすることができる。したがって、チタンシリサイド層２１ａおよびチタンシリサイド層２１ｃが成長しすぎることにより、チタンシリサイド層２１ａとチタンシリサイド層２１ｃとがサイドウォール２５ａ上でつながる、いわゆるブリッジ効果の発生を抑制することができる。サイドウォール２５ｂにおいても、同様のことが言える。また、この効果は後で説明する第２実施形態でもいえることである。
【００４５】
（デバイスの製造方法）
図２（Ｂ）に示すＭＯＳ電界効果トランジスタ１の製造方法を、図１および図２を用いて説明する。図１および図２は、ＭＯＳ電界効果トランジスタ１の製造方法を説明するための工程図である。
【００４６】
図１（Ａ）に示すように、ｐ型シリコン基板１１に、素子分離絶縁層２７ａ、２７ｂを形成する。素子分離絶縁層２７ａ、２７ｂにより、素子形成領域２９が規定される。なお、素子分離絶縁層２７ａ、２７ｂの形成方法としては、例えば、ＬＯＣＯＳ（local oxidation of silicon）法、セミリセスＬＯＣＯＳ法、シャロートレンチ法がある。
【００４７】
例えば、熱酸化により、素子形成領域２９のｐ型シリコン基板１１上に、ゲート絶縁層２３となるシリコン酸化層を形成する。このシリコン酸化層上に、例えば、ＣＶＤ法により、ゲート電極１３となるポリシリコン層を形成する。
【００４８】
このポリシリコン層を、例えば、フォトリソグラフィとエッチングにより、パターンニングする。これにより、ゲート電極１３が形成される。
【００４９】
ゲート電極１３および素子分離絶縁層２７ａ、２７ｂをマスクとして、ｐ型シリコン基板１１に、ｎ型不純物（例えば、リン、ヒ素）をイオン注入することにより、ｎ⁺型ソース領域１５ａのエクステンション領域１５ａ１およびｎ⁺型ドレイン領域１５ｂのエクステンション領域１５ｂ１を形成する。
【００５０】
図１（Ｂ）に示すように、ｐ型シリコン基板１１全面に、例えば、ＣＶＤ法を用いて、シリコン酸化層２５を形成する。
【００５１】
図１（Ｃ）に示すように、ＣＭＰにより、シリコン酸化層２５を研磨する。これにより、ゲート電極１３の上面１３ａを露出させる。ｎ⁺型ソース（ドレイン）形成領域上には、シリコン酸化層２５が残っている。また、ゲート電極１３の側面１３ｂに位置するシリコン酸化層２５の頂部２６は、ゲート電極１３の上面１３ａと同じ高さの位置にある。
【００５２】
ＣＭＰによる研磨後、ＣＭＰで使った研磨剤などを、犠牲酸化により除去する。
【００５３】
図２（Ａ）に示すように、シリコン酸化層２５を全面エッチングすることにより、ゲート電極１３の側面１３ｂに、サイドウォール２５ａ、２５ｂを形成する。サイドウォール２５ａの頂部２６ａ、サイドウォール２５ｂの頂部２６ｂは、それぞれ、図１（Ｃ）に示す頂部２６の形状を反映した結果、平面形状をしている。
【００５４】
図１（Ｃ）で説明したように、ゲート電極１３の側面１３ｂに位置するシリコン酸化層２５の頂部２６は、ゲート電極１３の上面１３ａと同じ高さの位置にある。このため、図２（Ａ）に示すように、ｎ⁺型ソース（ドレイン）形成領域が露出した位置で、シリコン酸化層２５のエッチングをストップしても、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂをゲート電極１３の上面１３ａより低い位置にすることができる。よって、ｎ⁺型ソース（ドレイン）形成領域を過剰にエッチングすることなく、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂがゲート電極１３の上面１３ａより低い位置にある構造を形成することができる。
【００５５】
つぎに、ゲート電極１３、サイドウォール２５ａ、２５ｂおよび素子分離絶縁層２７ａ、２７ｂをマスクとして、イオン注入によりｎ型不純物（例えば、ヒ素）を、ｐ型シリコン基板１１の全面に注入する。これにより、ｎ⁺型ソース領域１５ａ、ｎ⁺型ドレイン領域１５ｂを形成する。
【００５６】
図２（Ｂ）に示すように、例えば、スパッタリングにより、ｐ型シリコン基板１１の全面に、厚さ２００〜４００オングストロームのチタン層を形成する。次に、例えば、スパッタリングにより、チタン層上に、厚さ１００〜５００オングストロームのチタンナイトライド層を形成する。チタンナイトライド層を形成する理由は、以下のとおりである。シリサイド反応時に酸素が存在すると、反応開始温度が上昇する問題や、より低温でシリサイドが凝集して配線抵抗が高くなる問題が生じる。これらの問題が発生するのを防ぐため、チタンナイトライド層でチタン層をキャップしているのである。
【００５７】
そして、これらのチタン層およびチタンナイトライド層が形成されたシリコン基板を、例えば、窒素雰囲気中で第１の熱処理をする。第１の熱処理は、例えば、６５０〜７５０℃で、３０〜６０秒の条件で行う。第１の熱処理により、チタンシリサイド層２１ａ、２１ｂ、２１ｃが形成される。そして、例えば、ウエットエッチングにより、未反応のチタン層を除去する。次に、例えば、窒素雰囲気中で第２の熱処理をする。第２の熱処理は、例えば、８００〜８５０℃で、３０〜６０秒の条件で行う。第２の熱処理により、チタンシリサイド層２１ａ、２１ｂ、２１ｃでは、高抵抗の結晶構造（Ｃ４９構造）から低抵抗の結晶構造（Ｃ５４構造）に相転移がなされる。
【００５８】
以上により、ＭＯＳ電界効果トランジスタ１が完成する。
【００５９】
次に、上記製造方法による効果を説明する。この効果は、第２実施形態でもいえることである。上記製造方法によれば、チタンシリサイド層２１ｃに細線効果が発生するのを抑制することができる。
【００６０】
すなわち、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂをゲート電極１３の上面１３ａより低い位置の状態で、ゲート電極１３の上面１３ａにチタンシリサイド層２１ｃを形成している。このため、チタンシリサイド層２１ｃ形成工程において、ゲート電極１３の上面１３ａのチタンシリサイド層２１ｃは、サイドウォール２５ａ、２５ｂとつながっていない。よって、チタンシリサイド層２１ｃには、細線効果が問題になるほどの引張応力が作用しない。この結果、高抵抗の結晶構造から低抵抗の結晶構造への相転移が起こりやすいチタンシリサイドを得ることができるので、細線効果の発生を抑制することができるのである。
【００６１】
なお、チタンシリサイド層２１ｃの端部は、ゲート電極１３の側面１３ｂ上において、サイドウォール２５ａ、２５ｂと接触している。上記のように、ゲート電極１３の側面１３ｂに位置するチタンシリサイド層２１ｃの厚みは、ゲート電極１３の上面１３ａに位置するチタンシリサイド層２１ｃの厚みの約１／３である。このため、チタンシリサイド層２１ｃに作用する引張応力は小さいので、チタンシリサイド層２１ｃに発生する細線効果は低度である。よって、細線効果の問題は、無視することができる。
【００６２】
また、上記製造方法によれば、次に効果も生じる。この効果は、第２実施形態でもいえることである。上記製造方法によれは、図１（Ｃ）および図２（Ａ）の工程で説明したように、ｎ⁺型ソース（ドレイン）形成領域を過剰にエッチングすることなく、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂが、ゲート電極１３の上面１３ａより低い位置にある構造のＭＯＳ電界効果トランジスタ１を形成することができる。なお、ｎ⁺型ソース（ドレイン）形成領域が過剰にエッチングされるのがなぜ問題になるかを説明する。ｎ⁺型ソース（ドレイン）形成領域が過剰にエッチングされると、ｎ⁺型ソース（ドレイン）形成領域とｐ型シリコン基板１１とで形成されたｐｎ接合が破壊し、そこからリーク電流が発生するのである。また、ｐｎ接合が破壊しなくても、チタンシリサイド層２１ａ、２１ｂの底部と上記ｐｎ接合とが接近しすぎると、ｐｎ接合でリーク電流が発生するのである。
【００６３】
［第２実施形態］
（デバイスの構造）
図４（Ｂ）は、本発明の第２実施形態にかかるＭＯＳ電界効果トランジスタ３の断面図である。第２実施形態にかかるＭＯＳ電界効果トランジスタ３の構造は、図２（Ｂ）に示す本発明の第１実施形態にかかるＭＯＳ電界効果トランジスタ１の構造と同様である。したがって、同一符号を用いることにより、ＭＯＳ電界効果トランジスタ３の構造の説明を省略する。
【００６４】
（デバイスの製造方法）
本発明の第２実施形態にかかるＭＯＳ電界効果トランジスタの製造方法を、図３および図４を用いて説明する。図３および図４は、ＭＯＳ電界効果トランジスタ３の製造方法を説明するための工程図である。
【００６５】
図３（Ａ）に示すように、ｐ型シリコン基板１１に、素子分離絶縁層２７ａ、２７ｂを形成する。形成方法は第１実施形態と同様の方法を用いることができる。素子分離絶縁層２７ａ、２７ｂにより、素子形成領域２９が規定される。
【００６６】
素子形成領域２９のｐ型シリコン基板１１上に、ゲート絶縁層２３となるシリコン酸化層を形成する。このシリコン酸化層上に、ゲート電極１３となるポリシリコン層を形成する。これらの形成方法は第１実施形態と同様の方法を用いることができる。
【００６７】
このポリシリコン層上に、例えば、スパッタリングにより、チタンナイトライド層３１を形成する。チタンナイトライド層３１は、保護層の一例である。チタンナイトライド層３１の厚みは、例えば、２００〜５００オングストロームである。チタンナイトライド層３１の厚みが２００オングストローム以上であると、ＣＭＰによる研磨ダメージの軽減効果がある。チタンナイトライド層３１の厚みが５００オングストローム以下であると、ゲート電極１３の上面１３ａとサイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂとの距離を大きくすることができる。これにより、ゲート電極１３の上面のチタンシリサイド層２１ａがサイドウォール２５ａ、２５ｂとつながるのを防ぐことができる可能性を高めることができる。この結果、細線効果の抑制効果が大きくなるのである。なお、チタンナイトライド層３１のかわりに、シリコン窒化層を保護層とすることもできる。
【００６８】
次に、チタンナイトライド層３１および上記ポリシリコン層を、例えば、フォトリソグラフィとエッチングにより、パターンニングする。これにより、ゲート電極１３が形成される。
【００６９】
チタンナイトライド層３１および素子分離絶縁層２７ａ、２７ｂをマスクとして、ｐ型シリコン基板１１に、ｎ型不純物（例えば、リン、ヒ素）をイオン注入することにより、ｎ⁺型ソース領域１５ａのエクステンション領域１５ａ１およびｎ⁺型ドレイン領域１５ｂのエクステンション領域１５ｂ１を形成する。
【００７０】
図３（Ｂ）に示すように、ｐ型シリコン基板１１全面に、例えば、ＣＶＤ法を用いて、シリコン酸化層２５を形成する。
【００７１】
図３（Ｃ）に示すように、ＣＭＰにより、シリコン酸化層２５を研磨する。これにより、チタンナイトライド層３１を露出させる。ｎ⁺型ソース（ドレイン）形成領域上には、シリコン酸化層２５が残っている。また、ゲート電極１３の側面１３ｂに位置するシリコン酸化層２５の頂部２６は、チタンナイトライド層３１と同じ高さの位置にある。
【００７２】
チタンナイトライド層３１により、ＣＭＰで使う研磨剤などが、ゲート電極１３に入り込むのを防ぐことができる。なお、ＣＭＰによる研磨後、ＣＭＰで使った研磨剤などを、犠牲酸化により除去する。
【００７３】
図４（Ａ）に示すように、シリコン酸化層２５を全面エッチングすることにより、ゲート電極１３の側面１３ｂに、サイドウォール２５ａ、２５ｂを形成する。図４（Ａ）で示す工程は、第１実施形態の図２（Ａ）で示す工程と同じなので、説明を省略する。
【００７４】
図４（Ｂ）に示すように、図４（Ａ）に示すチタンナイトライド層３１を、例えば、ＲＣＡ洗浄で除去する。なお、シリコン窒化層を保護層として用いた場合は、熱リン酸でウェットエッチングすることにより除去する。
【００７５】
次に、ｎ⁺型ソース領域１５ａ、ゲート電極１３、ｎ⁺型ドレイン領域１５ｂに、それぞれ、チタンシリサイド層２１ａ、２１ｃ、２１ｂを形成する。チタンシリサイド層２１ａ、２１ｃ、２１ｂ形成工程は、第１実施形態の図２（Ｂ）で示す工程と同じなので、説明を省略する。
【００７６】
以上により、ＭＯＳ電界効果トランジスタ３が完成する。
【００７７】
次に、上記製造方法による効果を説明する。上記製造方法によれば、図３（Ｃ）に示すように、シリコン酸化層２５をＣＭＰで研磨している。ＣＭＰによる研磨により、研磨剤等がゲート電極１３に入り込むと、ＭＯＳ電界効果トランジスタ３の特性に悪影響を及ぼすことがある。上記製造方法によれば、ゲート電極１３の上面１３ａにはチタンナイトライド層３１があるので、ＣＭＰで使用された研磨剤等がゲート電極１３に入り込むのを防ぐことができる。
【００７８】
［第３実施形態］
（デバイスの構造）
図５（Ｅ）は、本発明の第３実施形態にかかるＭＯＳ電界効果トランジスタ５の断面図である。第３実施形態にかかるＭＯＳ電界効果トランジスタ５において、図２（Ｂ）に示す第１実施形態にかかるＭＯＳ電界効果トランジスタ１と同等の機能を有する部分には、同一符号を付してある。ＭＯＳ電界効果トランジスタ５がＭＯＳ電界効果トランジスタ１と相違する部分を説明し、同じ部分については説明を省略する。
【００７９】
ＭＯＳ電界効果トランジスタ５は、ＭＯＳ電界効果トランジスタ１と同様に、サイドウォール２５ａ、２５ｂを備えている。ＭＯＳ電界効果トランジスタ５のサイドウォール２５ａ、２５ｂのそれぞれの頂部２６ａ、２６ｂは尖っている。これは、サイドウォール２５ａ、２５ｂ形成前に、ＣＭＰによりシリコン酸化層の研磨工程がないからである。詳しくは、次のデバイスの製造方法で説明する。
【００８０】
また、ＭＯＳ電界効果トランジスタ５は、シリコン窒化層３３ａ、３３ｂを備えている。シリコン窒化層３３ａは、ゲート電極１３とサイドウォール２５ａとの間、およびエクステンション領域１５ａ１とサイドウォール２５ａとの間に、位置している。シリコン窒化層３３ｂは、ゲート電極１３とサイドウォール２５ｂとの間、およびエクステンション領域１５ｂ１とサイドウォール２５ｂとの間に、位置している。この構造による効果を説明する。
【００８１】
シリコン窒化層３３ａ、３３ｂが上記位置に形成されているので、チタンシリサイド層２１ａとサイドウォール２５ａとは、シリコン窒化層３３ａで分離され、チタンシリサイド層２１ｃとサイドウォール２５ａとは、シリコン窒化層３３ａで分離される。シリコン窒化層３３ａ上では、チタンシリサイド層が成長しないので、チタンシリサイド層形成工程において、チタンシリサイド層２１ａとチタンシリサイド層２１ｃとがつながる、いわゆるブリッジ効果の発生を抑制することができる。なお、サイドウォール２５ｂにおいても、同様のことが言える。
【００８２】
（デバイスの製造方法）
図５（Ｅ）に示すＭＯＳ電界効果トランジスタ５の製造方法を、図５を用いて説明する。図５は、ＭＯＳ電界効果トランジスタ５の製造方法を説明するための工程図である。
【００８３】
図５（Ａ）に示す工程を行う。この工程は、第１実施形態の図１（Ａ）で示す工程と同じなので、説明を省略する。
【００８４】
図５（Ｂ）に示すように、ｐ型シリコン基板１１全面に、例えば、ＣＶＤ法を用いて、シリコン窒化層３３を形成する。シリコン窒化層３３の厚みは、３００〜１０００オングストロームである。シリコン窒化層３３の厚みが３００オングストローム以上だと、ブリッジ効果の発生を十分に抑制することができるからである。
【００８５】
一方、シリコン窒化層３３の厚みが１０００オングストローム以下だと、ウェットエッチングの制御が容易となるからである。つまり、後の工程で、露出しているシリコン窒化層３３は熱リン酸により、ウェットエッチングされる。シリコン窒化層３３の厚みが大きすぎると、ウェットエッチングの時間が長くなるので、ウェットエッチングの制御が困難となる。よって、露出しているシリコン窒化層３３を完全に除去できず、一部のシリコン窒化層３３が残る。この部分には、シリサイドが形成されないので、高抵抗化してしまうのである。
【００８６】
次に、シリコン窒化層３３上に、例えば、ＣＶＤ法を用いて、シリコン酸化層２５を形成する。
【００８７】
図５（Ｃ）に示すように、シリコン酸化層２５を全面エッチングすることにより、ゲート電極１３の側面１３ｂに、サイドウォール２５ａ、２５ｂを形成する。シリコン酸化層２５をオーバエッチングすることにより、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂを、ゲート電極１３の上面１３ａより低い位置にする。このオーバエッチングのとき、シリコン酸化層２５下にはシリコン窒化層３３がある。このため、シリコン酸化層２５をオーバエッチングしても、ｎ⁺型ソース（ドレイン）形成領域が過剰にエッチングされることはない。
【００８８】
図５（Ｄ）に示すように、例えば、熱リン酸により、露出しているシリコン窒化層３３を除去する。これにより、ゲート電極１３の一方の側面１３ｂには、シリコン窒化層３３ａが残り、かつゲート電極１３の他方の側面１３ｂには、シリコン窒化層３３ｂが残る。
【００８９】
そして、ゲート電極１３、サイドウォール２５ａ、２５ｂおよび素子分離絶縁層２７ａ、２７ｂをマスクとして、イオン注入によりｎ型不純物（例えば、ヒ素、リン）を、ｐ型シリコン基板１１の全面に注入する。これにより、ｎ⁺型ソース領域１５ａ、ｎ⁺型ドレイン領域１５ｂを形成する。
【００９０】
図５（Ｅ）に示すように、ｎ⁺型ソース領域１５ａ、ゲート電極１３、ｎ⁺型ドレイン領域１５ｂに、それぞれ、チタンシリサイド層２１ａ、２１ｃ、２１ｂを形成する。チタンシリサイド層２１ａ、２１ｃ、２１ｂ形成工程は、第１実施形態の図２（Ｂ）で示す工程と同じなので、説明を省略する。
【００９１】
以上により、ＭＯＳ電界効果トランジスタ５が完成する。
【００９２】
次に、上記製造方法による効果を説明する。上記製造方法によれは、図５（Ｃ）に示すように、シリコン酸化層２５下にシリコン窒化層３３を形成しているので、ｎ⁺型ソース（ドレイン）形成領域を過剰にエッチングすることなく、サイドウォール２５ａ、２５ｂの頂部２６ａ、２６ｂが、ゲート電極１３の上面１３ａより低い位置にある構造のＭＯＳ電界効果トランジスタ５を形成することができる。
【００９３】
なお、ＭＯＳ電界効果トランジスタ１、３、５はｎ型であるが、ｐ型でも本発明を適用することができる。
【図面の簡単な説明】
【図１】第１実施形態にかかるＭＯＳ電界効果トランジスタ１の製造方法を説明するための工程図である。
【図２】第１実施形態にかかるＭＯＳ電界効果トランジスタ１の製造方法を説明するための工程図である。
【図３】第２実施形態にかかるＭＯＳ電界効果トランジスタ３の製造方法を説明するための工程図である。
【図４】第２実施形態にかかるＭＯＳ電界効果トランジスタ３の製造方法を説明するための工程図である。
【図５】第３実施形態にかかるＭＯＳ電界効果トランジスタ５の製造方法を説明するための工程図である。
【符号の説明】
１、３、５ ＭＯＳ電界効果トランジスタ
１１ ｐ型シリコン基板
１３ ゲート電極
１３ａ 上面
１３ｂ 側面
１５ａ ｎ⁺型ソース領域
１５ｂ ｎ⁺型ドレイン領域
１５ａ１、１５ｂ１ エクステンション領域
２１ａ、２１ｂ、２１ｃ チタンシリサイド層
２５ シリコン酸化層
２５ａ、２５ｂ サイドウォール
２６、２６ａ、２６ｂ 頂部
３１ チタンナイトライド層
３３ シリコン窒化層

Claims (2)

1. シリコン含有層を含むゲート電極と、ソース／ドレイン領域と、前記ゲート電極の露出面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、
   前記ゲート電極となる導電層を形成した後、該導電層をパターニングして前記ゲート電極を形成する工程と、
   前記ソース／ドレイン領域が形成されるソース／ドレイン形成領域および前記ゲート電極を覆うように、前記サイドウォールとなる絶縁層を全面的に形成する工程と、
   前記絶縁層をＣＭＰ（Chemical Mechanical Polishing）により研磨し、前記ゲート電極の上面を露出させるともに前記絶縁層の上面を平坦化するように、前記絶縁層の一部を除去する工程と、
   前記絶縁層をエッチングすることにより、その頂部が、前記ゲート電極の上面より低い位置にある前記サイドウォールを形成する工程と、
   前記ゲート電極の露出面に、シリサイド反応によって前記シリサイド層を形成する工程と、
   を備えた、半導体装置の製造方法。
2. シリコン含有層を含むゲート電極と、ソース／ドレイン領域と、前記ゲート電極の露出面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、
   前記ゲート電極となる導電層を形成し、その後、該導電層の上面に保護層となる層を形成する工程と、
   前記保護層となる層と前記導電層をパターニングして、前記ゲート電極と、該ゲート電極の上面に位置する前記保護層とを形成する工程と、
   前記ソース／ドレイン領域が形成されるソース／ドレイン形成領域および前記ゲート電極を覆うように、前記サイドウォールとなる絶縁層を形成する工程と、
   前記絶縁層をＣＭＰ（Chemical Mechanical Polishing）により研磨し、前記保護層を
   露出させるとともに前記絶縁層の上面を平坦化するように、前記絶縁層の一部を除去する工程と、
   前記絶縁層をエッチングすることにより、その頂部が、前記ゲート電極の上面より低い位置にある前記サイドウォールを形成する工程と、
   前記保護層を除去する工程と、
   前記ゲート電極の露出面に、シリサイド反応によって前記シリサイド層を形成する工程と、
   を備えた、半導体装置の製造方法。

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