KR101728377B1 - 도핑된 반도체 막들 및 프로세싱 - Google Patents

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Abstract

전기적 도펀트를 통합한 반도체 재료를 형성하는 방법이 개시된다. 일 양상에서, 반도체 막에 도펀트를 통합하는 방법은 제 1 도펀트 농도로 도펀트를 통합한 제 1 반도체 재료를 형성하는 단계 및 상기 제 1 반도체 재료의 일 부분을 선택적으로 에칭하는 단계를 포함하며, 에칭은 제 1 도펀트 농도보다 높은 제 2 도펀트 농도로 도펀트를 통합한 제 1 에칭된 반도체 재료를 남긴다.

Description

도핑된 반도체 막들 및 프로세싱{Doped semiconductor films and processing}
개시된 기술은 일반적으로 반도체 막들에 관한 것이며 보다 특히 원하는 농도들로 도펀트들을 통합한 반도체 막들에 관한 것이다.
고도로 도핑된 반도체 영역들은 다양한 반도체 디바이스들에서의 많은 용도들을 발견한다. 예를 들면, 개선된 트랜지스터 스케일링에서(예로서, 약 20 노드 미만), 이러한 고도로 도핑된 반도체 영역들은 극히-얕은 소스 및 드레인 접합들을 제공함으로써, 계단 접합들을 형성하기 위해, 예를 들면 단 채널 효과들을 감소시키기 위해 유리하게 사용될 수 있으며, 따라서 소스 및 드레인 공핍 영역들로 인한 게이트에 의한 채널 제어의 손실이 최소화될 수 있다. 3-차원 트랜지스터들에서, 예를 들면, 트라이-게이트 또는 핀 전계 효과 트랜지스터들(finFET들)에서, 이러한 고도로 도핑된 반도체 영역들은 캐리어들, 예로서 NMOS finFET들에서의 전자들의 이동성을 강화하는 finFET들의 채널에서 변형을 제공할 수 있다.
많은 알려진 기술들에 의한 이러한 고도로 도핑된 반도체 영역들의 형성은 특정한 바람직하지 않은 효과들을 야기할 수 있다. 예를 들면, 이온 주입과 같은 종래의 기술들에 의해 형성된 소스 및 드레인 접합들은 접합들의 비약성을 제한할 수 있는, 비교적 큰 산재를 가진 도펀트들의 가우스 분포를 야기한다. 또한, 도펀트의 채널링은 소스 및 드레인의 깊이에서의 증가를 초래할 수 있어서, 단 채널 효과들을 이끈다. 이온 주입은 또한 특히, 고농도 도핑 단계들에 대해, 결정 구조를 파괴하려는 그것의 경향으로 인해 특정한 애플리케이션들에서 제한된다. 다른 기술들에서, 도펀트들은 반도체 층 또는 기판으로 확산된다. 예를 들면, 도핑된 반도체 재료는 소스 및 드레인 영역들을 형성하기 위해 반도체에 확산된 도펀트들 및 트랜지스터의 채널 영역에 인접하여 증착될 수 있다. 고온들(예로서, 800oC 이상)에서 확산 도핑 및 임의의 도펀트 활성화 단계(또한 주입에 적용 가능한) 양쪽 모두는 바람직한 변형의 손실뿐만 아니라 덜 정의된 접합들을 가진 바람직하지 않은 도펀트 분포들을 야기할 수 있다. 도핑된 비정질 및 다결정 반도체 층들을 형성하는 것은 유사한 이슈들을 제기할 수 있다.
반도체 재료의 인시츄(In situ) 도핑은 증착 동안 원하는 도펀트들의 통합을 수반한다. 이러한 기술은 접합 깊이 프로파일 및 비약성을 유지하면서 매우 높은 활성화된 부분들을 가진 층 내에 도펀트들을 제공할 때 유리할 수 있다. 예를 들면, 트랜지스터 구조들은 인시츄 도핑된 에피택셜 반도체 증착에 의해 형성된 잘-정의된 접합들을 가질 수 있다. 인시츄 도핑은 또한 접촉 영역들, 게이트 전극들, 상호연결들 등과 같은, 다른 반도체 구조들에 대해 유용할 수 있다. 그러나, 알려진 기술들은 침전 역학에 의해 원 위치에 통합될 수 있는 도펀트의 양에 대해 제한된다.
[선행기술문헌]
미국특허공보 제US 6,821,851 B2호 (2004년 11월 23일 발행)
따라서, 도핑된 반도체 영역들을 형성하기 위한 개선된 기술들에 대한 요구가 있다.
일 양상에서, 반도체 막에서 고농도로 전기적 도펀트를 통합하는 방법은 제 1 도펀트 농도로 상기 도펀트를 통합한 제 1 반도체 재료를 형성하는 단계 및 상기 도펀트에 대해 상기 제 1 반도체 재료의 일 부분을 선택적으로 에칭하는 단계로서, 선택적 에칭은 상기 제 1 도펀트 농도보다 높은 제 2 도펀트 농도로 상기 도펀트를 통합한 제 1 에칭된 반도체 재료를 남기는, 상기 선택적 에칭 단계를 포함한다.
또 다른 양상에서, 도핑된 반도체를 형성하는 방법은 전기적 도펀트를 통합한 반도체 층을 증착시키는 단계를 포함한다. 도펀트의 농도는 그 후 전기적 도펀트를 부가하지 않고 증가된다.
또 다른 양상에서, 반도체 디바이스는 에피택셜 반도체 층을 포함하며, 상기 에피택셜 반도체 층은 약 2.5x1021/cm3보다 큰 피크 농도로 전기적으로 활성화된 도펀트를 가진다.
본 발명에 따르면, 개선된 도핑된 반도체막 및 프로세싱을 얻을 수 있다.
도 1은 일 실시예에 따른 반도체 막에서 전기적 도펀트를 통합하는 방법을 예시한 흐름도이다.
도 2(a) 내지 도 2(e)는 일 실시예에 따른 주기적 증착 및 에칭 프로세스들의 다양한 단계들로 전기적 도펀트를 통합한 반도체 막을 예시한다.
도 3은 선택적 에칭 없이, 증착 단독으로 형성된 전기적 활성 도펀트를 통합한 반도체 막의 X-선 요동 곡선이다.
도 4는 실시예에 따라, 도펀트를 농축시키기 위해 증착 및 선택적 에칭 단계들에 의해 형성된 전기적 활성 도펀트를 통합한 반도체 막의 X-선 요동 곡선이다.
도 5는 도펀트 가스 유속의 함수들로서 그려진 실시예들의 도펀트 농도들 및 성장 속도들을 예시한 그래프이다.
도 6은 반도체 재료들의 깊이의 함수들로서 그려진 실시예들의 도펀트 농도들을 예시한 그래프이다.
도핑된 반도체를 형성하기 위한 하나의 접근법은 고도로 인시츄 도핑되는 반도체 재료를 증착시키는 것이다. 인시츄 도핑은 유리하게는 도펀트 확산을 최소화하며 예를 들면 트랜지스터들에 대한 잘-정의된 접합들을 제공하는, 인접한 재료들과의 뚜렷한 계면들을 용이하게 할 수 있다. 게다가, 여기에 설명된 인시츄 도핑 기술들은 대체적으로, 열 어닐링 프로세스와 같은 별개의 도펀트 활성화 단계를 수행할 필요 없이, 반도체 재료의 격자 사이트들로 도펀트 원자들을 통합할 수 있으며, 따라서 도펀트는 전기적으로 활성의 증착 상태일 수 있다.
도 1은 주기적 증착 및 에칭(CDE) 프로세스들을 통해 반도체 막에 전기적 도펀트를 통합하는 방법을 예시한다. 일 실시예에 따르면, 방법은 기판 상에 제 1 반도체 재료를 형성하는 단계(10)를 포함한다. 제 1 반도체 재료는 제 1 두께를 가지며 제 1 도펀트 농도로 도펀트를 통합한다. 증착 전구체들은 중단될 수 있으며 또한 추가 프로세싱 이전에 반응실로부터 제거될 수 있다. 방법은 부가적으로 도펀트에 대해 제 1 반도체 재료의 일 부분을 선택적으로 에칭하는 단계(12)를 포함한다. 선택적 에칭(12)은 제 1 두께보다 작은 제 2 두께를 가진 제 1 에칭된 반도체 재료를 남긴다. 제 1 에칭된 반도체 재료는 제 1 도펀트 농도보다 높은 제 2 도펀트 농도로 도펀트를 통합한다. 일 실시예에 따르면, 프로세스는 한 번의 증착(10) 및 한 번의 선택적 에칭(12)을 행한 후 종료될 수 있다.
반도체 재료는 비정질, 다결정 또는 에피택셜(단일 결정)일 수 있다. 실시예들에서, 도펀트는 임의의 활성화 어닐링 없이, 전기적으로 활성의 증착 상태일 수 있다. 각각의 사이클에서 에칭된 양은 원하는 도펀트 농도 증가의 양에 의존할 것이다. 몇몇 실시예들에 따르면, 선택적 에칭(12)은 제 1 반도체 층의 50% 이상, 예를 들면 층 두께에 의해 80 내지 95%를 제거할 수 있다. 선택적 에칭의 선택도는 훨씬 더 낮은 레이트에 있을지라도, 도펀트가 제거되도록 한다. 따라서, 제 2 도펀트 농도는 선택적 에칭을 통해 제거된 층의 상대적인 양 및 선택도의 정도에 의존하여, 약 20% 이상만큼, 100% 이상 또는 심지어 300% 이상만큼 제 1 도펀트 농도보다 클 수 있다. 기술은 원하는 최종 농도가 비교적 높은, 예를 들면 도펀트를 농축시키지 않고 실제적으로 달성 가능한 것보다 더 높은 상황에서 유리할 수 있다.
그러나, 증착 및 도펀트 농도의 후속 증가의 기술은 도펀트 농도들의 정도가 높은 상황들에 제한되지 않는다. 즉, 기술은 임의의 원하는 레벨의 도펀트 농도를 갖고 구현될 수 있다. 예를 들면, 증착 파라미터들은 도펀트 농도의 증착-후 상향 조정으로 인해 원하는 도펀트 농도로부터 분리될 수 있다. 따라서 인시츄 도핑된 증착 상태들은 도펀트 농도를 제외한 고려사항들에 기초하여 조정될 수 있으며, 선택된 증착 프로세스에 의한 도펀트 농도가 회로 요구들에 대해 너무 낮다면, 선택적 에칭이 원하는 레벨로 도펀트 농도를 증가시키기 위해 이용될 수 있다(단계들에서 주기적으로). 일 예로서, 선택된 증착 상태들이 단지 5 x 1020 원자들/cm3만을 달성할 수 있지만 6 x 1020 원자들/cm3의 농도가 요구된다면, 에칭 단계들은 각각의 증착된 막의 약 20%를 제거하도록 조작된다.
실제 실험의 일 예에서, 인 도핑된 인장 변형된 에피택셜 실리콘은 300 초들의 연속 증착과 같은, 서른 개의(30) 10초 펄스들의 화학적 기상 증착을 사용하여 증착되어, 1.79 x 1021 원자들/cm3 (막의 3.6 원자 %)의 인 농도를 가진 920 Å를 야기한다. 염소(Cl2) 및 HCl 양쪽 모두는 인에 대하여 실리콘의 선택적 제거를 위한 실험들에 사용되었다. 이 예에서 10초 증착 펄스들 사이에서의 2초 선택적 에칭 펄스들의 도입으로 동일한 프로세스를 실행함으로써, 반도체 막의 약 90%가 제거되지만, 인은 220%, 또는 증착 농도의 3배 이상의 농도에서의 증가인, 5.75 x 1021 원자들/cm3 (막의 11.5 원자 %)의 인 농도를 남기기 위해 보다 낮은 레이트로 제거되었다.
각각의 증착된 막의 상당한 부분의 충분히 선택적인 선택적 에칭 화학 반응들 및 제거에 의해, 15 원자 % 이상 및 17 내지 22 원자 %만큼 높은 전기적 도펀트 농도들이 여기에 교시된 기술들을 사용하여 달성 가능할 수 있다는 것이 예상된다.
또 다른 실시예에 따르면, 방법은 부가적으로 주기적 증착 및 에칭(CDE)의 하나 이상의 부가적인 사이클들을 포함한다. 프로세스는 하나의 반응실에서 행해지지만, 에천트 반응물들은 중단될 수 있으며 또한 추가 사이클들 이전에 반응실로부터 제거될 수 있다. 제 1 선택적 에칭(12) 후에, 방법은 제 3 두께를 가진 제 1 에칭된 반도체 재료 상에 제 2 반도체 재료를 형성하는 단계(14) 및 제 3 도펀트 농도로 도펀트를 통합하는 단계를 포함한다. 방법은 제 4 두께를 가진 제 2 에칭된 반도체 재료를 남기기 위해 제 2 반도체 재료의 일 부분을 선택적으로 에칭하는 단계(16) 및 제 3 도펀트 농도보다 높은 제 4 도펀트 농도로 도펀트를 통합하는 단계를 더 포함한다. 방법은 반도체 막의 타겟 최종 두께가 달성되었는지 여부를 결정하는 단계(18)를 더 포함한다. 타겟 최종 두께가 달성되는 경우에, 방법은 종료된다(20). 다른 한편으로, 타겟 최종 두께가 달성되지 않은 경우에, 방법은 타겟 최종 두께가 달성되었다고 결정될 때까지(18) 제 2 반도체 재료를 형성하는 단계(14) 및 제 2 반도체 재료의 부분을 선택적으로 에칭하는 단계(16)를 반복한다.
단일 증착 및 에칭과 대조적으로, 사이클들에서 도펀트를 농축하기 위해 증착 및 에칭을 행하는 것은 도펀트 농도의 균일성을 희생시키지 않고, 도펀트보다 높은 도펀트 농도를 달성한 사이클링을 통해 보다 두꺼운 층들의 형성을 허용한다. 반대로, 도펀트를 농축시키기 위해 초기에 훨씬 더 두꺼운 재료를 증착시키는 것 및 에칭하는 것은 하부 표면과 비교하여 상부 표면 가까이에 보다 높은 도펀트 농도를 야기할 수 있다. 이것은 이하에 보다 상세히 논의된, 도 6에서의 실험 결과들에 의해 입증된다. 예로서 100 Å 미만으로 증착하는 각각의 증착 단계 및 예로서 20 Å 미만으로 층을 감소시키는 각각의 에칭 단계를 갖고, 도펀트를 농축시키기 위한 CDE는 그러므로 도펀트 농도의 보다 높은 균일성을 허용한다. 다른 한편으로, 단지 얇은(예로서, 20 Å 미만, 특히 15 Å 미만) 층이 요구된다면, 단지 단일 사이클만이 이용될 수 있다.
몇몇 실시예들에서, 주기적 증착 및 에칭 프로세스의 제 1 사이클은 제 1 반도체 재료를 형성하는 것(10)을 포함한 제 1 증착 단계 및 제 1 반도체 재료의 부분을 선택적으로 에칭하는 것(12)을 포함한 제 1 에칭 단계를 포함한다. 몇몇 실시예들에서, 주기적 증착 및 에칭 프로세스의 제 2 사이클은 제 2 반도체 재료를 형성하는 것(14)을 포함한 제 2 증착 단계 및 제 2 반도체 재료의 부분을 선택적으로 에칭하는 것(16)을 포함한 제 2 에칭 단계를 포함한다. 여기에 사용된 바와 같이, "제 1 사이클"은 CDE 사이클들 중 하나 이상의 사이클들에 의해 선행될 수 있다. 주기적 증착의 하나 이상의 사이클들에 의해 선행될 때, 구절("제 1 사이클")는 제 n 사이클을 나타낼 수 있으며, 구절("제 2 사이클")은 제 (n+1) 사이클을 나타낼 수 있다.
몇몇 실시예들에서, 제 1 사이클 및 제 2 사이클은 실질적으로 유사한 조건들 하에서 수행된다. 즉, 제 1 반도체 재료 및 제 2 반도체 재료들은 다른 프로세스 조건들 중에서, 증착 속도, 증착 온도, 증착 압력, 반응물 종 및 반응물 유속들을 포함한 실질적으로 동일한 조건들 하에서 형성된다. 유사하게, 상기 제 1 반도체 재료의 부분을 선택적으로 에칭하는 것 및 제 2 반도체 재료의 부분을 선택적으로 에칭하는 것은 다른 프로세스 조건들 중에서, 에칭 속도, 에칭 온도, 에칭 압력, 에천트 종, 및 에천트 유속들을 포함한 실질적으로 동일한 조건들 하에서 수행된다.
다른 실시예들에서, 제 1 사이클 및 제 2 사이클은 증착 단계들 및/또는 에칭 단계들 중 하나에 대해 실질적으로 상이한 조건들 하에서 수행된다. 즉, 제 1 반도체 재료 및 제 2 반도체 재료들은 다른 프로세스 조건들 중에서 증착 속도, 증착 온도, 증착 압력, 반응물 종, 및 반응물 유속들 중 적어도 하나에 대하여 실질적으로 상이한 조건들 하에서 형성될 수 있다. 유사하게, 제 1 반도체 재료의 부분을 선택적으로 에칭하는 것 및 제 2 반도체 재료의 부분을 선택적으로 에칭하는 것은 다른 프로세스 조건들 중에서, 에칭 속도, 에칭 온도, 에칭 압력, 에천트 종, 및 에천트 유속들 중 적어도 하나에 대하여 실질적으로 상이한 조건들 하에서 수행될 수 있다.
몇몇 실시예들에서, 제 1 사이클의 제 1 증착 단계 및 제 1 에칭 단계는 시간적으로 순차적이며 예를 들면, 불활성 가스(예로서, N2) 제거 프로세스에 의해 중재될 수 있다. 다른 실시예들에서, 제 1 사이클의 제 1 증착 단계 및 제 1 에칭 단계는 시간적으로 적어도 부분적으로 중첩할 수 있으며 제거 프로세스에 의해 중재될 수 없다. 이러한 이유로, 몇몇 실시예들에서, 증착 종 및 에천트 종은 반응실 내부에서 실질적으로 공존할 수 있다. 게다가, 증착 단계들은 비-선택적인 또는 블랑켓 증착에 대해, 에천트 종을 제외시킬 수 있거나, 또는 절연체들 또는 다른 비정질 재료들에 대하여 반도체 재료들 상에 선택적이거나 또는 부분적으로 선택적인 증착에 대한 에천트 종을 포함할 수 있다. 예를 들면, 이 기술분야에 알려진 바와 같이, 실리콘 산화물들 또는 실리콘 질화물들과 같이, 절연체들 위 핵형성은 절연체들 위 반도체 증착 속도들의 전체 CVD가 반도체 윈도우들 위 증착보다 더 느린 경향이 있도록 느리다. 따라서, 증착 단계들에서 에천트의 포함은 노출된 반도체 재료들을 통해 인시츄 도핑된 반도체 재료를 증착시키는 동안 절연체들 위에 보다 적은 증착 또는 무 증착을 야기하도록 조정될 수 있다.
도 2(a) 내지 도 2(e)는 도 1에 설명된 것들과 유사한 CDE 프로세스의 다양한 단계들에서 고 농도로 전기적으로 활성화된 도펀트를 통합하는 반도체 막을 예시한다.
도 2(a)는 기판(20)을 예시한다. 몇몇 실시예들에서, 기판(20)은 실리콘 웨이퍼와 같은, 단일 결정 반도체 재료를 포함할 수 있으며, 이것은 베어(bare)일 수 있거나 또는 절연 영역들 및 베어 반도체 영역들을 갖고 패터닝될 수 있다. 다른 실시예들에서, 특히 다결정 반도체 재료 또는 비정질 반도체 재료의 증착에 대해, 기판은 반도체 디바이스들, 레벨간 유전체들 및/또는 상호연결들과 같은, 그 위에 구조들을 포함할 수 있으며, 따라서 어떤 단일 결정 재료도 노출되지 않는다.
도 2(b)는 기판(20) 상에 형성되며 제 1 도펀트 농도로 도펀트를 통합한 제 1 반도체 재료(22)를 예시한다. 몇몇 실시예들에서, 제 1 반도체는 다른 것들 중에서, 물리적 기상 증착(PVD), 플라즈마-강화 화학적 기상 증착(PECVD), 저압 화학적 기상 증착(LPCVD), 분자 빔 에피택시(MBE), 및 원자 층 증착(ALD)와 같은 증착 기술에 의해 형성된다. 여기에서 이하에 설명된 실험들에서, 증착은 에피택셜 CVD에 의해 행해졌다.
몇몇 실시예들에서, 제 1 반도체 재료(22)는 실리콘, 게르마늄, 주석 및 탄소를 포함한, 적어도 하나의 4족 원소를 포함할 수 있다. 몇몇 실시예들에서, 제 1 반도체 재료(22)는 SixGe(1-x), SixC(1-x), SixSn(1-x), GexSn(1-x), 및 GexC(1-x)와 같은 이원 합금일 수 있으며, 여기에서 x는 0 및 1 사이에 있다. 제 1 반도체 재료(22)는 또한 SixGeySn(1-x-y) 및 SixGeyC(1-x-y)와 같은 삼원 합금일 수 있다. 특정한 환경들 하에서, 여기에 설명된 도펀트 농도 효과는 제 1 반도체 재료(22)가 상당한 양의 탄소를 포함하지 않을 때 더 클 수 있다. 더욱이, 고도로 도핑된 막들은 탄소에 의해 유발된 산란 효과들 없이 변형의 이점들을 달성할 수 있다. 이들 실시예들에서, 제 1 반도체 재료(22)는 SixGe(1-x), SixSn(1-x) 및 GexSn(1-x)과 같이 탄소를 포함하지 않는 이원 합금 및/또는 SixGeySn(1-x-y)과 같이, 탄소를 포함하지 않는 삼원 합금일 수 있다. 따라서, 몇몇 실시예들에서, 탄소는 약 0.5 원자% 미만, 보다 특히 약 0.1 원자% 미만의 양들에 없거나 또는 존재한다. 몇몇 실시예들에서, 증착 가스들은 탄소 전구체들을 생략할 수 있다. 또한, 제 1 반도체 재료(22)는 예를 들면, 기판 상에서의 변형-완화 버퍼 층으로서, 기판의 전체 표면에 걸쳐 전역적으로 형성될 수 있거나, 또는 다른 것들 중에서, 트랜지스터의 게이트 영역, 채널 영역, 소스 영역, 또는 드레인 영역과 같은 국소화된 영역 내에서 형성될 수 있다.
인시츄 도펀트 통합은 많은 디바이스 특징들을 제조할 때 유리할 수 있다. 예를 들면, 트랜지스터 제조에서, 계단 소스 및 드레인 접합들이 접합 용량들을 최소화하기 위해 형성될 수 있다. 몇몇 실시예들에서, 도펀트는 후속 열 또는 동등한 도펀트 활성화 단계의 대상이 되지 않고, 전기적으로 활성의 증착 상태이다. 따라서, 이러한 층들은 고온 어닐링 처리를 요구하는 확산 도핑되거나 또는 이온 주입된 층들과 반대로, 인접한 재료들로의 최소 확산을 가진 증착 상태 도펀트 프로파일들을 보여준다.
몇몇 실시예들에서, 제 1 반도체 재료(22)는 화학적 기상 증착 환경에서 펄스 또는 펄스들을 사용하여 증착시킴으로써 형성될 수 있다. 펄스는 예를 들면, 밸브들을 제어하는 것을 통해 반응실로 화학적 반응물들의 도입을 중단시킴으로써 발생된 반응물 펄스일 수 있다. 펄스들은 또한 예를 들면, 플라즈마 반응기의 캐소드의 전기적 펄싱을 통해 기판 및/또는 반응실로 전달된 에너지를 중단시킴으로써 발생된 에너지 펄스일 수 있다.
제 1 반도체 층(22)이 실리콘을 포함하는 실시예들에서, 제 1 반도체 층(22)을 증착시키기 위해 화학적 기상 증착실에 전달된 반도체 전구체들은 다른 가능한 실리콘 전구체들 중에서, 실란(SiH4), 디클로로실란 또는 DCS(SiCl2H2), 디실란(Si2H6), 모노클로로디실란(MCDS), 디클로로디실란(DCDS), 트리실란(Si3H8), 테트라실란(Si4H10), 이소펜타실란(Si5H12), 네오펜타실란(Si5H12) 또는 2,2-디클로로트리실란 중 하나 이상과 같은, 실리콘 전구체를 포함할 수 있다. 몇몇 실시예들에서, 실리콘을 포함한 전구체는 게르마늄 소스, 전기적 도펀트 소스, 또는 그것의 조합과 함께 도입될 수 있다.
제 1 반도체 층(22)이 게르마늄을 포함하는 실시예들에서, 제 1 반도체 층(22)을 증착시키기 위해 화학적 기상 증착실에 전달된 반도체 전구체들은, 다른 가능한 게르마늄 전구체들 중에서, 모노게르만(GeH4), 디게르만(Ge2H6), 트리게르만 또는 테트라게르만과 같은 상위 차수 게르만들 또는 Ge를 포함한 적절한 유기금속 전구체 중 하나 이상과 같은, 게르마늄 전구체를 포함할 수 있다.
몇몇 실시예들에서, p-형 또는 n-형 전기적 도펀트 전구체는 제 1 반도체 층(22)을 인시츄 도핑하기 위해 반도체 전구체를 갖고 반응실로 도입될 수 있다. 제 1 반도체 층을 p-도핑하는 것에 대해, 붕소를 포함한 전기적 도펀트 전구체는 다른 것들 중에서 디보란(B2H6) 및 삼염화 붕소(BCl3)를 포함하여, 사용될 수 있다.
몇몇 실시예들에서, n-형 전기적 도펀트 전구체는 제 1 반도체 층(22)을 인시츄 도핑하기 위해 반도체 전구체를 갖고 반응실로 도입될 수 있다. 제 1 반도체 층을 n-도핑하는 것에 대해, 비소(As), 인(P), 및 안티모니(Sb) 중 하나 이상을 포함한 전기적 도펀트 전구체가 사용될 수 있다. 예를 들면, 사용될 수 있는 비소, 인, 및 안티모니를 위한 전구체들은 다른 가능한 도펀트 전구체들 중에서, 아르신(AsH3), 포스핀(PH3), 및 스티빈(SbH3)을 포함한다.
물론, 숙련공은 반도체 및 도펀트 요소들 모두를 포함하는 전구체들이 이용될 수 있다는 것을 이해할 것이다. 예를 들면, 트리실로포스핀(Si3H3P)은 부가적인 실리콘 및/또는 인 전구체들을 갖거나 또는 없이, 막의 증착 동안 실리콘 및 인 원자들 양쪽 모두를 공급할 수 있다.
에피택셜 성장에서, 제 1 반도체 층(22)으로 통합되는 전기적 활성 도펀트들의 양은 성장 동안 운동 요인들뿐만 아니라 열역학 요인들을 포함한 여러 개의 요인들에 의존할 수 있다. 반도체 재료에서의 도펀트들의 평형 고용도는 특히, 원자 이동성과 같은 운동 요인들이 반도체 재료가 보유할 수 있는 도펀트들의 양을 결정할 때 중요한 제한 요인이 아닌 시스템들에서, 주어진 온도 및 압력으로 반도체 재료에 통합될 수 있는 도펀트들의 양의 표시일 수 있다. 많은 상황들에서, 그러나 원자 이동성과 같은 운동 요인들은 중요한 역할을 할 수 있다. 이들 환경들 하에서, 반도체 재료로 통합된 도펀트들의 양을 결정할 때 중요할 수 있는 요인들은 표면 상에 입사된 종의 플럭스들, 표면에 전달된 종의 보유 확률, 원자 확산, 및 도펀트 종의 표면 분리를 포함할 수 있다.
몇몇 실시예들에서, 주어진 총 압력에서 반응물 종의 유속들은 제 1 반도체 재료의 특정한 결과를 달성하기 위해 제어될 수 있다. 임의의 이론에 제한되지 않고, 유속들은 도핑된 제 1 반도체 층(22)의 형성 동안 표면 상에 입사된 반도체 종 및 도펀트 종의 상대적인 플럭스들에 관련될 수 있다. 상대적인 플럭스들은 일반적으로 주어진 총 압력에서 반응물 종의 유속들에 비례할 수 있다. 일 실시예에서, 단일 웨이퍼, 300-mm 직교류 반응기에 대해, 실리콘 전구체(예로서, 트리실란(Si3H8))은 약 10 mg/분 및 100 mg/분 사이, 예를 들면 약 50 mg/분의 유속으로 반응실에 도입될 수 있다. 일 실시예에서, 단일 웨이퍼, 300-mm 직교류 반응기에 대해, 도펀트(예로서, 인) 전구체는 약 500 sccm 및 3500 sccm 사이, 예를 들면, 약 1000 sccm, 2000 sccm 또는 3000 sccm의 유속으로 도입될 수 있다.
또한, 제 1 반도체 재료(22)의 증착 동안 반응실의 총 압력은 제 1 반도체 재료(22)의 특정한 결과를 달성하기 위해 제어될 수 있다. 임의의 이론에 제한되지 않고, 총 압력은 반응물 종의 절대 플럭스들 및 방향성에 관련될 수 있다. 일 실시예에서, 반응실에서의 총 압력은 약 1 및 100 Torr 사이, 예를 들면 약 30 Torr의 압력으로 제어될 수 있다.
또한, 불활성 가스는 전구체 종의 부분적 압력들과는 관계없이 원하는 총 압력을 달성하기 위해 반응기 실에 도입될 수 있다. 불활성 가스는, 예를 들면, N2 및 Ar을 포함할 수 있다. 일 실시예에서, 단일 웨이퍼, 300-mm 직교류 반응기에 대해, 불활성 가스는 약 0.5 slm 및 2.5 slm 사이, 예를 들면 약 1 slm의 유속으로 반응실에 도입될 수 있다.
실시예들에서, 이용된 기판 온도는 다른 것들 중에서, 전구체들의 선택에 의존할 것이다. 보다 낮은 증착 온도들은 도펀트 프로파일들을 보다 양호하게 제어하며 열 예산을 보존할 수 있다. DCS 또는 트리실란과 같이, 비교적 더 높은 반응성을 가진 전구체들의 사용은 비교적 더 낮은 온도들에서의 증착을 가능하게 할 수 있다. 몇몇 실시예들에서, 제 1 반도체 재료는 예를 들면, 약 350oC 및 550oC 사이, 보다 특히 약 350˚C 및 485˚C 사이에서의 온도 범위, 예를 들면 약 465oC 내에서 증착될 수 있다. 몇몇 실시예들에서, 온도들은 약 400˚C 및 500˚C의 범위에 있다.
실시예들에서, 제 1 반도체 재료(22)의 증착 속도는 제 1 반도체 재료(22)의 특정한 결과를 달성하기 위해 제어될 수 있다. 일반적으로, 표면에 분리되지 않고 벌크에서의 불순물 원자들의 통합의 정도는 증착 속도에 비례할 수 있다. 벌크에서 불순물 원자들의 통합의 정도는 예를 들면, 분리 계수에 의해 표현될 수 있다. DCS 또는 트리실란과 같은, 반응성 전구체들의 선택은 또한 비교적 낮은 온도들로 높은 증착 속도들을 가능하게 할 수 있다. 일 실시예에서, 성장 속도는 약 0.1 Å/초 및 약 10 Å/초 사이, 예를 들면 약 3 Å/초일 수 있다.
또한, 고도로 도핑된 제 1 반도체 재료(22)를 형성하는 것이 펄싱된 증착에 의해 형성하는 것을 포함할 때, 반응물 펄스 시간은 제 1 반도체 재료(22)의 두께를 보다 정확하게 제어하도록 제어될 수 있다. 일 실시예에서, 증착의 펄스 지속 기간은 약 1 및 30 초들 사이, 예를 들면 10 초들이다. 일 실시예에서, 반응물 펄스로부터 기인한 제 1 반도체 재료(22)의 두께는 약 1 Å 내지 약 50 Å 사이, 예를 들면, 약 30 Å이다.
상기 설명된 바와 같이 다양한 요인들의 최적화를 통해, 제 1 반도체 재료(22)에서의 전기적 활성 도펀트들의 양은 특정한 사용에 적합한 범위 내에서 제어될 수 있다. 유리하게는, 여기에 설명된 프로세스들은 어떤 추가 도펀트들도 부가되지 않는다는 사실에도 불구하고, 증착 단계로부터의 도펀트 농도가 최종(보다 높은) 농도로부터 독립적일 수 있도록 한다. 따라서, 그 다음의 선택적 에칭이 원하는 레벨로 도펀트 농도를 증가시킬 수 있는 동안 증착은 원하는 농도에 대해 조정될 필요가 없으며 다른 고려사항들(예로서, 증착의 선택성, 반도체 화합물들의 조성 등)에 대해 조정될 수 있다.
도 2(c)는 제 1 도펀트 농도보다 높은 제 2 도펀트 농도로 도펀트를 통합하는 제 1 에칭된 반도체 재료(24)를 남기는, 제 1 반도체 재료의 일 부분을 제거하기 위해 선택적으로 에칭된 후의 제 1 반도체 재료(22)를 예시한다. 여기에 사용된 바와 같이, "선택적 에칭"은 반도체 원자들이 도펀트 원자들의 제거의 속도에 대하여 반도체 재료의 표면으로부터 선택적으로 제거되며, 그에 의해 나머지 에칭된 반도체 재료에 도펀트 원자들을 축적하는 프로세스를 나타낸다.
선택적 에칭에서, 제 1 반도체 층(22)의 표면으로부터 제거되는 반도체 원자들 및 도펀트 원자들의 상대적인 양은 운동 요인들뿐만 아니라 열역학 요인들을 포함한 여러 개의 요인들에 의존할 수 있다. 예를 들면, 휘발성 부산물(예로서, SiCl4 (g) 및 PCl3 (g))을 형성하기 위해 고상 반도체 및 도펀트 원자들(예로서, Si(s) 및 P(s)) 및 기체상 에천트(예로서, Cl2(g)) 사이에서의 평형 반응 속도는 주어진 온도 및 압력에서 제 1 반도체 재료로부터 제거될 수 있는 반도체 원자들 및 도펀트 원자들의 상대적인 양들의 표시일 수 있다. 반도체 재료로 통합된 도펀트들의 양을 결정할 때 중요할 수 있는 다른 요인들은 다른 것들 중에서, 표면 상에 입사된 에천트 종의 플럭스들 및 표면에 전달된 도펀트 에천트 종의 운동 에너지들, 및 반도체 원자들 대 도펀트 원자들의 표면 커버 비를 포함할 수 있다.
다양한 에천트들이 반도체 재료 및 도펀트들에 의존하여, 선택적 에칭 동안 제공될 수 있다. 몇몇 실시예들에서, 에천트 종은 불소-, 염소-, 브로민- 또는 요오드 - 함유 증기 화합물과 같은, 할로겐화물 중 적어도 하나를 포함한다. 에천트 종이 염소 함유 화합물을 포함하는 실시예들에서, 염소 함유 화합물은 Cl2을 포함할 수 있다. 에펀트 종이 Cl2을 포함하는 몇몇 실시예들에서, 에천트 화학 반응은 HCl를 포함하지 않는다. 게다가, 에칭 화학 반응은 또한 때때로 에칭 속도들을 개선하기 위해 사용되는 GeH4과 같은 게르마늄 화합물들을 생략할 수 있다. 이러한 게르마늄 화합물들이 탄소-함유 재료들에 대한 에칭 속도들을 강화할 수 있지만, 그것들은 막에 도펀트들을 선택적으로 남기는데 유해할 수 있다.
실시예들에서, 에천트 종의 유속들은 에칭된 제 1 반도체 재료(24)의 특정한 결과를 달성하기 위해 주어진 총 압력으로 제어될 수 있다. 임의의 이론에 제한되지 않고, 유속들은 제 1 반도체 재료(22)의 표면상에 입사된 에천트 종의 플럭스에 비례할 수 있다. 일 실시예에서, Cl2과 같은 기체상 에천트는 약 10 sccm 및 500 sccm 사이, 예를 들면 약 150 sccm의 유속으로 단일-웨이퍼, 300-mm 직교류 반응실에 도입될 수 있다.
또한, 선택적 에칭 동안 반응실의 총 압력은 에칭된 제 1 반도체 재료(24)의 특정한 결과를 달성하기 위해 제어될 수 있다. 임의의 이론에 제한되지 않고, 총 압력은 에칭되는 제 1 반도체 재료의 표면에 도달하기 전에 언자 충돌들로부터 기인한 에천트 종의 방향성 및 에너지들에 관련될 수 있다. 일 실시예에서, 반응실에서의 총 압력은 약 1 Torr 및 100 Torr 사이, 예를 들면 약 30 Torr의 압력으로 제어될 수 있다.
또한, 불활성 가스는 에천트 종의 부분 압력과는 관계없이 원하는 총 압력을 달성하기 위해 반응기 실에 도입될 수 있다. 일 실시예에서, 불활성 가스(예로서, 분자 질소(N2))는 약 1 slm 및 30 slm 사이, 예를 들면 약 20 slm의 유속으로 반응실에 도입될 수 있다.
실시예들에서, 제 1 반도체(22)의 일 부분을 선택적으로 에칭하는 동안 기판 온도는 에칭된 제 1 반도체 재료(24)의 특정한 결과를 달성하기 위해 선택될 수 있다. 임의의 이론에 제한되지 않고, 에천트 종 및 표면 반도체 및 도펀트 원자들 사이에서의 반응 확률들은 기판 온도에 관련될 수 있다. 일 실시예에서, 기판 온도는 약 350oC 및 약 485oC 사이에서와 같이 약 350˚C 및 약 550˚C사이, 예를 들면 약 465oC에서 유지될 수 있다. 몇몇 실시예들에서, 온도들은 약 400˚C 및 500˚C의 범위에 있다. 몇몇 실시예들에서, 반응물들 및 조건들은 실질적으로 동일한 온도가 증착 단계들 및 에칭 단계들 동안 유지될 수 있도록 하기 위해 선택된다. 다른 실시예들에서, 온도는 증착 단계들 및 에칭 단계들 사이에서 변경될 수 있다.
비교적 낮은 기판 온도들은 예를 들면, 트랜지스터의 소스 또는 드레인 영역 및 채널 영역 사이에서의 계면과 같이, 인접한 재료들에 대한 계단 계면들을 유리하게 제공하기 위해 인시츄 도핑을 위해 유익할 수 있다. 여기에 사용된 바와 같이, "계단(abrupt)"은 고도로 도핑된 반도체 영역 및 인접한(상이하게 도핑되거나 또는 도핑되지 않은) 영역 사이에 개재된 경계 영역이 피크 농도로부터 인시츄 도핑 영역 및 인접한 영역, 예로서 웰 영역 사이에서의 계면에 수직하는 방향으로 측정된 약 50 옹스트롱들만큼 낮은 두께 내에서의 피크 농도의 약 1/e배로 감쇠하는 도펀트의 확산 농도 프로파일을 포함하는 구성을 나타낸다. 경계 영역들은 예를 들면 후속 온도들뿐만 아니라 인시츄 도핑 영역에 대한 프로세싱 온도들이 예를 들면 약 600oC 미만인 채로 있을 때 약 50 옹스트롱들만큼 낮은 두께를 가질 수 있다. 숙련공은 그러나 여기에 교시된 프로세스들이 또한 이러한 경우에 보다 많은 확산이 예상될 수 있는 고온 증착(예로서, 900-1000˚C)과 조합하여 구현될 수 있다는 것을 이해할 것이다.
실시예들에서, 제 1 반도체 재료(22)의 에칭 속도는 에칭된 제 1 반도체 재료(24)의 특정한 결과의 특정한 결과를 달성하기 위해 제어될 수 있다. 임의의 이론에 제한되지 않고, 도펀트 원자들과 비교하여 반도체 원자들의 상이한 에칭 속도들로 인해(예로서, 상이한 활성화 에너지들로 인해), 전체 에칭 속도는 반도체 원자들 및 도펀트 원자들의 상대적인 에칭 속도들의 표시일 수 있다. 일 실시예에서, 에칭 속도는 약 1 Å/초 및 약 40 Å/초 사이, 예를 들면 약 10 Å/초일 수 있다.
또한, 에천트 펄스 시간은 에칭 속도를 보다 정확하게 제어하기 위해 사이클의 에칭 단계 동안 제어될 수 있다. 일 실시예에서, 에칭 펄스 지속 기간은 약 0.1 및 약 6 초들 사이, 예를 들면 2초들이다. 일 실시예에서, 에칭 펄스로부터 기인한 제 1 반도체 층(22)의 제거된 두께의 양은 약 1 Å 및 약 100 Å 사이, 예를 들면 약 20 Å이다.
상기 설명된 바와 같이 다양한 증착 및 선택적 에칭 파라미터들의 최적화를 통해, 제 2 에칭된 반도체 층으로 통합된 전기적 활성 도펀트들의 양은 에칭된 제 1 반도체 재료(24)의 특정한 결과를 달성하기 위해 제어될 수 있다. 일 실시예에서, 결과적인 제 1 에칭된 반도체 재료(24)는 제 1 전기적 활성 농도를 가지며 제 1 반도체 재료(22)의 적절한 보다 낮은 농도로부터 보다 높은 농도로 농축될 수 있다. 또 다른 실시예에서, 결과적인 제 1 에칭된 반도체 재료(24)는 약 20% 이상만큼, 100% 이상 또는 심지어 300% 이상만큼 제 1 반도체 재료(22)보다 높은 제 1 전기적 활성 농도를 가진다. 이하에 설명되는 바와 같이, 기술은 2.5x1021 원자들/cm3 이상 최대 약 1022 원자들/cm3, 예로서 약 5x1021 원자들/cm3 및 7x1021 원자들/cm3 사이를 포함한, 매우 높은 농도들을 달성할 수 있다. 상기 논의된 바와 같이, 그러나, 도펀트 농도의 증착 및 후속 증가의 기술은 이러한 높은 도펀트 농도들에 제한되지 않으며, 임의의 원하는 레벨의 도펀트 농도에 대해 유리할 수 있다. 예를 들면, 증착 파라미터들은 도펀트 농도의 증착-후 조정으로 인해 원하는 도펀트 농도로부터 분리될 수 있다.
도 2(d)는 제 1 에칭된 반도체 재료(24) 상에 형성되며 제 3 도펀트 농도로 도펀트를 통합하는 제 2 반도체 재료(26)를 예시한다. 도 1과 관련되어 상기 논의된 바와 같이, 몇몇 실시예들에서, 제 1 및 제 2 반도체 재료들은 다른 프로세스 조건들 중에서, 증착 속도, 증착 온도, 증착 압력, 반응물 종, 및 반응물 유속들을 포함한 실질적으로 동일한 조건들 하에서 형성되는 반면, 다른 실시예들에서 제 1 및 제 2 반도체 재료들은 실질적으로 상이한 조건들 하에서 형성된다. 양쪽 환경들 모두에서, 도 2(b)에서의 기판(20) 상에 형성된 제 1 반도체 재료(22)와 관련되어 설명된 조건들은 도 2(d)에서의 제 2 반도체 재료(26)를 형성하기 위한 조건들에 유사하게 적용할 수 있다.
도 2(e)는 제 3 도펀트 농도보다 높은 제 4 도펀트 농도로 도펀트를 통합하는 제 2 에칭된 반도체 재료(28)를 남기는, 제 2 반도체 재료의 일 부분을 제거하기 위해 선택적으로 에칭된 후, 제 2 반도체 재료(26)를 예시한다. 도 1과 관련되어 상기 논의된 바와 같이, 몇몇 실시예들에서, 제 1 및 제 2 반도체 재료들의 부분들을 선택적으로 에칭하는 것은 다른 프로세스 조건들 중에서, 에칭 속도, 에칭 온도, 에칭 압력, 에천트 종, 및 에천트 유속들을 포함한 실질적으로 동일한 조건들 하에서 수행되는 반면, 다른 실시예들에서, 제 1 및 제 2 반도체 재료들의 부분들을 선택적으로 에칭하는 것은 실질적으로 상이한 조건들 하에서 수행된다. 양쪽 환경들 모두에서, 도 2(c)에서의 제 1 반도체 재료(22)의 일 부분을 제거하기 위해 선택적으로 에칭하는 것과 관련되어 설명된 조건들은 도 2(e)에서의 제 2 에칭된 반도체 재료(28)를 형성하기 위한 조건들에 유사하게 적용할 수 있다.
도 3은 도 1의 형성 단계(10) 또는 도 2(b)의 제 1 반도체(22)와 같이, 선택적 에칭 없이, 증착 단독으로 전기적 활성 도펀트를 통합한 반도체 재료의 X-선 요동 곡선(30)을 예시한다. 요동 곡선(30)은 (100) Si 기판에 기인하는 기판 피크(32) 및 Si 기판 상에 형성된 반도체 기판에 기인하는 막 피크(34)를 포함한다. 반도체 재료는 각각의 사이클이 도 2(b) 및 도 2(d)와 관련되어 상기 설명된 것과 유사한 증착 단계를 포함하지만 도 2(c) 및 도 2(e)와 관련되어 상기 설명된 것과 유사한 에칭 단계를 포함하지 않는 복수의 사이클들을 포함한 증착 프로세스를 사용하여 형성된다. 증착 단계 동안 형성된 반도체 재료는 465oC의 온도, 30 Torr에서 스로틀링된 압력, 약 50 mg/분의 트리실란(SiH3) 유속, 3000 sccm의 포스핀(PH3) 유속, 및 1.5 slm의 N2 유속을 포함한 증착 조건들 하에서 (100) Si 기판 상에서 P와 함께 원 위치에 Si 도핑된다. 반도체 재료는 단지 N2만이 흐르는 매개 제거 프로세스에 앞서, 각각의 단계가 약 10 초들의 지속 기간을 가지는 30개의 증착 단계들 후 획득된다. 30개의 증착들은 개재된 어떤 에칭 단계도 없는 것으로서, 300 초들의 연속적인 증착과 같다. 결과적인 두께는 약 920 Å인 것으로 측정되었다. 막 피크의 위치에 기초하여, 반도체는 약 1.8x1021 P 원자들/cm3을 갖는 것으로 결정되며, 이것은 단일 결정 Si 막에서 약 3.6 원자 퍼센트의 치환형 P에 대응한다.
도 4는 실시예에 따라, 도펀트를 농축시키기 위해 도 3의 막을 형성하기 위해 사용된 증착 단계들 사이에서의 선택적 에칭에 의해 형성된 전기적 활성 도펀트를 통합한 반도체 재료의 X-선 요동 곡선(40)을 예시한다. 도 3과 유사하게, 요동 곡선(30)은 (100) Si 기판에 기인한 기판 피크(42) 및 Si 기판 상에 형성된 반도체 재료에 기인한 막 피크(44)을 포함한다. 도 3과 달리, 도 4의 반도체 재료는 각각의 사이클이 도 2(b) 및 도 2(d)와 관련되어 상기 설명된 것과 유사한 증착 단계를 포함하며 또한 도 2(c) 및 도 2(e)와 관련되어 상기 설명된 것과 유사한 에칭 단계를 포함하는 복수의 사이클들을 포함한 CDE 프로세스를 사용하여 형성된다. 도 3과 유사하게, 증착 단계 동안 형성된 반도체 재료는 465oC의 온도, 30 Torr에서 스로톨링된 압력, mg/분의 트리실란 유속, 3000 sccm의 포스핀(PH3) 유속, 및 1.5 slm의 N2 유속을 포함한 증착 조건들 하에서 (100) Si 기판 상에서의 P와 원 위치에 Si 도핑된다. 또한, 반도체 재료는 465oC의 온도, 30 Torr에서 스로틀링된 압력, 150 sccm의 염소(Cl2) 유속, 및 20 slm의 N2 유속을 포함한 에칭 조건들 하에서 에칭 단계 동안 에칭된다. 반도체 재료는 각각의 사이클이 약 10 초들의 지속 기간을 가진 증착 단계 및 약 2 초들의 지속 기간을 가진 에칭 단계를 포함하는 30개의 사이클들 후에 획득된다. 각각의 단계들 사이에서, 매개 제거 프로세스가 수행되며, 그 동안 단지 N2만이 흐른다. 반도체 재료는 30개의 사이클들 후에 획득된다. 결과적인 두께는 약 90 Å인 것으로 측정되었다. 막 피크의 위치에 기초하여, 반도체는 약 5.75x1021 P 원자들/cm3을 갖는 것으로 결정되며, 이것은 단일 결정 Si 막에서의 약 11.5 원자 퍼센트의 치환형 P에 대응한다.
도 5는 도펀트 가스 유속의 함수로서 그려진, 실시예들에 따라 형성된 전기적 도펀트를 통합한 반도체 재료들의 도펀트 농도 및 성장 속도의 의존성을 예시한 그래프(50)이다. 그래프(50)의 x-축은 sccm으로 PH3의 유속을 나타낸다. 도 3 및 도 5에서의 실시예들에 대해 상기 설명된 바와 같이, 그래프(50)의 제 1 및 제 2 축들은 사이클당 Å로 표현된 반도체 재료의 평균 인 농도 및 성장 속도를 나타내며, 여기에서 하나의 사이클은 10초 증착 단계 및 2초 에칭 단계를 포함한다. PH3 유속을 제외하고, 다른 프로세스 파라미터들이 도 2(a) 내지 도 2(e)와 관련되어 상기 논의된 프로세스 체제들 내에 있다. 심볼들(52)은 도 3의 반도체 막과 유사하게, 증착 단독으로 형성된 반도체 막들에 대응하는 전기적 활성 인 농도들을 나타낸다. 심볼들(54)은 도 4의 반도체 막과 유사하게, 증착 및 에칭 단계 단독으로 형성된 반도체 막들에 대응하는 전기적 활성 인 농도들을 나타낸다. 예시된 바와 같이, 범위가 500 sccm에서 3000 sccm에 이르는 PH3 유속에 대해, 각각의 사이클에 에칭 단계를 포함하는 것은 약 50% 및 100% 사이에서의 전기적 활성 인 농도에서의 증가를 야기한다.
여전히 도 5를 참조하면, 심볼들(56)은 도 3의 반도체 막과 유사하게, 증착 단계들 단독으로 형성된 반도체 막들에 대응하는 성장 속도들을 나타낸다. 심볼들(58)은 도 4의 반도체 막과 유사하게, 증착 단계들 및 에칭 단계들을 포함한 사이클들을 갖고 형성된 반도체 막들에 대응하는 성장 속도들을 나타낸다.
도 6은 실시예들에 따라, 도펀트를 농축시키기 위해 증착 단계들 사이에서의 선택적 에칭에 의해 형성된 전기적 활성 도펀트를 통합한 반도체 재료들의 실험적인 2차 이온 질량 분석(SIMS) 깊이 프로파일 결과들을 예시한다. SIMS 깊이 프로파일은 요소를 포함한 막이 스퍼터링되는 바와 같이 요소의 스퍼터링된 원자들의 플럭스를 측정함으로써 깊이의 함수로서 요소의 농도를 측정할 수 있다. 특히, 도 6은 상기 논의된 바와 같이, 단일 증착 및 에칭과 대조적으로, 사이클들에서 도펀트를 농축시키기 위해 증착 및 에칭을 행하는 것이 도펀트 농도의 균일성을 희생시키지 않고, 증착이 달성하는 보다 높은 도펀트 농도를 가진 사이클링을 통해 보다 두꺼운 층들의 형성을 허용한다는 것을 예시한다. 제 1 SIMS 깊이 프로파일(62)은 각각 13초들의 지속 기간을 가진 75개의 증착 단계들 및 각각 2초들의 지속 기간을 가진 75개의 에칭 단계들을 포함한 75개의 사이클들을 수행함으로써 증착된 제 1 반도체 막에 대한 인의 농도 프로파일을 나타낸다. 제 1 SIMS 깊이 프로파일(62)은 제 1 반도체 막에서의 인 농도 프로파일을 표현한 평탄 영역(62a)및 제 1 막 및 기판 사이에서의 계면에 가까운 인 농도 프로파일을 표현한 감쇠 영역(62b)을 가진다. 예시된 바와 같이, 평탄 영역(62a)은 뚜렷한 로컬 피크들 없이 비교적 일정하다. 더욱이, 감쇠 영역(62b)은 확산 도핑된 도펀트 프로파일들과 대조적으로, 비교적 급격하다. 사실상, 증착 상태 도펀트 프로파일은 SIMS 분석의 감쇠 영역(62b)에 의해 표시된 것보다 훨씬 더 급격하거나 또는 보다 많은 계단 계면을 가질 것이다. 숙련공에 의해 이해될 바와 같이, SIMS 프로세스는 스퍼터링 동안 증착된 층으로부터 기저 기판으로 더 깊이 원자들을 이끄는 부작용을 가진 스퍼터링을 이용하며, 따라서 SIMS 분석은 SIMS 분석 이전에 존재하는 것보다 증착된 층 아래의 기판에서 보다 많은 도펀트를 표시한다.
제 2 SIMS 깊이 프로파일(64)은 각각 120 초들의 지속 기간을 가진 두 개의 증착 단계들 및 2 초들의 지속 기간을 가진 하나의 매개 에칭 단계를 수행함으로써 증착된 제 2 반도체 막에 대한 인의 농도 프로파일을 나타낸다. 제 1 SIMS 깊이 프로파일에서처럼, 제 2 SIMS 깊이 프로파일(64)은 제 1 반도체 막에서의 인 농도 프로파일을 표현한 평탄 영역(64a) 및 제 1 막 및 기판 사이에서의 계면에 가까운 인 농도 프로파일을 표현한 감쇠 영역(64b)을 가진다. 또한, 제 2 SIMS 깊이 프로파일(64)은 부가적으로 제 2 증착 단계의 막 위치에 가까운 인 농도를 표현한, 국소화된 피크 농도 영역(64c)을 가진다.
다양한 수정들 및 변화들이 본 발명의 사상 및 범위로부터 벗어나지 않고 본 발명에서 이루어질 수 있다는 것이 이 기술분야의 숙련자들에게 명백할 것이다. 따라서, 본 발명은 그것들이 첨부된 청구항들 또는 그것들의 등가물들의 범위 내에 있는 경우에만 본 발명의 수정들 및 변화들을 커버하도록 의도된다.

Claims (28)

  1. 주기적 증착 및 에칭을 통해 반도체 막에 전기적 도펀트를 통합하는 방법으로서,
    반도체 원자들 중에서 상기 도펀트 원자들을 통합하는 상기 반도체 막을 형성하는 단계로서, 상기 도펀트 원자들은 제 1 도펀트 농도로 통합되는, 상기 반도체 막을 형성하는 단계; 및
    상기 반도체 막의 일부를 에칭하는 단계로서, 상기 에칭하는 단계는 상기 제 1 도펀트 농도보다 높은 제 2 도펀트 농도를 갖는 상기 반도체 막의 남아 있는 부분을 남기도록 상기 도펀트에 대하여 반도체 원자들을 선택적으로(preferentially) 제거하는, 상기 에칭하는 단계;를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  2. 주기적 증착 및 에칭을 통해 반도체 막에 전기적 도펀트를 통합하는 방법으로서,
    제1 도펀트 농도로 상기 도펀트를 통합하는 제 1 반도체 재료를 형성하는 단계;
    상기 제 1 반도체 재료의 일 부분을 선택적으로 에칭하는 단계로서, 상기 선택적으로 에칭하는 단계는 상기 제 1 도펀트 농도보다 높은 제 2 도펀트 농도로 상기 도펀트를 통합하는 제 1 에칭된 반도체 재료를 남기는, 상기 선택적으로 에칭하는 단계;
    상기 제 1 에칭된 반도체 재료 상에 제 2 반도체 재료를 형성하는 단계로서, 상기 제 2 반도체 재료는 제 3 도펀트 농도로 상기 도펀트를 통합하는, 상기 제 2 반도체 재료 형성 단계; 및
    상기 제 3 도펀트 농도보다 높은 제 4 도펀트 농도로 상기 도펀트를 통합한 제 2 에칭된 반도체 재료를 남기기 위해 상기 제 2 반도체 재료의 일 부분을 선택적으로 에칭하는 단계;를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  3. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계는 인시츄 도핑된 실리콘을 포함하는 제 1 및 제 2 반도체 층들을 화학적 기상 증착하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  4. 청구항 2에 있어서, 상기 도펀트는 n-형 도펀트를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  5. 청구항 2에 있어서, 상기 도펀트는 인을 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  6. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계 및 상기 제 1 및 제 2 반도체 재료들의 상기 부분들을 선택적으로 에칭하는 단계는 400℃ 내지 500℃에서의 기판 온도에서 실행되는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  7. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계 및 상기 제 1 및 제 2 반도체 재료들의 상기 부분들을 선택적으로 에칭하는 단계는 20 Torr 내지 40 Torr에서의 압력에서 실행되는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  8. 청구항 2에 있어서, 상기 제 1 반도체 재료를 화학적 기상 증착하는 단계는 5x1020/cm3 내지 2.5x1021/cm3 에서의 제 1 전기적 활성 농도를 갖도록 상기 도펀트를 통합하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  9. 청구항 2에 있어서, 상기 반도체 막에서의 상기 도펀트들의 농도는 7x1020/cm3 내지 4.5x1021/cm3 인, 반도체 막에 전기적 도펀트를 통합하는 방법.
  10. 청구항 2에 있어서, 상기 실리콘을 포함하는 제 1 및 제 2 반도체 층들을 화학적 기상 증착하는 단계는 에피택셜로 증착하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  11. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료를 형성하는 단계는 5초 내지 15초의 지속 기간 동안 증착하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  12. 청구항 11에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계는 20 Å 내지 60 Å의 두께를 증착시키는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  13. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들의 부분들을 선택적으로 에칭하는 단계는 1 초 내지 3 초의 지속 기간 동안 에칭하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  14. 청구항 12에 있어서, 상기 제 1 및 제 2 반도체 재료들의 부분들을 선택적으로 에칭하는 단계는 15 Å 내지 55 Å의 두께를 에칭하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  15. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계는 0.1 원자 % 미만의 탄소를 통합하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  16. 청구항 2에 있어서, 상기 제 1 및 제 2 반도체 재료들을 형성하는 단계는 탄소 함유 전구체를 포함하지 않는 전구체들을 사용하여 도핑된 실리콘을 포함하는 제 1 및 제 2 반도체 층들을 화학적 기상 증착하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  17. 청구항 2에 있어서, 상기 제 1 반도체 재료의 상기 부분을 선택적으로 에칭하는 단계 및 상기 제 2 반도체 재료의 상기 부분을 선택적으로 에칭하는 단계는 게르마늄 소스를 포함하지 않는 에천트들을 사용하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  18. 청구항 2에 있어서, 상기 제 1 반도체 재료의 상기 부분을 선택적으로 에칭하는 단계 및 상기 제 2 반도체 재료의 상기 부분을 선택적으로 에칭하는 단계는 염산(HCl)을 포함하지 않는 에천트들을 사용하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  19. 도핑된 반도체를 형성하는 방법으로서,
    전기적 도펀트를 통합한 반도체 층을 증착시키는 단계; 및
    그 뒤에 상기 반도체 재료로부터 상기 전기적 도펀트가 제거되는 것보다 높은 속도로 상기 반도체 층으로부터 상기 반도체 재료가 제거되도록 선택적으로 에칭함에 의해, 전기적 도펀트를 부가하지 않고 상기 전기적 도펀트의 농도를 증가시키는 단계를 포함하는, 도핑된 반도체를 형성하는 방법.
  20. 삭제
  21. 청구항 19에 있어서, 선택적으로 에칭하는 단계는 상기 반도체 층으로부터 상기 반도체 재료의 50% 이상을 제거하는 단계를 포함하는, 도핑된 반도체를 형성하는 방법.
  22. 청구항 1 내지 청구항 19, 및 청구항 21 중 어느 하나에 기재된 방법에 의해 형성된 반도체 디바이스로서,
    기판; 및
    상기 기판 상의 증착 상태 에피택셜 반도체 층;을 포함하며,
    상기 증착 상태 에피택셜 반도체 층은 15 원자%를 초과하는 균일 도펀트 농도를 갖는 것을 특징으로 하는, 반도체 디바이스.
  23. 청구항 22에 있어서, 상기 에피택셜 반도체 층은 증착 상태, 인시츄 도핑된 층의 도펀트 프로파일 특성을 갖는, 반도체 디바이스.
  24. 청구항 22에 있어서, 상기 에피택셜 반도체 층은 변형된 단일 결정 영역을 포함하는, 반도체 디바이스.
  25. 청구항 22에 있어서, 상기 도펀트는 인을 포함하는, 반도체 디바이스.
  26. 청구항 1에 있어서, 상기 에칭하는 단계는 할라이드-함유 기체 화합물을 포함하는 에천트를 사용하여 반도체 원자들을 선택적으로 제거하는 단계를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  27. 청구항 26에 있어서, 상기 에천트는 Cl2를 포함하는, 반도체 막에 전기적 도펀트를 통합하는 방법.
  28. 청구항 26에 있어서, 상기 에천트는 HCl을 포함하지 않는, 반도체 막에 전기적 도펀트를 통합하는 방법.
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