TWI414006B - 含有矽及碳之磷摻雜磊晶層的原位形成方法 - Google Patents

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Description

含有矽及碳之磷摻雜磊晶層的原位形成方法
本發明之實施例涉及原位(in-situ)形成含矽及碳之磷摻雜磊晶層，特定實施例係關於在諸如金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)之類的半導體元件中形成此種磊晶層。
流經MOS電晶體之通道的電流量係直接與通道中載子(carrier)的遷移率(mobility)成比例，使用高遷移率之MOS電晶體使得更多電流流動，並造成較快之電路效能。可藉由在通道中產生機械應力而可使載子在MOS電晶體之通道中的遷移率增加。處於壓縮應變之通道(例如生長在矽上之矽鍺通道層)具有大幅增進的電洞遷移率，以提供pMOS電晶體。處於拉伸應變之通道(例如生長在鬆弛矽鍺上的薄矽通道層)可達到大幅增進之電子遷移率，以提供nMOS電晶體。
亦可藉由形成一或多層之碳摻雜矽磊晶層而提供處於拉伸應變下之nMOS電晶體通道，而其係與pMOS電晶體中的壓縮應變SiGe通道為互補。因此，碳摻雜矽及矽鍺磊晶層可分別沉積在nMOS及pMOS電晶體之源極/汲極。源極及汲極區可藉由選擇性Si乾蝕刻而為平坦或凹陷。當經過適當之製造，覆蓋有碳摻雜矽磊晶之nMOS源極及汲極會施加拉伸應變於通道中，並增加nMOS驅動電流。
為了利用碳摻雜矽磊晶而達到具有凹陷源極/汲極之nMOS電晶體的通道中增進之電子遷移率，係期望藉由選擇性沉積或是後沉積處理而在源極/汲極上形成碳摻雜矽磊晶層。再者，亦期望碳摻雜矽磊晶層含有取代C原子，以在通道中誘導拉伸應變。在碳摻雜矽源極/汲極中具有較多之取代C含量可達到較高之通道拉伸應變。
一般來說，100奈米以下(sub-100 nm)的CMOS(互補金氧半導體)元件需要小於30 nm之接面深度。通常使用選擇性磊晶沉積而在接面中形成含矽材料(例如：Si、SiGe及SiC)之磊晶層。選擇性磊晶沉積係允許磊晶層生長在矽場區(silicon moat)上，而非生長在介電區域上。選擇性磊晶可以用於半導體元件中，例如作為高起之源極/汲極、源極/汲極延伸部、接點插塞或雙極元件之基底層沉積。
典型之選擇性磊晶製程包括沉積反應及蝕刻反應。在沉積製程中，磊晶層係形成在單晶表面上，多晶層則沉積在至少第二層上(例如：既存之多晶層及/或非晶層)。沉積反應及蝕刻反應可同時發生，且對於磊晶層及多晶層有相對不同的反應速率。然而，沉積的多晶層通常較磊晶層而以較快之速率蝕刻。因此，藉由改變蝕刻劑氣體的濃度，選擇性製程之淨結果係造成磊晶材料之沉積，以及有限(或是無)的多晶材料沉積。舉例來說，選擇性磊晶製程可造成含矽材料之磊晶層形成在單晶矽表面上，而無沉積在間隙物(spacer)上。
含矽材料之選擇性磊晶沉積成為在高起之源極/汲極及源極/汲極延伸部特徵結構之形成過程中的有用技術，舉例來說，在含矽MOSFET(金氧半場效電晶體)元件之形成過程中。源極/汲極延伸部特徵結構之製造係藉由蝕刻矽表面以形成凹陷之源極/汲極特徵結構，並接著藉由以選擇性生長的磊晶層(例如矽鍺【SiGe】材料)來填充被蝕刻的表面。選擇性磊晶允許近乎完全的摻質活化並伴隨有原位摻雜，因而可省略後退火處理。因此，接面深度可藉由矽蝕刻及選擇性磊晶而精確地界定。另一方面，超淺源極/汲極接面必然地會造成串聯電組的增加。另外，在矽化物形成過程中的接面消耗(junction consumption)更會使串聯電組增加。為了補償接面消耗，高起的源極/汲極係磊晶地及選擇性地生長在接面上。一般來說，高起的源極/汲極層為未摻雜矽。
在含矽層之沉積過程中，沉積氣體可包括有元素摻質源(例如硼、砷、磷、鎵、或鋁)，因而造成磊晶層之原位摻雜。摻質係提供沉積的含矽化合物具有多種傳導特性，例如電子元件所需之在受控及期望路徑中的方向性電子流。
目前的選擇性磊晶製程通常需要高反應溫度，例如約800℃、1000℃或更高，此種高溫通常為製造過程所不期望具有的，此乃因為熱預算之考量及可能發生在基材表面之未受控的氮化反應。另外，在較高製程溫度下，透過一般選擇性Si：C磊晶製程所併入之大多數的C原子會佔據Si 晶格之非取代(即，空隙)部位。藉由降低生長溫度，可達到較高部分的取代碳層級(例如：在550℃之生長溫度下可達到接近100%)，然而，在此種低溫下之慢速生長速率對於元件應用係為不期望的，且此種選擇性處理在較低溫度下為不可能發生的。再者，摻雜有磷之Si：C薄膜存在有更低的生長速率。
因此，係需要一種製程，其可磊晶地沉積矽及含矽化合物，並伴隨有例如磷之摻質。再者，該製程應存在有快速之沉積速率、維持製程溫度(例如約800℃或更低，且較佳為700℃或更低)，並具有高取代碳濃度。此種方法可用於電晶體元件之製造。
本發明之一實施例係關於形成及處理含有矽、碳及磷之磊晶層的方法。其他實施例係關於製造電晶體元件之方法，該電晶體元件包括含有矽、碳及磷之磊晶層。根據本發明之實施例，Si：C薄膜中的取代碳含量係增加。在一或多個實施例中，當沉積過程中的壓力升高至至少約100托(Torr)時，磊晶生長及蝕刻劑活性亦增加。
根據本發明之一實施例，提供一種用於在基材上形成含有矽及碳之磊晶層的方法，該方法包括：將一基材放置在製程室中；以及將基材暴露於一矽源、碳源及磷源，並同時使製程室中的壓力維持在至少約100托，以在基材之至少一部分上形成摻雜有磷之Si：C磊晶薄膜。在部分實施 例中，製程室中的壓力係維持在至少約200托。在特定實施例中，壓力係維持在約300托。在一實施例中，製程室中的溫度係小於或等於約700℃。根據一或多個實施例，所形成之磊晶薄膜含有取代碳(substitutional carbon)，而取代碳佔薄膜中所含之總碳的至少約40%(例如50%)。在部分實施例中，磷源包括膦(phosphine)，且該磊晶薄膜中之磷濃度至少為約1020 原子/立方公分(atoms/cm3 )。
根據部分實施例，基材包括一單晶表面及至少一第二表面，第二表面係選自非晶表面、多晶表面及其組成，其中磊晶層係形成在單晶表面上，非晶或多晶層則形成在第二表面上。在一或多個實施例中，可藉由將基材暴露於一蝕刻氣體而進一步處理基材。根據一或多個實施例，蝕刻氣體可包括HCl，且暴露於蝕刻氣體之步驟係發生在小於約700℃之溫度。
在一或多個實施例中，係提供在一基材上形成含有矽及碳之磊晶層的方法，該方法包括：將一基材放置於製程室中，該基材包括一單晶表面及至少一第二表面，該第二表面選自非晶表面、多晶表面及其組成；以及將基材暴露於矽源、碳源、磷源及蝕刻源，並同時將製程室中的壓力維持在至少約100托(例如大於約200托)，以在單晶表面上形成摻雜有磷之矽碳磊晶薄膜，而不生長在第二表面上。在一或多個實施例中，第二表面包括介電表面。
本發明之製程可以作為電晶體製程之製造步驟。因此，本發明之實施例係關於製造電晶體之方法，該方法包 括：在一製程室中，於一基材上形成一閘極介電層；在該閘極介電層上形成一閘極電極；在基材上之閘極電極的相對側上形成源極/汲極區，並在源極/汲極區之間界定出一通道區；以及直接在源極/汲極區上沉積一磊晶薄膜，該磊晶薄膜含有矽及碳且摻雜有磷，而在上述步驟之同時係將製程室中的壓力維持在至少約100托。製程條件可如上所述而作調整。
上方說明係廣泛地提出本發明之部分特徵結構及技術優點。熟悉此技術領域之人士應瞭解所揭露之特定實施例可容易地作為屬於本發明之範疇內之其他結構或製程之改良及設計之基礎。且熟悉此技術領域之人士亦應瞭解此種等效實施例並未偏離如後方申請專利範圍所界定之本發明的精神及範疇。
本發明之實施例一般係提供一種形成磊晶層之方法，該磊晶層含有矽及碳且摻雜磷。其他實施例係關於製造電晶體之方法。根據一或多個實施例，在磊晶沉積之過程中，製程室之壓力至少為約100 Torr(托)。在特定實施例中，壓力可以為至少約200托或至少約300托。
此處所使用之磊晶沉積係指基材上之單晶層沉積，故沉積層之結晶結構會符合基材之結晶結構。因此，磊晶層或薄膜係為一單晶層或薄膜，其結晶結構係符合基材之結晶結構。磊晶層係與塊體基材及多晶層區分開。
根據本發明之實施例，磊晶薄膜所沉積之基材通常為 矽基材，且其可以為圖案化(patterned)之基材。圖案化之基材係為基材表面內或基材表面上形成有電子特徵結構之基材。圖案化基材可含有單晶表面以及非單晶之至少一第二表面，例如多晶或非晶表面。單晶表面包括裸晶基材或是沉積之單晶層，其通常由例如矽、矽鍺或矽碳之材料製成。多晶或是非晶表面可包括介電材料，例如氧化物或是氮化物，特定的說是氧化矽或是氮化矽，以及非晶矽表面。
矽碳層可利用磊晶製程而在一適當製程室中進行沉積，此製程室例如為購自加州聖克拉拉之應用材料公司(Applied Materials)的Epi RP或Centura。一般來說，製程室在整個磊晶製程中係維持在一致之溫度下，然而，部分步驟可以在不同的溫度下進行。製程室維持在溫度介於約250℃~約1000℃之間，例如介於約500℃~約900℃之間。進行磊晶製程之適當溫度係取決於用於沉積及/或蝕刻含碳及矽材料的特定前驅物，且可由熟悉此技藝之人士能判定。製程室通常維持在約0.1托~約600托，而壓力在沉積步驟過程中以及沉積步驟之間變動，但一般係維持恆定。
在磊晶沉積製程中，基材係暴露於沉積氣體，以在單晶表面上形成磊晶層，同時在第二表面上形成多晶層。沉積製程之特定暴露時間的決定係與蝕刻處理之暴露時間，以及製程中所使用之特定前驅物及溫度相關。一般來說，基材係暴露於沉積氣體足夠長的時間，以形成磊晶層之最大厚度，並且形成多晶層之最小厚度，而使多晶層在沉積 期間可被輕易地蝕刻移除。
沉積氣體含有至少一矽源、一載氣以及一碳源。在一選擇性實施例中，沉積氣體可包括至少一蝕刻劑，例如氯化氫或氯。
矽源通常提供至製程室之速率為約5 sccm~約500 sccm，舉例來說，約10 sccm~約300 sccm，且特定地為約50 sccm~約200 sccm，更特定地為100 sccm。可用於沉積氣體中以沉積含矽及碳之化合物的矽源包括但不限於為矽烷、鹵化矽烷及有機矽烷。矽烷包括矽烷(SiH4 )以及具有實驗式為Six H(2x+2) 之較高層級的矽烷，例如二矽烷(Si2 H6 )、三矽烷(Si3 H8 )以及四矽烷(Si4 H10 )等。鹵化矽烷包括具有實驗式為X’y Six H(2x+2-y) 之化合物，其中X’=F、Cl、Br或I，例如：六氯二矽烷(Si2 Cl6 )、四氯矽烷(SiCl4 )、二氯矽烷(Cl2 SiH2 )以及三氯矽烷(Cl3 SiH)。有機矽烷包括具有實驗式為Ry Six H(2x+2-y) 之化合物，其中R=甲基、乙基、丙基或丁基，例如甲基矽烷((CH3 )SiH3 )、二甲基矽烷((CH3 )2 SiH2 )、乙基矽烷((CH3 CH2 )SiH3 )、甲基二矽烷((CH3 )Si2 H5 )、二甲基二矽烷((CH3 )2 Si2 H4 )及六甲基二矽烷((CH3 )6 Si2 )。
矽源通常伴隨載氣而輸送至製程室中。載氣之流速介於約1 slm(標準狀態下單位時間之體積流率)~約100 slm，例如約5 slm~約75 slm，更特定地為約10 slm~約50 slm，例如約25 slm。載氣可包括氮氣(N2 )、氫氣(H2 )、氬氣、氦氣及其組合。惰性載氣為較佳的，且包括氮氣、 氬氣、氦氣及其組合。載氣之選擇係基於磊晶製程中所使用之前驅物及/或製程溫度。通常在各個步驟中係使用相同之載氣。然而，部分實施例可以在特定步驟中使用不同之載氣。
步驟中提供至製程室之碳源係伴隨矽源及載氣以形成含矽及碳之化合物，例如矽碳物質，碳源提供至製程室之速率通常介於約0.1 sccm~約20 sccm，例如約0.5 sccm~約10 sccm，且更特定係介於約1 sccm~約5 sccm，例如約2 sccm。可用於沉積含矽及碳之化合物的碳源包括但不限於為有機矽烷、乙基、丙基及丁基之烴、烯烴、炔烴。此種碳源包括甲基矽烷(CH3 SiH3 )、二甲基矽烷((CH3 )2 SiH2 )、三甲基矽烷((CH3 )3 SiH)、乙基矽烷(CH3 CH2 SiH3 )、甲烷(CH4 )、乙烯(C2 H4 )、乙炔(C2 H2 )、丙烷(C3 H8 )、丙烯(C3 H6 )等。磊晶層之碳濃度係介於約200 ppm~約5原子百分比(atomic %)，舉例來說，介於約1 atomic%~約3 atomic%，更特定地為至少2 atomic%，或至少為約1.5 atomic%。在一實施例中，磊晶層中的碳濃度為漸變的(graded)，較佳的，磊晶層之較低部分相對於較高部分而具有較高之碳濃度。可選擇地，鍺源及碳源可以伴隨矽源及載氣而一同加入製程室中，以形成含矽及碳之化合物，例如矽鍺碳物質。
沉積製程結束。在一實例中，可以利用淨化氣體(purge gas)或是載氣來沖洗製程室，及/或利用真空幫浦而將製程室排空。淨氣及/或排氣處理係將過多的製程氣體、反應 副產物及其他污染物移除。在另一實例中，一旦沉積製程結束，蝕刻處理則接著進行，而不需對製程室進行淨氣及/或排氣動作。
蝕刻
可進行一選擇性蝕刻處理，蝕刻處理係移除基材表面上之部分磊晶層。蝕刻處理移除磊晶或單晶物質以及非晶或多晶物質兩者。沉積在基材表面上之多晶層(若有的話)相較於磊晶層而以較快之速度移除。蝕刻處理之持續時間與沉積製程之持續時間係達成平衡，藉以獲得磊晶層選擇性地形成在基材上之期望區域的淨沉積結果。因此，沉積製程及蝕刻處理之淨結果為形成選擇性地及磊晶地生長之含矽及碳之物質，並同時使得多晶物質(若有的話)之生長最少化。
在蝕刻處理期間，基材暴露於蝕刻氣體之時間為約10秒~約90秒，例如約20秒~60秒，且更特定地為約30秒~約45秒。蝕刻氣體包括至少一蝕刻劑及載氣。蝕刻劑通常供應至製程室之速度為約10 sccm~約700 sccm，例如介於約50 sccm~約500 sccm。蝕刻氣體中所使用之蝕刻劑可包括氯(Cl2 )、氯化氫(HCl)、三氯化硼(BCl3 )、氯甲烷(CH3 Cl)、四氯化碳(CCl4 )、氟化氯(ClF3 )及其組合。較佳的，係使用氯或氯化氫作為蝕刻劑。
蝕刻劑通常與載氣一同提供至製程室。載氣的流速介於約1 slm~約100 slm，例如約5 slm~約75 slm，更特 定地為約10 slm~約50 slm，例如為約25 slm。載氣通常包括氮氣(N2 )、氫氣(H2 )、氬氣、氦氣及其組合。在部分實施例中，較佳為惰性載氣，包括氮氣、氬氣、氦氣及其組合。載氣係根據特定之前驅物及/或磊晶製程中所使用之溫度而選擇。
蝕刻處理結束。在一實例中，可以利用淨化氣體或是載氣來沖洗製程室，及/或利用真空幫浦而將製程室排空。淨氣及/或排氣處理係將過多的蝕刻氣體、反應副產物及其他污染物移除。在另一實例中，一旦蝕刻處理結束，則接著量測磊晶層之厚度，而不需對製程室進行淨氣及/或排氣動作。
可測定磊晶層及多晶層的厚度。一旦達到預定厚度，則接著停止磊晶製程。然而，一旦未達到預定厚度，則接著重複循環進行沉積製程直到達到期望厚度。所生長的磊晶層厚度係介於約10Å~約2000 Å，例如約100 Å~約1500 Å，更特定地為約400 Å~約1200 Å，例如約800 Å。所沉積之多晶層(若有的話)厚度係介於一原子層~約500 Å之間。磊晶之含矽及碳層或是多晶之含矽及碳層的期望或預定厚度對於特定之製程係為特有的。在一實例中，磊晶層可達到預定厚度且同時多晶層為太厚。
摻質暴露
在磊晶沉積期間，磊晶層係暴露於摻質。一般的摻質包括至少一摻質化合物，以提供元素摻質源，例如：硼、 砷、磷、鎵或鋁。在本發明之特定實施例中，含矽及碳之化合物為摻雜n型(doped n-type)，例如摻雜有濃度介於約1015 atoms/cm3 (原子/立方公分)~約1021 atoms/cm3 之磷及/或砷。
通常將摻質源提供至製程室中。摻質源可包括胂(AsH3 )、膦(PH3 )以及烷基膦，例如具有實驗式Rx PH(3-x) ，其中R=甲基、乙基、丙基或丁基，且x=1、2或3。烷基膦包括三甲基膦((CH3 )3 P)、二甲基膦((CH3 )2 PH)、三乙基膦((CH3 CH2 )3 P)及二乙基膦((CH3 CH2 )2 PH)。
本發明之特定實施例關於在超過100托(Torr)之高壓下形成原位磷摻雜之選擇性Si：C磊晶層。超過100托之高壓會造成生長速率增加以及取代碳濃度增加，如「第1圖」所示。實驗進行之溫度及矽與碳前驅物與載氣之流速係維持恆定。在不同之實驗中，壓力則改變為6托、100托及300托，結果係示於「第1圖」中。如「第1圖」所示，較高的壓力係造成較高之取代碳濃度。更特定的說，在其他製程條件保持恆定之下，於6托之壓力下所產生之樣品，其取代碳為0.8%；於100托之壓力下所產生之樣品，其取代碳為1.1%；於300托之壓力下所產生之樣品，其取代碳為1.4%。
根據本發明之一實施例，在選擇性Si：C磊晶之適當製程實例中係造成磷濃度大於約2×1020 atoms/cm3 、碳濃度為約1.3 atomic%，以及取代層級為約0.6 atomic%。製程 室可維持在約700℃之溫度、約300托之壓力、10 slm之氫氣載氣流速、200 sccm之二氯矽烷源之氣體流速以及30 sccm之HCl流速之下。甲基矽烷(稀釋於氫氣中為1%)之流速為240 sccm，膦(稀釋於氫氣中為1%)之流速為240 sccm。所有製程氣體同時流入製程室中，且摻雜有磷的含碳之矽層係形成於基材上。觀察到於較高壓力下所產生之樣品具有較高之HCl蝕刻活性。因此，根據本發明之實施例，在HCl活性較弱之溫度下(例如小於約700℃)所進行之蝕刻可以採用較高壓製程。在產生磷摻雜之實例中，二次離子質譜儀(SIMS)數據顯示超過100托之壓力會造成磷含量大於2×1020 atoms/cm3 。
上述類型之製程可用於選擇性沉積製程中，其中沉積及蝕刻氣體係同時流入腔室中，而造成基材之單晶表面上具有摻雜磷之Si：C磊晶薄膜，但在介電表面上並無任何生長情形。在較高壓力下之較高HCl活性係允許蝕刻於較低溫下進行，例如低於約700℃。
根據本發明之實施例的磊晶薄膜可更進行退火處理，例如藉由快速熱製程，如：快速熱退火、快速熱處理、雷射退火、微秒退火及/或尖峰退火或閃光退火或其組合。退火溫度取決於所使用之製程。
本發明之一或多個實施例提供特別可用於形成互補金氧半導體(CMOS)積體電路元件之方法，且將於下描述之。其他元件及應用亦屬於本發明之範圍。「第2圖」繪示一般CMOS元件之FET對的部分剖面視圖。元件100包括 在形成井(well)之後的半導體基材，該些井提供NMOS元件及PMOS元件之源極/汲極區、閘極介電層及閘極電極。元件100可以藉由習知之半導體製程來形成，例如：生長單晶矽並藉由溝渠蝕刻而形成淺溝渠隔離結構，以及在溝渠開口中生長或沉積介電質。形成該些結構之詳細步驟為此技術領域所熟知者，故在此處不再贅述。
元件100包括：摻雜有p型材料之半導體基材155(例如矽基材)、基材155上之p型磊晶矽層165、定義於磊晶層165中的p型井區120及n型井區150、定義於p型井區120中的n型電晶體(NMOS FET)110，以及定義於n型井區150中的p型電晶體(NMOS FET)140。第一隔離區158係電性隔離n型電晶體110及p型電晶體140，第二隔離區160係將電晶體110、140與基材155上之其他半導體元件電性隔離。
根據本發明之一或多個實施例，NMOS電晶體110包括閘極電極122、第一源極區114及汲極區116。NMOS閘極電極122的厚度係為可變的，並可基於元件效能之考量而做調整。NMOS閘極電極122的功函數係相應於N型元件之功函數。源極及汲極區係為位於閘極電極122之相對側的n型區域。通道區118係位於源極區114與汲極區116之間。閘極介電層112分隔通道區118與閘極電極122。用於形成NMOS閘極電極122與介電層之製程係為此技術領域熟知者，故在此不再贅述。
根據一或多個實施例，PMOS電晶體140包括閘極電 極152、源極區144及汲極區146。PMOS閘極電極152的厚度係為可變的，並可基於元件效能之考量而做調整。PMOS閘極電極152的功函數係相應於N型元件之功函數。源極及汲極區係為位於閘極電極152之相對側的p型區域。通道區148係位於源極區144與汲極區146之間。閘極介電層142分隔通道區148與閘極電極152。介電層142係使閘極電極152與通道區148絕緣。應了解「第2圖」所示以及上方所描述之之電晶體110、140結構係僅作為示範性，然而材料及層中的多種變化例亦屬於本發明之範疇。
現請參照「第3圖」，其係顯示「第2圖」之NMOS元件110在間隙物、源極/汲極區上之層(例如矽化物層)形成以及蝕刻終止層形成之後的額外細節。應了解「第3圖」所示之PMOS元件可含有相似之間隙物及層，其尺寸及/或組成可經修改以影響NMOS元件之通道中所誘導的應力，如下所描述者。然而，為了說明之目的，僅示出並詳細描述NMOS元件。
「第3圖」係顯示間隙物175可以由併入閘極119周圍之適當介電材料形成。偏移間隙物177亦可設置於各個間隙物175之周圍。用於形成間隙物175、177之形狀、尺寸及厚度的製程係為此技術領域所熟知者，故在此處不再贅述。金屬矽化物層179可以形成於源極區114與汲極區116之上。金屬矽化物層179可以藉由適當之製程(例如濺鍍或物理氣相沉積【PVD】)並由適當之金屬形成，例如： 鎳、鈦或鈷。矽化物層179可擴散至部分之下方表面。汲極區116之高度係由箭頭181顯示，而其係為基材表面180至矽化物層179之頂端的距離。源極與汲極區的面183係顯示為具角度的表面。如同熟悉此技術領域之人士所能了解者，上述之示範性元件可以經過修改而包括具有Si：C磊晶層的源極/汲極或源極/汲極延伸部，而其更可根據本發明之方法而進一步修改之。
說明書中任何參照「一實施例」、「部分實施例」、「一或多個實施例」之詞係指與該實施例關聯描述之一特定特徵結構、構造、材料或是特徵係包括在本發明之至少一實施例中。因此，在說明書中出現的此種用詞並非一定皆指向相同的實施例。再者，特定之特徵結構、構造、材料或是特徵可以利用適當方式而組合在一或多個實施例中。上述方法之描述順序不應作為限制之用，上述方法可利用順序外之操作，或是經過省略或是附加。
惟本發明雖以較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技術人員，在不脫離本發明的精神和範圍內所作的更動與潤飾，仍應屬本發明的技術範疇。
100‧‧‧元件
110,140‧‧‧電晶體
112,142‧‧‧介電層
114,144‧‧‧源極區
116,146‧‧‧汲極區
118,148‧‧‧通道區
119‧‧‧閘極
120,150‧‧‧井區
122,152‧‧‧閘極電極
155‧‧‧基材
158,160‧‧‧隔離區
165‧‧‧矽層/磊晶層
175‧‧‧間隙物
177‧‧‧間隙物
179‧‧‧矽化物層
180‧‧‧表面
181‧‧‧箭頭
183‧‧‧面
為讓本發明之上述特徵更明顯易懂，可配合參考實施例說明，其部分乃繪示如附圖式。須注意的是，雖然所附圖式揭露本發明特定實施例，但其並非用以限定本發明之精神與範圍，任何熟習此技藝者，當可作各種之更動與潤 飾而得等效實施例。
第1圖，繪示在高壓下之含有碳及矽之磊晶層的高解析度X射線繞射光譜(HR-XRD spectra)；第2圖，繪示根據本發明之一實施例的場效電晶體對之剖面視圖；以及第3圖，繪示第2圖之PMOS場效電晶體的剖面視圖，其在元件上形成有額外層。

Claims (11)

  1. 一種在一基材上形成一含有矽及碳之磊晶層的方法，包括將一基材置放在一製程室中，其中該基材包括一單晶表面及至少一第二表面，該第二表面係選自一非晶表面、一多晶表面及上述表面之組合，其中一磊晶層係形成於該單晶表面上，且一多晶層係形成於該第二表面上；將該基材暴露於一矽源、一碳源及一磷源，並同時將該製程室中的壓力維持在約200托(Torr)以上，以在該基材之至少一部分上形成一摻雜有磷之矽碳磊晶薄膜(Si：C epitaxial film)；以及將該基材暴露於包括氯化氫(HCl)之一蝕刻氣體以進一步處理該基材，其中該製程室中的溫度係小於或等於約700℃。
  2. 如申請專利範圍第1項所述之方法，其中該製程室中的壓力維持在至少約300托。
  3. 如申請專利範圍第1項所述之方法，其中所形成之該磊晶薄膜含有取代碳(substitutional carbon)，而取代碳至少為該磊晶薄膜中之總含碳量的約50%。
  4. 如申請專利範圍第1項所述之方法，其中該磷源包括膦 (phosphine)，且該磊晶薄膜中之磷濃度至少為約1020 原子/立方公分(atoms/cm3 )。
  5. 一種在一基材上形成一含有矽及碳之磊晶層的方法，包括：將一基材置放在一製程室中，該基材包括一單晶表面及至少一第二表面，該第二表面係選自一非晶表面、一多晶表面及上述表面之組合；將該基材暴露於一矽源、一碳源、一磷源及包括氯化氫(HCl)之一蝕刻源，並同時將該製程室中的壓力維持在約200托(Torr)以上而溫度維持在約700℃以下，以在該單晶表面上形成一摻雜有磷之矽碳磊晶薄膜，而不生長在該第二表面上。
  6. 如申請專利範圍第5項所述之方法，其中該第二表面包括一介電表面。
  7. 如申請專利範圍第5項所述之方法，其中所形成之該矽碳磊晶薄膜中之磷濃度大於約1020 原子/立方公分(atoms/cm3 )。
  8. 如申請專利範圍第1項所述之方法，其中該矽碳磊晶薄膜係在一電晶體製程之製造步驟中沉積，該製程包括： 在一製程室中，於一基材上形成一閘極介電層；在該閘極介電層上形成一閘極電極；在該基材上之該閘極電極的相對側上形成源極/汲極區，並在該等源極/汲極區之間界定出一通道區；以及直接在該等源極/汲極區上沉積該磊晶薄膜，該磊晶薄膜含有矽及碳且摻雜有磷。
  9. 如申請專利範圍第8項所述之方法，其中壓力維持在至少約300托。
  10. 如申請專利範圍第8項所述之方法，其中該製程室中的溫度係維持在小於或等於約700℃。
  11. 如申請專利範圍第8項所述之方法，其中所形成之該磊晶薄膜含有取代碳(substitutional carbon)，而取代碳至少為該磊晶薄膜中之總含碳量的約50%。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5200371B2 (ja) * 2006-12-01 2013-06-05 東京エレクトロン株式会社 成膜方法、半導体装置及び記憶媒体
US8367548B2 (en) * 2007-03-16 2013-02-05 Asm America, Inc. Stable silicide films and methods for making the same
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
US7994015B2 (en) * 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
WO2012102755A1 (en) * 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
SG191896A1 (en) 2011-02-08 2013-08-30 Applied Materials Inc Epitaxy of high tensile silicon alloy for tensile strain applications
CN114551229A (zh) 2015-04-10 2022-05-27 应用材料公司 提高选择性外延生长的生长速率的方法
KR20210035449A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050079691A1 (en) * 2003-10-10 2005-04-14 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US20060115934A1 (en) * 2004-12-01 2006-06-01 Yihwan Kim Selective epitaxy process with alternating gas supply
US20060148151A1 (en) * 2005-01-04 2006-07-06 Anand Murthy CMOS transistor junction regions formed by a CVD etching and deposition sequence
US20060234504A1 (en) * 2005-02-04 2006-10-19 Matthias Bauer Selective deposition of silicon-containing films

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5177677A (en) * 1989-03-08 1993-01-05 Hitachi, Ltd. Power conversion system
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
US5108792A (en) * 1990-03-09 1992-04-28 Applied Materials, Inc. Double-dome reactor for semiconductor processing
US5179677A (en) 1990-08-16 1993-01-12 Applied Materials, Inc. Apparatus and method for substrate heating utilizing various infrared means to achieve uniform intensity
EP1772534A3 (en) * 2000-09-28 2007-04-25 The President and Fellows of Harvard College Tungsten-containing and hafnium-containing precursors for vapor deposition
US6426265B1 (en) * 2001-01-30 2002-07-30 International Business Machines Corporation Incorporation of carbon in silicon/silicon germanium epitaxial layer to enhance yield for Si-Ge bipolar technology
EP1421607A2 (en) * 2001-02-12 2004-05-26 ASM America, Inc. Improved process for deposition of semiconductor films
KR100713904B1 (ko) 2001-06-29 2007-05-07 주식회사 하이닉스반도체 반도체소자의 제조방법
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
KR100473476B1 (ko) 2002-07-04 2005-03-10 삼성전자주식회사 반도체 장치 및 그 제조방법
US6803297B2 (en) * 2002-09-20 2004-10-12 Applied Materials, Inc. Optimal spike anneal ambient
US6897131B2 (en) * 2002-09-20 2005-05-24 Applied Materials, Inc. Advances in spike anneal processes for ultra shallow junctions
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US6998305B2 (en) * 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
US6998153B2 (en) * 2003-01-27 2006-02-14 Applied Materials, Inc. Suppression of NiSi2 formation in a nickel salicide process using a pre-silicide nitrogen plasma
JP4139306B2 (ja) * 2003-10-02 2008-08-27 東洋炭素株式会社 縦型ホットウォールＣＶＤエピタキシャル装置及びＳｉＣエピタキシャル成長方法
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
KR20070006852A (ko) * 2004-04-23 2007-01-11 에이에스엠 아메리카, 인코포레이티드 인-시츄 도핑된 에피택셜 막
US20050241671A1 (en) * 2004-04-29 2005-11-03 Dong Chun C Method for removing a substance from a substrate using electron attachment
US7196005B2 (en) * 2004-09-03 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process with dummy features
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
JP2006253617A (ja) * 2005-02-14 2006-09-21 Toshiba Ceramics Co Ltd ＳｉＣ半導体およびその製造方法
US9627552B2 (en) * 2006-07-31 2017-04-18 Vishay-Siliconix Molybdenum barrier metal for SiC Schottky diode and process of manufacture
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050079691A1 (en) * 2003-10-10 2005-04-14 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US20060115934A1 (en) * 2004-12-01 2006-06-01 Yihwan Kim Selective epitaxy process with alternating gas supply
US20060148151A1 (en) * 2005-01-04 2006-07-06 Anand Murthy CMOS transistor junction regions formed by a CVD etching and deposition sequence
US20060234504A1 (en) * 2005-02-04 2006-10-19 Matthias Bauer Selective deposition of silicon-containing films

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