JP5551745B2 - シリコンと炭素を含有するインサイチュリンドープエピタキシャル層の形成 - Google Patents

シリコンと炭素を含有するインサイチュリンドープエピタキシャル層の形成 Download PDF

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Description

[0001]本出願は、２００６年１２月１１日に出願した米国特許出願第１１／６０９,８２６号の利益を主張し、その開示内容は本明細書に全体で援用されている。
[0002]本発明の実施形態は、一般的には、シリコンと炭素を含有するインサイチュ（in-situ）リンドープエピタキシャル層の形成に関する。特定の実施形態は、半導体デバイス、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおけるこのようなエピタキシャル層の形成に関する。
[0003]ＭＯＳトランジスタのチャネルを通って流れる電流量は、チャネル内のキャリアの移動度に正比例し、高移動度ＭＯＳトランジスタの使用はより多くの電流が流れることを可能にし、その結果より高速の回路性能を可能にする。ＭＯＳトランジスタのチャネル内のキャリヤの移動度は、チャネル内に機械的応力を生じることによって増加させることができる。圧縮歪みを受けているチャネル、例えば、シリコン上に成長させたシリコン-ゲルマニウムチャネル層は、ホール移動度を著しく高めて、ｐＭＯＳトランジスタを与える。引っ張り歪みを受けているチャネル、例えば、弛緩したシリコン-ゲルマニウム上に成長させたシリコンチャネル薄層は、電子移動度を著しく高めて、ｎＭＯＳトランジスタを与える。
[0004]引っ張り歪みを受けているｎＭＯＳトランジスタチャネルは、一つ以上の炭素ドープシリコンエピタキシャル層を形成することによって与えることができ、ｐＭＯＳトランジスタにおける圧縮歪みのＳｉＧｅチャネルに相補的でも可能である。従って、炭素ドープシリコン層とシリコン-ゲルマニウムエピタキシャル層を、それぞれｎＭＯＳトランジスタとｐＭＯＳトランジスタのソース／ドレイン上に堆積させることができる。ソース領域とドレイン領域は、選択的Ｓｉドライエッチングによって平らであるか或いは凹部でもよい。適切に製造された場合、炭素ドープＳｉエピタキシーで覆われたｎＭＯＳのソースとドレインは、チャネル内に引っ張り歪みを与え、ｎＭＯＳ駆動電流を増加させる。
[0005]炭素ドープＳｉエピタキシーを用いた陥凹ソース／ドレインを持つｎＭＯＳトランジスタのチャネル内の電子移動度を高めるために、選択的堆積或いは堆積後処理によってソース／ドレイン上に炭素ドープシリコンエピタキシャル層を選択的に形成することが望ましい。更に、炭素ドープＳｉエピタキシャル層が置換型Ｃ原子を含有してチャネル内に引っ張り歪みを生じさせることも望ましい。より大きいチャネル引っ張り歪みは、炭素ドープシリコンのソースとドレイン内の置換型Ｃ含量の増加によって達成させることができる。
[0006]一般に、１００ｎｍ未満のＣＭＯＳ（相補型金属酸化物半導体）デバイスは、接合深さが３０ｎｍ未満であることを必要とする。選択的エピタキシャル堆積は、接合にシリコン含有物質（例えば、Ｓｉ、ＳｉＧｅ、ＳｉＣ）のエピタキシャル層（“エピ層”）を形成するためにしばしば用いられる。選択的エピタキシャル堆積は、シリコンモート上にエピ層の成長を可能にし、誘電体領域上に成長しない。選択的エピタキシーは、積み上げソース／ドレイン、ソース／ドレインエクステンション、コンタクトプラグ又はバイポーラデバイスのベース層堆積のような半導体デバイスの中に使用し得る。
[0007]典型的な選択的エピタキシャルプロセスは、堆積反応とエッチング反応を含んでいる。堆積プロセス中、エピタキシャル層は、単結晶表面上に形成され、多結晶層は、既存の多結晶層及び／又はアモルファス層のような少なくとも第二層上に堆積される。堆積反応とエッチング反応は、エピタキシャル層と多結晶層に対して相対的に異なる反応速度で同時に行われる。しかしながら、堆積された多結晶層は、通常はエピタキシャル層より速い速度でエッチングされる。それ故、エッチングガスの濃度を変化させることによって、正味の選択的プロセスは、エピタキシー物質を堆積することになり、多結晶物質の限られた堆積か或いは全く堆積されない。例えば、選択的エピタキシープロセスは、単結晶シリコン表面上にシリコン含有物質のエピ層を形成することになるが、堆積はスペーサ上に全く残らない。
[0008]シリコン含有物質の選択的エピタキシー堆積は、積み上げソース／ドレインやソース／ドレインエクステンションの特徴部の形成で、例えば、シリコン含有ＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）デバイスの形成で、有効な技術になっている。ソース／ドレインエクステンション特徴部は、シリコン表面をエッチングして、陥凹ソース／ドレイン特徴部を作り、その後エッチングされた表面をシリコンゲルマニウム（ＳｉＧｅ）物質のような選択的に成長したエピ層で充填することにより製造される。選択的エピタキシーは、インサイチュドープしつつほぼ完全にドーパント活性化を可能にするので、ポストアニールプロセスが省略される。それ故、接合の深さは、シリコンエッチングと選択的エピタキシーによって正確に画成され得る。もう一方で、極浅いソース／ドレイン接合は、必然的に直列抵抗を増加させることになる。また、シリサイド形成中の接合の消耗は、更に直列抵抗を増加させる。接合の消耗を補償するために、積み上げソース／ドレインは接合上でエピタキシャル的且つ選択的に成長する。典型的には、積み上げソース／ドレイン層は非ドープシリコンである。
[0009]シリコン含有層の堆積中に、ホウ素、ヒ素、リン、ガリウム又はアルミニウムのような元素ドーパントの供給源は、堆積ガス中に含まれ、エピタキシャル層のインサイチュドープを生じさせてもよい。ドーパントは、電子デバイスに必要とされる制御された且つ望ましい通路内に方向性のある電子の流れのような様々な導電特性を持つ堆積されたシリコン含有化合物を与える。
[0010]現状の選択的エピタキシー処理は、通常、約８００℃、１０００℃以上の高い反応温度を必要とする。このような高い温度は、熱量の考慮により、製造プロセス中は望ましくなく、また、基板表面に制御不能な窒化物反応を可能にしてしまう。更に、より高いプロセス温度における典型的な選択的Ｓｉ：Ｃエピタキシープロセスを通じて取り込まれるＣ原子のほとんどがシリコン格子の非置換型（即ち、格子間）位置を占める。成長温度を下げることによって、置換型炭素レベルのより高いもの（例えば、５５０℃の成長温度でほぼ１００％）を達成し得るが、しかし、これらのより低い温度での遅い成長速度はデバイスの応用に対して望ましくなく、このような選択的処理は低温では不可能である。更に、リンでドープされたＳｉ：Ｃ膜はなおより低い成長速度を示す。
[0011]それ故、リンのようなドーパントによってシリコンとシリコン含有化合物をエピタキシャル的に堆積させる方法を持つことが求められている。更に、前記方法は、速い堆積速度を示し、約８００℃以下、好ましくは約７００℃以下のようなプロセス温度を維持し、置換型炭素濃度が高くなければならない。このような方法は、トランジスタデバイスの製造において有効である。
[0012]本発明の一実施形態は、シリコンと炭素とリンを含有するエピタキシャル層を形成し処理する方法に関する。他の実施形態は、シリコンと炭素とリンを含有するエピタキシャル層を含むトランジスタデバイスの製造方法に関する。本発明の実施形態によれば、置換型炭素含量はＳｉ：Ｃ膜中で増加する。一つ以上の実施形態において、エピタキシャル成長速度とエッチャント活性もまた、堆積中の圧力が少なくとも約１００トールに増加される場合に増加する。
[0013]本発明の一実施形態によれば、基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、プロセスチャンバ内に基板を配置するステップと；プロセスチャンバ内の圧力を少なくとも約１００トールに保持しつつ、基板をシリコン源と炭素源とリン源にさらして、基板の少なくとも一部にリンでドープされたＳｉ：Ｃエピタキシャル膜を形成するステップとを含む、前記方法が提供される。ある実施形態において、プロセスチャンバ内の圧力は、少なくとも約２００トールに維持される。特定の実施形態において、圧力は少なくとも約３００トールに維持される。一実施形態において、プロセスチャンバの温度は、約７００℃以下である。一つ以上の実施形態によれば、得られたエピタキシャル膜は、膜中に含有される全炭素の少なくとも約４０％、例えば、５０％である置換型炭素を含有する。ある実施形態において、リン源は、ホスフィンを含み、エピタキシャル膜中のリン濃度は、少なくとも約１Ｅ２０原子／ｃｍ３である。
[0014]ある実施形態によれば、基板は、単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも第二表面とを含み、ここで、エピタキシャル層は、単結晶表面上に形成され、アモルファス或いは多結晶層は、第二表面上に形成される。一つ以上の実施形態において、基板は、続いて基板をエッチングガスにさらすことによって更に処理されてもよい。エッチングガスは、一つ以上の実施形態によればＨＣｌを含んでもよく、約７００℃以下の温度でエッチングガスにさらされる。
[0015]一つ以上の実施形態において、基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、プロセスチャンバ内に、単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも第二表面とを含む基板を配置するステップと；プロセスチャンバ内の圧力を少なくとも約１００、例えば、約２００トールを超える圧力に維持しつつ基板をシリコン源と、炭素源と、リン源と、エッチング源にさらして、第二表面上に成長させずに、単結晶表面上にリンでドープされたＳｉ：Ｃエピタキシャル膜を形成するステップとを含む、前記方法を提供する。一つ以上の実施形態において、第二表面は誘電体表面を含む。
[0016]本発明のプロセスは、トランジスタ製造プロセスの製造ステップとして用いることができる。従って、本発明の実施形態は、トランジスタの製造方法であって、プロセスチャンバ内で基板上にゲート誘電体を形成するステップと；ゲート誘電体上にゲート電極を形成するステップと；電極の反対側に第二導電性を持つ基板上にソース／ドレイン領域を形成し且つソース／ドレイン領域の間にチャネル領域を画成するステップと、プロセスチャンバ内の圧力を少なくとも約１００トールに維持しつつ、ソース／ドレイン領域上に直接リンでドープされたシリコンと炭素を含有するエピタキシャル層を堆積させるステップとを含む、前記方法に関する。プロセス条件は、上記のように調整されてもよい。
[0017]上記は、本発明のある種の特徴と技術的利点をかなり広範囲に示している。開示された特定の実施形態が本発明の範囲内の他の構造又はプロセスを変更又は設計するための基準として容易に用いることができることは当業者に理解されるべきである。このような等価な構成が添付の特許請求の範囲に示される本発明の精神と範囲から逸脱しないことも当業者に理解されるべきである。
[0018]本発明の上記特徴がより理解され得るように、上で簡単にまとめられた本発明のより詳しい説明は実施形態によって参照することができ、その一部は添付の図面に示されている。しかしながら、添付の図面が本発明の典型的な実施形態のみを示しているので、本発明の範囲を制限するものとみなされるべきでなく、本発明は他の等しく有効な実施形態を許容してもよいことは留意されるべきである。
図１は、高圧下で製造されるシリコンと炭素を含有するエピタキシャル層の高分解能Ｘ線回折計（ＨＲ−ＸＲＤ）スペクトルである。 図２は、本発明の実施形態の電界効果トランジスタ対の断面図である。 図３は、追加の層がデバイス上に形成された図１で示したＮＭＯＳ電界効果トランジスタの断面図である。
[0022]本発明の実施形態は、一般的には、リンでドープされたシリコンと炭素を含有するエピタキシャル層を形成する方法を提供する。他の実施形態は、トランジスタを製造する方法に関する。一つ以上の実施形態によれば、エピタキシャル堆積中、プロセスチャンバの圧力は、少なくとも約１００トールである。特定の実施形態において、圧力は、約２００トール或いは少なくとも約３００トールである。
[0023]本明細書に用いられるエピタキシャル堆積は、基板上に単結晶層を堆積させることを意味するので、堆積された層の結晶構造は基板の結晶構造に適合する。従って、エピタキシャル層或いは膜は、基板の結晶構造に適合する結晶構造を持つ単結晶層或いは膜である。エピタキシャル層は、バルク基板と多結晶シリコン層とは区別される。
[0024]本発明の実施形態によれば、エピタキシャル膜が堆積される基板は、典型的には、シリコン基板であり、それはパターン形成基板である。パターン形成基板は、基板表面の中に或いは上に形成される電子特徴部を含む基板である。パターン形成基板は、単結晶表面と、多結晶或いはアモルファス表面のような単結晶でない少なくとも一つの第二表面を含んでもよい。単結晶表面は、むき出しの結晶基板或いはシリコン、シリコンゲルマニウム又はシリコン炭素のような材料から通常作られる堆積された単結晶層を含む。多結晶或いはアモルファス表面は、酸化物或いは窒化物、詳しくは酸化シリコン或いは窒化シリコンのような誘電材料だけでなく、アモルファスシリコン表面を含んでもよい。
[0025]シリコン炭素層は、Ｅｐｉ ＲＰ或いはＣｅｎｔｕｒａ、いずれもカリフォルニア州サンタクララのＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓから入手可能である適切な処理チャンバ内でエピタキシャルプロセスを用いて堆積させることができる。一般に、プロセスチャンバは、エピタキシャルプロセスを通じて一定の温度に維持される。しかしながら、いくつかのプロセスは、種々の温度で行われてもよい。プロセスチャンバは、約２５０℃〜約１,０００℃、例えば、約５００℃〜約９００℃の範囲の温度に保たれる。エピタキシャルプロセスを行うのに適当な温度は、シリコンと炭素を含有する物質を堆積し更に／又はエッチングするのに用いられる具体的な前駆物質に左右され、当業者によって決定される。プロセスチャンバは、通常は約０.１トール〜６００トールの圧力に維持される。圧力は、この堆積ステップ中やこの堆積ステップ間で変動するが、一般的には一定である。
[0026]エピタキシャル堆積プロセス中、基板は堆積ガスにさらされて、第二表面上に多結晶層を形成しつつ単結晶表面上にエピタキシャル層を形成する。堆積プロセスの特定の曝露時間は、エッチングプロセス中の曝露時間だけでなく、プロセスに用いられる具体的な前駆物質と温度に関連して決定される。一般に、基板は、堆積中に容易にエッチングされてもよい多結晶の最小限の厚さを形成しつつ、エピタキシャル層の最大の厚さを形成するのに充分な長さで堆積ガスにさらされる。
[0027]堆積ガスは、少なくともシリコン源と、キャリアガスと、炭素源を含有する。別の実施形態において、堆積ガスは、塩化水素又は塩素のような少なくとも一つのエッチャントを含んでもよい。
[0028]シリコン源は、通常は約５ｓｃｃｍ〜約５００ｓｃｃｍ、例えば、約１０ｓｃｃｍ〜約３００ｓｃｃｍ、詳しくは約５０ｓｃｃｍ〜約２００ｓｃｃｍの範囲にある、より詳しくは１００ｓｃｃｍの流量でプロセスチャンバに供給される。シリコンと炭素を含有する化合物を堆積させるために堆積ガスに有効なシリコン源には、シラン、ハロゲン化シラン、オルガノシランが含まれる。シランには、シラン（ＳｉＨ４）や実験式ＳｉｘＨ（２ｘ+２）を有する高級シラン、例えば、ジシラン（Ｓｉ２Ｈ６）、トリシラン（Ｓｉ３Ｈ８）、テトラシラン（Ｓｉ４Ｈ１０）等が含まれるが、これらに限定されない。ハロゲン化シランには、実験式Ｘ’ｙＳｉｘＨ（２ｘ+２-ｙ）、ここで、Ｘ’＝Ｆ、Ｃｌ、Ｂｒ、又はＩを有する化合物、例えば、ヘキサクロロジシラン（Ｓｉ２Ｃｌ６）、テトラクロロシラン（ＳｉＣｌ４）、ジクロロシラン（Ｃｌ２ＳｉＨ２）、トリクロロシラン（Ｃｌ３ＳｉＨ）が含まれる。有機シランには、実験式ＲｙＳｉｘＨ（２ｘ+２-ｙ）、ここで、Ｒ＝メチル、エチル、プロピル又はブチルを有する化合物、例えば、メチルシラン（（ＣＨ３)ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、エチルシラン（（ＣＨ３ＣＨ２)ＳｉＨ３）、メチルジシラン（（ＣＨ３)Ｓｉ２Ｈ５）、ジメチルジシラン（（ＣＨ３)２Ｓｉ２Ｈ４）、ヘキサメチルジシラン（（ＣＨ３)６Ｓｉ２）が含まれる。
[0029]シリコン源は、通常はキャリヤガスと共にプロセスチャンバ内に供給される。キャリヤガスの流量は、約１ｓｌｍ（標準リットル毎分）〜約１００ｓｌｍ、例えば、約５ｓｌｍ〜約７５ｓｌｍ、より詳しくは約１０ｓｌｍ〜５０ｓｌｍ、例えば、２５ｓｌｍである。キャリヤガスには、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム、これらの組み合わせが含まれてもよい。不活性キャリヤガスが好ましく、窒素、アルゴン、ヘリウム又はこれらの組み合わせが含まれる。キャリヤガスは、エピタキシャルプロセス１２０中に用いられる前駆物質及び／又はプロセス温度に基づいて選ばれることになる。通常、キャリヤガスは、それぞれのステップを通して同じである。しかしながら、一部の実施形態は、具体的なステップにおいて異なるキャリヤガスを用いてもよい。
[0030]シリコン炭素物質のようなシリコンと炭素を含有する化合物を形成するシリコン源とキャリヤガスと共にステップ１２０でプロセスチャンバに供給される炭素源は、通常は約０.１ｓｃｃｍ〜約２０ｓｃｃｍ、例えば、約０.５ｓｃｃｍ〜約１０ｓｃｃｍ、より詳しくは約１ｓｃｃｍ〜約５ｓｃｍの範囲にある、例えば、約２ｓｃｃｍの流量でプロセスチャンバへ供給される。シリコンと炭素を含有する化合物を堆積させるのに有用な炭素源には、有機シラン、エチレン、プロピル、ブチルのアルキル、アルケン及びアルキンが含まれるが、これらに限定されない。このような炭素源には、メチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３)２ＳｉＨ２）、トリメチルシラン（（ＣＨ３)３ＳｉＨ）、エチルシラン（ＣＨ３ＣＨ２ＳｉＨ３）、メタン（ＣＨ４）、エチレン（Ｃ２Ｈ４）、エチレン（Ｃ２Ｈ２）、プロパン（Ｃ３Ｈ８）、プロペン（Ｃ３Ｈ６）、ブチン（Ｃ４Ｈ６）等が含まれる。エピタキシャル層の炭素濃度は、約２００ｐｐｍ〜約５原子％、例えば、約１原子％〜約３原子％の範囲にあり、より詳しくは少なくとも約２原子％或いは１.５原子％である。一実施形態において、炭素濃度は、エピタキシャル層の中で段階的でもよく、好ましくは、エピタキシャル層の上の部分よりエピタキシャル層の下の部分で炭素濃度がより高く段階的になってもよい。或いは、ゲルマニウム源と炭素源は、いずれも、シリコン源とキャリヤガスと共にプロセスチャンバ内に添加されて、シリコンゲルマニウム炭素物質のようなシリコンと炭素を含有する化合物を形成してもよい。
[0031]堆積処理を終了させる。一例において、プロセスチャンバはパージガス或いはキャリアガスでフラッシュされ更に／又はプロセスチャンバは真空ポンプで排気される。パージ及び/又は排気のプロセスは、余分な堆積ガス、反応副生成物、他の汚染物を除去する。他の例において、堆積プロセスが終了すると、エッチングプロセスがプロセスチャンバをパージ及び／又は排気することなく直ちに開始される。
エッチング
[0032]選択的エッチングプロセスが行われてもよい。エッチングプロセスは、基板表面上のエピタキシャル層の一部を除去する。エッチングプロセスは、エピタキシャル或いは単結晶物質とアモルファス或いは多結晶物質のいずれも除去する。基板表面上に堆積される多結晶層は、もしあればエピタキシャル層より速い速度で除去される。エッチングプロセスの時間間隔は、基板の所要の領域に選択的に形成されるエピタキシャル層の正味の堆積となる堆積処理の時間間隔とバランスがとられる。それ故、堆積プロセスとエッチングプロセスの正味の結果は、多結晶物質の成長をもしあっても最小化しつつ選択的且つエピタキシャル的に成長したシリコンと炭素を含有する物質を形成する。
[0033]エッチングプロセス中、基板は、約１０秒〜約９０秒、例えば、約２０秒〜約６０秒、より詳しくは約３０秒〜約４５秒間の範囲の時間エッチングガスにさらされる。エッチングガスは、少なくとも一つのエッチャントとキャリアガスを含む。エッチャントは、通常は約１０ｓｃｃｍ〜約７００ｓｃｃｍ、例えば、約５０ｓｃｃｍ〜約５００ｓｃｃｍの範囲の流量でプロセスチャンバに供給される。エッチングガスに用いられるエッチャントには、塩素（Ｃｌ２）、塩化水素（ＨＣｌ）、三塩化ホウ素（ＢＣｌ３）、塩化メチル（ＣＨ３Ｃｌ）、四塩化炭素（ＣＣｌ４）、三フッ化塩素（ＣｌＦ３）、これらの組み合わせが含まれてもよい。好ましくは、塩素或いは塩化水素がエッチャントとして用いられる。
[0034]エッチャントは、通常はキャリアガスと共にプロセスチャンバに供給される。キャリアガスの流量は、約１ｓｌｍ〜約１００ｓｌｍ、例えば、約５ｓｌｍ〜約７５ｓｌｍ、より詳しくは約１０ｓｌｍ〜約５０ｓｌｍの範囲にあり、例えば、約２５ｓｌｍである。キャリアガスには、窒素（Ｎ２）、水素（Ｈ２）、アルゴン、ヘリウム、これらの組み合わせが含まれてもよい。一部の実施形態において、不活性キャリアガスが好ましく、窒素、アルゴン、ヘリウム、これらの組み合わせが含まれる。キャリアガスは、エピタキシャルプロセス中に用いられる特定の前駆物質及び／又は温度に基づいて選択されてもよい。
[0035]エッチングプロセスを終了させる。一例において、プロセスチャンバはパージガス或いはキャリアガスでフラッシュされてもよく更に／又はプロセスチャンバは真空ポンプで排気されてもよい。パージ及び／又は排気のプロセスは、余分なエッチングガス、反応副生成物、他の汚染物を除去する。他の例において、エッチングプロセスが終了すると、エピタキシャル層の厚さは、プロセスチャンバをパージ及び／又は排気することなく直ちに開始される。
[0036]エピタキシャル層と多結晶層の厚さを決定することができる。所定の厚さが達成される場合には、エピタキシャルプロセスを終了させる。しかしながら、所定の厚さが達成されない場合には、堆積プロセスを望ましい厚さが達成されるまでサイクルとして繰り返す。エピタキシャル層の厚さは、通常は約１０オングストローム〜２０００オングストロームの、例えば、約１００オングストローム〜約１５００オングストローム、より詳しくは約４００オングストローム〜約１２００オングストロームの範囲にあり、例えば、約８００オングストロームであるように成長される。多結晶層は、もしあれば通常は原子層〜約５００オングストロームの範囲の厚さに堆積される。エピタキシャルのシリコンと炭素を含有する層或いは多結晶のシリコンと炭素を含有する層の望ましい或いは所定の厚さは具体的な製造プロセスに特有である。一例において、エピタキシャル層は、所定の厚さに達し得るが、多結晶層は厚くなりすぎる。
ドーパント曝露
[0037]エピタキシャル堆積中、エピタキシャル層はドーパントにさらされる。典型的なドーパントには、ホウ素、ヒ素、リン、ガリウム又はアルミニウムのような元素ドーパント源を与える少なくとも一つのドーパント化合物が含まれてもよい。本発明の具体的な実施形態において、シリコンと炭素を含有する化合物は、約１０１５原子／ｃｍ３〜約１０２１原子／ｃｍ３の範囲の濃度までリン及び／又はヒ素のようなものでｎ形にドープされる。
[0038]ドーパント源は、通常はプロセスチャンバに供給される。ドーパント源には、実験式ＲｘＰＨ（３−ｘ）、ここで、Ｒ＝メチル、エチル、プロピル又はブチル、Ｘ＝１、２又は３のようなアルシン（ＡｓＨ３）、ホスフィン（ＰＨ３）、アルキルホスフィンが含まれる。アルキルホスフィンには、トリメチルホスフィン（（ＣＨ３)３Ｐ）、ジメチルホスフィン（（ＣＨ３)２ＰＨ）、トリエチルホスフィン（（ＣＨ３ＣＨ２)３Ｐ）、ジエチルホスフィン（（ＣＨ３ＣＨ２)２ＰＨが含まれる。
[0039]本発明の特定の実施形態は、１００トールを超える高圧でインサイチュリンドープされた選択的Ｓｉ：Ｃエピタキシャル層を形成することに関する。１００トールを超える高圧は、成長速度の増加と図１に示される置換型炭素濃度の増大を生じさせる。実験は、シリコンと炭素の前駆物質の温度と流量が一定に保たれる中で行った。圧力は次に別々の実験において６トール、１００トール、３００トールに変え、結果を図１に示す。図１に見られるように、より高い圧力はより高い置換型炭素濃度を生じさせた。詳しくは、その他のプロセス条件が一定で、例えば６トールで製造される試料については、置換型炭素は０.８％であり、１００トールで製造される試料については、置換型炭素は１.１％であり、３００トールで製造される試料については、置換型炭素は１.４％であった。
[0040]選択的Ｓｉ：Ｃエピタキシーにおける本発明の実施形態に従った適切なプロセスの一例は、以下の約２Ｅ２０原子／ｃｍ３より大きいリンレベルと、約１.３原子％の炭素レベルと、約０.６原子％の置換型レベルを生じさせた。プロセスチャンバは、約７００℃の温度、約３００トールの圧力、１０ｓｌｍの水素キャリアガス流量、２００ｓｃｃｍのジクロロシラン源ガス流量、３０ｓｃｃｍのＨＣｌ流量に維持可能である。メチルシラン（１％、水素に希釈した）が２４０ｓｃｃｍで流され、ホスフィン（１％、水素に希釈した）が２４０ｓｃｃｍで流される。すべてのプロセスガスは、プロセスチャンバに同時に流され、リンでドープされた炭素を含有シリコン層が基板上に形成される。より高い圧力で製造される試料は、高ＨＣｌエッチング活性を示すことが観察された。こうして、本発明の実施形態によれば、より高い圧力プロセスはＨＣｌ活性が約７００℃未満のような弱い温度範囲でエッチングするのに用いることができる。リンドーピングで製造される例において、二次イオン質量分析（ＳＩＭＳ）データは、１００トールを超える圧力が２Ｅ２０原子／ｓｃｍ３を超えるリン含量となることを示した。
[0041]上記の種類のプロセスは、堆積ガスとエッチガスがチャンバに同時に流され、誘電体表面上に成長せず、基板の単結晶表面上にリンでドープされたＳｉ：Ｃエピタキシャル膜を生じさせる選択的堆積プロセスに使用可能である。より高い圧力でのＨＣｌのより高い活性は、エッチングをより低い温度、例えば、約７００℃未満で進行させることを可能にする。
[0042]本発明の実施形態に従うエピタキシャル膜は、更に、アニール、例えば、急速熱アニール、急速熱処理、レーザアニール、ミリセカンドアニール、及び／又はスパイクアニール又はフラッシュアニール又はこれらの組み合わせのような急速熱プロセスによって処理される。アニール温度は、用いられるプロセスに左右されることになる。
[0043]本発明の一つ以上の実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）集積回路デバイスを形成するのに特に有効な方法を提供し、これに関連して記載する。他のデバイスと用途も本発明の範囲内である。図２は、典型的なＣＭＯＳデバイスにおけるＦＥＴ対を示す断面図の部分である。デバイス１００は、ウェルを形成して、ＮＭＯＳデバイスとＰＭＯＳデバイスのソース／ドレイン領域、ゲート誘電体、ゲート電極を得た後の半導体基板を備える。デバイス１００は、従来の半導体プロセス、例えば、単結晶シリコンを成長させるプロセスやトレンチ開口内に誘電体を成長或いは堆積させることにより浅いトレンチ絶縁構造を形成させるプロセスを用いて形成することができる。これらの様々な構造を形成するための詳細な手順は当該技術において既知であり、本明細書に記載しない。
[0044]デバイス１００は、半導体基板１５５、例えば、ｐ形物質でドープされたシリコン基板と、基板１５５上にｐ形エピタキシャルシリコン層１６５と、エピタキシャル層１６５内に画成されたｐ形ウェル領域１２０とｎ形ウェル領域１５０と、ｐ-ウェル１２０内に画成されたｎ形トランジスタ（ＮＭＯＳＦＥＴ）１１０と、ｎ-ウェル１５０内に画成されたｐ形トランジスタ（ＰＭＯＳ ＦＥＴ）１４０を備える。第一絶縁領域１５８は、ＮＭＯＳ１１０とＰＭＯＳ１４０のトランジスタを電気的に絶縁し、第二絶縁領域１６０は、基板１５５上の他の半導体デバイスからトランジスタ１１０と１４０の対を電気的に絶縁する。
[0045]本発明の一つ以上の実施形態によれば、ＮＭＯＳトランジスタ１１０は、ゲート電極１２２と、第一ソース領域１１４と、ドレイン領域１１６を備える。ＮＭＯＳゲート電極１２２の厚さは、拡張可能であり、デバイス性能に関係する問題に基づいて調整することができる。ＮＭＯＳゲート電極１２２は、ｎ形デバイスの仕事関数に対応する仕事関数を持つ。ソース・ドレイン領域は、ゲート電極１１２の反対側のｎ形領域である。チャネル領域１１８は、ソース領域１１４とドレイン領域１１６の間に挟まれている。ゲート誘電体層１１２は、チャネル領域１１８とゲート電極１２２を分けている。ＮＭＯＳゲート電極１２２と誘電体層の形成するためのプロセスは、当該技術において既知であり、本明細書に記載しない。
[0046]一つ以上の実施形態によれば、ＰＭＯＳトランジスタ１４０は、ゲート電極１５２と、ソース領域１４４と、ドレイン領域１４６を備える。ＰＭＯＳゲート電極１５２の厚さは、拡張可能であり、デバイス性能に関係する問題に基づいて調整することができる。ＰＭＯＳゲート電極１５２は、ｎ形デバイスの仕事関数に対応する仕事関数を持つ。ソース・ドレイン領域は、ゲート電極１５２の反対側のｐ形領域である。チャネル領域１４８は、ソース領域１４４とドレイン領域１４６の間に挟まれている。ゲート誘電体層１４２は、チャネル領域１４８とゲート電極１５２を分けている。誘電体１４２は、チャネル領域１４８からゲート電極１５２を電気的に絶縁する。図２に示されすぐ上に記載されるトランジスタ１１０と１４０の構造は単に例示であり、物質、層等の様々な変形例が本発明の範囲内であることは理解されるであろう。
[0047]ここで図３を参照すると、図３は、スペーサ、ソース／ドレイン領域の上の層、例えば、シリサイド層の形成と、エッチング停止の形成後の図２のＮＭＯＳデバイス１１０の詳細を更に示す図である。図３に示されるＰＭＯＳデバイスが、以下に記載されるように、寸法及び／又は組成を調整してＮＭＯＳデバイスのチャネル内に生じる応力に影響を及ぼすことができる同様のスペーサと層を含有してもよいことは理解されるであろう。しかしながら、図示のために、ＮＭＯＳデバイスのみが示され、詳細に記載されている。
[0048]図３は、ゲート１１９の周りに組み込まれる適切な誘電物質から形成することができるスペーサ１７５を示す図である。スペーサ１７５の各々を囲んでいるオフセットスペーサ１７７が設けられてもよい。スペーサ１７５と１７７の形状、サイズ、厚さの形成のためのプロセスは当該技術において既知であり、本明細書に記載しない。ソース領域１１４とドレイン領域１１６の上に金属シリサイド層１７９が形成されてもよい。シリサイド層１７９は、スパッタリング或いはＰＶＤ（物理的気相成長）のようないかなる適切なプロセスによってもニッケル、チタン、又はコバルトのような適切な物質から形成することができる。シリサイド層１７９は、下に横たわる表面の部分に拡散してもよい。ドレイン領域１１６の上昇は矢印１８１によって示され、基板表面１８０からシリサイド層１７９の最上部までの距離として示されている。ソースドレイン領域のファセット１８３は、傾斜面として示されている。当業者が理解するように、上記例示的デバイスは、本明細書記載される方法によって更に変更することができるＳｉ：Ｃエピタキシャル層を持つソース／ドレイン又はソース／ドレインエクステンションを含むように変更されてもよい。
[0049]本明細書全体に“一実施形態”、“ある実施形態”、“一つ以上の実施形態”又は“実施形態”についての言及は、実施形態と共に記載される具体的な特徴、構造、物質、又は特性が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書全体に様々な場所で“一実施形態において”、“ある実施形態において”、“一つ以上の実施形態において”又は“実施形態において”のような語句が出てくることは、必ずしも本発明の同一実施形態を意味しない。更に、具体的な特徴、構造、物質、又は特性は、一つ以上の実施形態において適切ないかなる方法においても組み合わせることができる。上記方法の説明の順序は限定するものと考えるべきでなく、方法は記載された操作を順序でなく又は省略もしくは追加して用いることができる。
[0050]上記説明は例示のためであり限定するものではないことは理解すべきである。他の多くの実施形態は、上記説明を見る際に当業者に明らかになるであろう。それ故、本発明の範囲は、添付の特許請求の範囲によって、このような特許請求の範囲が権利を与える等価物の全範囲と共に決定される。
１００…デバイス、１１０…ｎ形トランジスタ、１１２…ゲート誘電体層、１１４…第一ソース領域、１１６…ドレイン領域、１１８…チャネル領域、１１９…ゲート、１２０…ｐ形ウェル領域、１２２…ゲート電極、１４０…ｎ形トランジスタ、１４２…ゲート誘電体、１４４…ソース領域、１４６…ドレイン領域、１４８…チャネル領域、１５０…ｎ形ウェル領域、１５２…ゲート電極、１５５…基板、１５８…第一絶縁領域、１６０…第二絶縁領域、１６５…ｐ形エピタキシャルシリコン層、１７５…スペーサ、１７７…オフセットスペーサ、１７９…金属シリサイド層、１８１…矢印、１８３…ファセット。

Claims (8)

  1. 基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、
    単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも一つの第二表面とを含む基板をプロセスチャンバ内に配置するステップと、
    ２５０℃以上７００℃以下のプロセスチャンバ内の温度の下で、プロセスチャンバ内の圧力を少なくとも３００トール〜６００トールに維持しつつ、該基板をシリコン源と、炭素源と、リン源にさらして、該基板の少なくとも一部にリンがドープされたＳｉ：Ｃエピタキシャル膜を形成するステップと、
    ２５０℃以上７００℃以下のプロセスチャンバ内の温度の下で、プロセスチャンバ内の圧力を少なくとも３００トール〜６００トールに維持しつつ、ＨＣｌを含むエッチングガスに該基板をさらすことにより該基板を更に処理するステップと、
    を含む、方法。
  2. 得られた該エピタキシャル膜に含有される全炭素のうち、少なくとも５０％が置換型炭素である、請求項１に記載の方法。
  3. 該リン源が、ＰＨ３を含み、該エピタキシャル膜のリン濃度が、少なくとも１Ｅ２０原子／ｃｍ３である、請求項１に記載の方法。
  4. 基板上にＳｉとＣを含有するエピタキシャル層を形成する方法であって、
    単結晶表面と、アモルファス表面、多結晶表面及びこれらの組み合わせより選ばれる少なくとも一つの第二表面とを含む基板をプロセスチャンバ内に配置するステップと、
    該プロセスチャンバ内の圧力を少なくとも３００トール〜６００トール、温度を２５０℃以上７００℃以下に維持しつつ、該基板をシリコン源と、炭素源と、リン源と、ＨＣｌを含むエッチング源とにさらして、該第二表面上に成長させることなく、該単結晶表面上にリンがドープされたＳｉ：Ｃエピタキシャル膜を形成させるステップと、
    を含む、方法。
  5. 該第二表面が、誘電体表面を含む、請求項４に記載の方法。
  6. 得られた該Ｓｉ：Ｃエピタキシャル膜のリン濃度が、１Ｅ２０原子／ｃｍ３を超える、請求項４に記載の方法。
  7. 該Ｓｉ：Ｃエピタキシャル膜が、トランジスタ製造プロセスの製造ステップ中に堆積され、
    プロセスチャンバ内で基板上にゲート誘電体を形成するステップと；
    該ゲート誘電体上にゲート電極を形成するステップと；
    該電極の反対側の基板上にソース／ドレイン領域を形成し、更に、ソース／ドレイン領域の間にチャンネル領域を画成するステップと；
    該ソース／ドレイン領域上に直接リンがドープされたシリコンと炭素を含有する該エピタキシャル層を堆積させるステップと；
    を含む、請求項１に記載の方法。
  8. 該プロセスチャンバ内において、温度が７００℃以下に維持され、得られた該エピタキシャル膜に含有される全炭素のうち、少なくとも５０％が置換型炭素である、請求項７に記載の方法。
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